KR100216275B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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KR100216275B1
KR100216275B1 KR1019940014618A KR19940014618A KR100216275B1 KR 100216275 B1 KR100216275 B1 KR 100216275B1 KR 1019940014618 A KR1019940014618 A KR 1019940014618A KR 19940014618 A KR19940014618 A KR 19940014618A KR 100216275 B1 KR100216275 B1 KR 100216275B1
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

트랜지스퍼 게이트 트랜지스터(2a, 2b)를 반도체기판(1)의 주표면에 형성한다.
트랜지스퍼 게이트 트랜지스터(2a, 2b)는 소스/드레인 영역의 역할을 하는 불순물 영역(5a, 5b, 5c)을 가진다.
거의 평탄한 상면을 가지는 제1층간 절연막(15)이 트랜지스퍼 게이트 트랜지스터(2a, 2b)를 커버하도록 형성된다.
제1층간 절연막(15)에는 불순물 영역(5a, 5c)에 달하는 컨택트홀(17)이 형성된다.
플러그(18)가 컨택트홀(17)에 형성된다.
커패시터(20)의 하부전극과 플러그(18)가 배리어층(19)을 통하여 서로 전기적으로 접속된다.
따라서, DRAM의 커패시터의 용량을 증가하는 것이 가능하다.

Description

반도체 기억장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따를 DRAM의 메모리셀 어레이부를 나타내는 단면도.
제2도는 본 발명의 제1실시예의 플러그와 커패시터와의 위치 관계를 모식적으로 나타내는 평면도.
제3도는 본 발명의 제1실시예의 각 커패시터를 나타내는 확대 단면도.
제4∼7도는 본 발명의 제1실시예에 따른 DRAM의 제조방법의 제7-10공정을 나타내는 단면도.
제8도는 본 발명의 제1실시예에 따른 DRAM의 제조방법의 변형예를 나타내는 단면도.
제9도는 본 발명의 제2실시예에 따를 DRAM의 메모리셀 어레이부를 나타내는 단면도.
제10도는 본 발명의 제2실시예의 플러그와 커패시터와의 평면 위치관계를 나타내는 평면도.
제11도는 본 발명의 제2실시예의 하부전극의 평면구조를 나타내는 평면도.
제12∼19도는 본 발명의 제2실시예에 따른 DRAM의 제조방법의 제4-11공정을 나타내는 단면도.
제20도는 본 발명의 제3실시예에 따른 DRM의 메모리셀 어레이부를 나타내는 부분 단면도.
제21도는 제20도에 나타낸 제3실시예에 따를 DRAM의 평면도.
제22∼27도는 본 발명의 제3실시예에 따른 DRAM의 제조방법의 제4-9 공정을 나타내는 단면도.
제28도는 고유전체막의 유전율과 형성온도와의 관계를 나타낸도면.
제29도는 종래의 DRM의 일반적인 구조를 나타내는 블록도.
제30도는 종래의 DRM의 메모리셀 어레이부의 구조의 일예를 나타내는 단면도.
제31도는 종래의 DRAM의 플러그와 커패시터간의 위치관계를 모식적으로 나타내는 평면도.
제32∼41도는 종래의 DRAM의 제조방법의 제1∼10공정을 나타내는 단면도.
제42도는 종래의 DRAM의 각 플러그와 각 커패시터간의 접속관계를 확대하여 나타내는 단면도.
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 기억정보의 불규칙한 입/출력이 가능한 DRAM(Dynamic Ramdom Access Memory)의 구조 및 그의 제조방법에 관한 것이다.
일반적으로, DRAM은 기억정보의 불규칙한 입/출력이 가능한 반도체 기억 장치로서 알려져 있다.
그러한 DRAM은 일반적으로 다수의 정보를 축적하는 기억영역인 메모리셀 어레이부와, 외부와의 데이터 입/출력에 필요한 주변회로부를 가지고 있다.
제29도는 일반적인 DRAM(150)의 구성의 일예를 표시하는 블록도이다.
제29도를 참조하면, DRAM(150)은 기억정보를 축적하기 위한 메모리셀 어레이(151), 단위 기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스 신호를 외부에서 받기 위한 로우 앤드 칼럼 어드레스 버퍼(152), 어드레스신호를 판독하여 메모리셀을 지정하기 위한 로우 디코더(153) 및 칼럼 디코더(154), 지정된 메모리셀에 축적된 데이터를 증폭하여 판독하기 위한 센스 리프레시 증폭기(155), 데이터 입/출력을 위한 데이터-인 버퍼(156) 및 데이터-아웃 버퍼(157), 클록신호를 발생하기 위한 클록 발생기(158)를 포함한다.
반도체칩상에서 큰 면적을 차지하는 메모리셀 어레이(151)에는 정보를 축적하기 위한 복수의 메모리셀이 매트릭스 형태로 배치되어 있다.
일반적으로, 각 메모리셀은 1 개의 MOS 트랜지스터와 이것에 접속된 1 개의 커패시터로 형성된다.
이러한 메모리셀은 1-트랜지스터, 1-커패시터 메모리셀로 널리 알려져있다.
간단한 구성의 이러한 메모리셀을 가지는 메모리셀 어레이는 집적도를 향상시키는 것이 쉽게 가능하므로, 대용량의 DRAM 에 널리 적용되어 왔다.
또한, 이러한 DRAM의 메모리셀은 그 커패시터의 구조에 따라 몇 개의 형태로 분류될 수 있다.
에를 들면, 스택형 커패시터(stacked type capacitor)에서, 커패시터의 주요부는 게이트 전극이나 필드 산화막의 상부에까지 연장되어, 커패시터에서 전극의 대향면적이 증가한다.
그 결과, 커패서터의 용량을 증가시키는 것이 가능하다.
이러한 특징을 가지는 스택형 커패시터에서, 반도체 장치의 고집적화에 수반하여 소자가 미세화된 경우에도 용량을 확보하는 것이 가능하다.
따라서, 스텍형 커패시터는 반도체 장치의 집적화에 수반하여 널리 사용되어 왔다.
더욱 미세화된 소자를 가지는 256 메가비트(megabit)의 DRAM 에서는, 예를들면, 스택형 커패시터를 사용하더라도 일정한 용량을 확보하는 것이 곤란하다.
그러므로, 용량을 증가시키기 위하여, 커패시터의 유전체막을 PZT(lead zirconate titamate ceramic)와 같은 고유전체 물질(높은 유전율을 가지는 물질)로 설치하는 시도가 있었다.
제30도는 커패시터에 대하여 PZT 등의 고유전체막을 사용하는 DRAM의 일예를 나타낸다.
제30도를 참조하면, 필드 산화막(103)이 주표면의 소자분리 영역으로서 p-형 반도체 기판(1)상에 거리를 두고 형성되어 있다.
채널 스토퍼(stopper)층(107)이 필드 산화막(103)의 하면 아래에 형성되어 있다.
트랜스퍼 게이트 트랜지스터(102a, 102b) 가 반도체기판(101)의 주표면의 소자 형성영역에 형성되어 있다.
트랜지스퍼 게이트 트랜지스터(102a)는 소스/드레인 영역 역할을 하는 불순물 영역(105a, 105b)과 게이트 전극(111b)을 가지고 있다.
반면에, 트랜지스퍼 게이트 트랜지스터(102a)는 소스/드레인 영역 역할을 하는 불순물 영역(105b, 105c)과 게이트전극(111c)을 가지고 있다.
게이트 전극(111b, 111c)은 게이트 절연막(109)을 그 사이에 개재하여 반도체기판(101)의 주표면에 형성되어 있다.
반면에, 게이트 전극(111a, 111b) 또한 필드 산화막(103)상에 각각 형성되어 있다.
산화막(113)은 게이트 전극(111a, 111b, 111c, 111d)을 커버하도록 형성되어 있다.
매립 비트선(116)이 불순물 영역(105b)의 표면으로부터 산화막(113)의 표면쪽으로 연장되어 형성되어 있다.
평탄화된 제1층간절연막(115)이 매립 비트선(116)과 산화막(113)을 커버하도록 형성되어 있다.
제1층간 절연막(115)DPT는 불수물영역(105a, 105c)에까지 이르는 콘택트홀(117)이 형성되어 있다/
다결정실리콘등으로된 플러그(118)가 콘택홀(117)내에 형성되어 있다.
커패시터(120)는 제1층간 절연막(115)에 형성되어 있다.
커패시터(120)는 백금(Pt)등으로된 하부전극(121), 고유전체막(123) 및 백금(Pt)등으로된 상부전극(125)을 포함한다.
TiN 등의 배리어층(119)이 플러그(118)의 상면과 제1층간절연막(115)을 따라 형성되어 있다.
커패시터(120)의 하부전극(121)이 배리어층(119)에 형성되어 있다.
배리어층(119)의 형성으로 인하여, 커패시터(120)의 하부전극(121)과 플러그(118)를 형성하는 재료가 서로 확산하는 것을 방비하는 것이 가능하다.
제2층간 절연막(127)이 커패시터(120)를 커버하도록 형성되어 있다.
제2층간 절연막(127)에서, 콘택홀(129)은 커패시터(120)의 상부전극(125)상에 위치하는 부분에 형성된다.
알루미늄(Al)등의 배선층(131)이 콘택홀(129)의 내면과 제2층간 절연막(127)상에 형성되어 있다.
이하, 제31도를 참조하여 제30도에 나타낸 종래의 DRAM 의 커패시터(120)와 플러그(118)와의 위치 관계를 설명한다.
제31도는 커패시터(120)와 플러그(118)의 위치관계를 모식적으로 나타내는 평면도이다.
본 명세서에서, 커패시터(120)는 하부전극(121), 고유전체막(123) 및 상부전극(125)의 적층구조를 가지므로실질적으로 커패시터로서 작용하는 부분을 의미한다.
제31도의 XXX-XXX 선에 따른 단면은 제30도의 단면과 대응한다.
제31도를 참조하면, 플러그(118)와 커패시터(120)는 평면에서 보아 서로 겹치도록 형성되어 있다.
이하, 제32∼41도를 참조하여, 제30도에 나타낸 종래의 DRAM의 제조과정을 설명한다,
제32∼41도는 종래의 DRAM 의 제1∼10의 제조공정을 나타내는 부분 단면도이다.
제32도를 참조하면, 선택 산화법등에 의하여 p-형 불순물을 먼저 소자 분리영역으로도입하여, 필드 산화막(103)을 형성한다.
이때, 필드산화막(103)과 동시에 채널 스터퍼층(107)을 형성한다.
이어서, 게이트 절연막(109)을 열산화법등을 이용하여 반도체기판(101)의 주표면에 형성한다.
이 게이트 절연막(109)상에 게이트 전극(111a, 111b, 111c, 111d)을 형성한다.
이 게이트 전극(111a, 111b, 111c, 111d)을 마스크로서 사용하여 반도체 기판(101)의 주표면에 n-형 불순물을도입하여, 불순물 영역(105a, 105b, 105c)을 형성한다.
이어서, 게이트 전극(111a, 111b, 111c, 111d)을 커버하도록 산화막(113)을 형성한다.
다음 제33도를 참조하면, 다결정실리콘등으로된도전층(116a)을 CVD 법등으로 형성한다.
그 다음, 제34도를 참조하면,도전층(116)을 패터닝하여 불순물 영역(105b)상에 매립 비트선(116)을 형성한다.
이어서, CVD 법 등을 이용하여 매립 비트선(116)과 산화막(113)을 커버하도록 제1층간 절연막(115)을 형성한다.
그 다음, 제1층간 절연막(115)을 열처리하여 평탄화한다.
제35도를 참조하면, 불순물 영역(105a, 105c)상에 위치하는 제1층간절연막(115)에 콘택홀(117)을 형성한다.
제36도를 참조하면, 콘택홀(117)의 내면과 제1층간 절연막(115)상에 다결정실리콘으로된도전층(118a)을 형성한다.
제37도를 참조하면,도전층(118a)을 드라이 에칭으로 에치백하여, 플러그(118)를 형성한다.
이때, 단차부(도시하지 않음)에도전층(118a)이 남지 않도록 제1층간 절연막(115)의 상면을 오버에칭(over etching)한다.
따라서, 플러그(118)의 상면은 콘택홀(117)보다 낮게 된다.
제38도를 참조하면, 스퍼터링법등에 의하여 플러그(118)와 제1층간 절연막(115)상에 TiN, Ta, Ti/TiN/Ti 등의 배리어층(119)을 형성한다.
이 배리어층(119)상에 스퍼터링법 등을 이용하여 백금(Pt)등으로된 하부전극(121)을 형성한다.
또한, 이 하부전극(121)상에 약 550℃ 이하의 온도에서 스퍼터링법 등을 이용하여 SrTiO3등으로된 고유전체막(123)을 형성한다.
이 고유전체막(123)상에 재차 스퍼터링법 등을 이용하여 백금(Pt)등으로된 상부전극(125)을 형성한다.
이어서 제39도를 참조하면, 상부전극(125)상에 커패시터 형태로 패턴된 레지스트 패턴(140)을 형성한다.
이 레지스트 패턴(140)을 마스크로서 사용하여 에칭을 행하는 것에 의해, 제39도에 나타낸 바와 같이, 커패시터(120)가 형성된다.
제40도를 참조하면, 커패시터(120)를 덮도록 CVD법 등을 이용하여 제2층간 절연막(127)을 형성한다.
그리고 제41도에 나타낸 바와 같이, 제2층간 절연막(127)에 있어서 커패시터(120)의 상부전극(125)상에 위치하는 부분에 콘택홀(129)을 형성한다.
그 다음, 콘택홀(129)의 내면과 제2층간 절연막(127)상에 스퍼터링법 등을 이용하여 알루미늄(Al)등으로된 배선층(131)을 형성한다.
제30도에 나타낸 DRAM 은 상술한 공정을 거쳐 제조된다.
상기 DRAM 에서의 커패시터는, 고유전체막을 가지기 때문에 커패시터의 용량을 증가시키는 것이 가능하다.
그러나, 상기 종래의 DRAM은 제42도를 참조하여 후술하는 문제점을 가지고 있다.
제42도는 종래의 DRAM의 커패시터(120)와 플러그(118)와의 각 접속부를 나타내는 단면도이다.
제42도를 참조하면, 상술한 바와 같이 제1층간 절연막(115)상에 플러그(118)의 재료가 남는 것을 방지하기 위해 오버에칭을 행하므로, 플러그(118)의 상면은 콘택홀(117)내에 매립된 상태로 되어 있다.
따라서, 제1층간 절연막(115)의 상면(115a)과 플러그(118)의 상면과의 상이에 단차부가 형성되게 된다.
이 플러그(118)의 상면위로부터 제1층간절연막(115)의 상면(115a)상에 걸쳐서 배리어층(119), 하부전극(121), 고유전체막(123) 및 상부전극(125)이 각각 형성된다.
배리어층(119), 하부전극(121), 고유전체막(123) 및 상부전극(125)은 상술한 바와 같이 주로 스퍼터링법에 의해 형성된다.
특히, 고유전체막(123)은 CVD 법등에 의해서는 소망하는 막특성을 얻는 것이 곤란하므로 스퍼터링법에 의하여 형성된다.
일반적으로, 스퍼터링법에 의하여 형성되는층은 단차의 피복성이 좋지 않다.
그러므로, 배리어층(119), 하부전극(121), 고유전체막(123) 및 상부전극(125)에는 단차를 따라 국소적으로 얇은 부분이 형성된다.
예를 들면, 고유전체막(123)은 제1층간 절연막(115)의 상면(115a)상에 위치하는 부분에서는 두께 t를 가지는데 반하여, 그 두께는 단차부에 위치한 부분에서는 t1으로 감소한다.
고유전체막(123)에 있어서 이와 같이 국소적으로 얇은 부분이 존재하는 것에 의해 다음과 같은 문제점이 생기게 된다.
고유전체막(123)의 두께에 있어서의 하한값은 리크전류와 내압에 의하여 결정되어진다.
즉, 커패시터(120)내에 있어서는 고유전체막(123)의 두께가 가장 얇은 부분에서도 이 하한값 이상의 막두께를 가지도록 그 막두께를 설정할 필요가 있다.
여기에서, 고유전체막(123)의 두께에 대한 하한값이 aÅ이고, 단차부에 위치한 부분의 두께 t1가 제1층간 절연막(115)의 상면(115a)에 위치한 부분의 두께 t의 약 절반이라고 가정한다.
이 경우에는, 고유전체막(123)의 두께 t는 제1층간 절연막(115)의 상면(115a)에 위치한 부분에서 (2 x a)Å를 초과하여야 한다.
반면, 축적된 전하량은 유전체막의 두께의 역수에 비례한다.
그러므로, 유전체막의 두께가 얇을수록 축척 전하량은 증가한다.
즉, 커패시터 용량이 증가한다.
그러나, 상술한 경우에, 고유전체막(123)의 두께가 커패시터(120)의 대부분에서는실질적으로 2배가 되었으므로, 축적 전하량은실질적으로 반으로 작아지고 만다.
결과적으로, 커패시터(120)의 용량이 작아진다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 커패시터의 고유전체막의 두께를 거의 균일하게 최소화하는 것에 의하여 커패시터의 용량이 증가하는 반도체 기억장치 및 그 제조방법을 제공하는 것이다.
본 발명에 따른 반도체 기억장치는 주표면을 가지는 제1도전형의 반도체기판, 제2도전형의 불순물영역,층간 절연막, 커패시터 및도체부를 포함한다.
제2도전형의 불순물 영역은 반도체 기판의 주표면에 형성된다.
층간 절연막은 반도체기판의 주표면에 형성되고, 불순물 영역의 표면에 이르는 콘택홀을 갖는다.
커패시터는 제1 전극과, 이 제1 전극상에 형성된 고유전율을 가지는 재료로 구성된 고유전체막과, 고유전체막상에 형성되는 제2 전극을 포함한다.
이 커패시터는 콘택홀의 상부 부분을 제외한층간 절연막의 상면위에만 형성되어 있다.
도체부는 적어도 콘택홀내에 형성되어 제1 혹은 2 전극과 불순물 영역을 전기적으로 접속한다.
본 발명에 따른 반도체 기억장치에 있어서, 제2 전극은층간 절연막의 거의 평탄한 영역에만 형성된다.
그 결과,실질적으로 커패시터로 작용하는 제1 전극, 고유전체막, 제2 전극의 적층구조는층간 절연막의 거의 평탄한 영역에만 형성된다.
그러므로, 커패시터에서, 고유전체막에 대하여 하층으로서의 역할을 하는 제1 전극은 거의 평탄한 표면을 갖는다.
따라서, 종래 기술과는 다르게, 고유전체막에서 국소적으로 얇은 부분이 형성되지 않는다.
그 결과, 커패시터에서 고유전체막의 두께의 하한값을 거의 균일하게 설정하는 것이 가능하다.
따라서, 종래 기술과는 다르게 고유전체막에서 국소적으로 얇은 부분을 하한값으로 설정할 필요가 없다.
결과적으로 종래 기술과 비교해볼 때, 고유전체막의 두께를 줄이는 것이 가능하다.
그러므로, 종래에 비하여, 커패시터 자체의 평면 면적이 약간 작더라고 커패시터의 용량을 증가시키는 것이 가능하다.
본 발명에 따를 반도체 기억장치를 제조하는 방법에 의하면, 먼제제1도전형의 반도체 기판의 주표면에 제2도전형의 불순물 영역을 형성한다.
반도체 기판의 주표면상에층간 절연막을 형성한다.
이층간 절연막에 불순물 영역의 표면에 이르는 콘택홀을 형성한다.
콘택홀내에 플러그 전극을 형성한다.
플러그 전극 및층간 절연막상에 제1 전극, 고유전율을 가지는 재료로 구성된 고유전체막 및 제2 전극을 차례로 형성한다.
이어서, 콘택홀의 상부에 위치한 제2 전극의 부분을 제거한다.
본 발명에 따른 반도체 기억장티를 제조하는 방법에 의하면, 다음과 같은 효과가 나타난다.
이 방법에 의하면, 고유전체막을 형성한 후에도체부를 형성하는 것이 가능하므로, 고유전체막의 막질을 개선할 수 있다.
이하, 그 이유를 상세히 설명한다.
고유전체막은 적어도 약 600℃ 의 고온에서 형성될 때, 고유전율등의 특성이 향상된다(제28도 참조).
그러나,도체부의 형성후에, 고유전체막이 적어도 600℃ 의 고온에서 형성될 때, 제1 전극과도체부의 반응이나 혹은 제1 전극을 통한 산소의 침투에 의해도체부의 산화가 발생할 가능성이 높다.
따라서, 고유전체막이도체부의 형성후에 형성되기 때문에 종래 기술에서는, 고유전체막을 형성하는 온도를 약 550℃ 이하로 설정하는 것이 필요하였다.
그러나,도체부가 고유전체막의 형성우에 형성되는 경우에는 그러한 문제점이 발생하지 않는다.
따라서, 적어도 600℃의 고온에서 고유전체막을 형성하는 것이 가능하다.
그러므로, 유전율등과 같은 고유전체막의 특성을 향상시키는 것이 가능하다.
그 결고, 커패시터의 용량이 증가하고, 신뢰성이 높은 반도체 기억장치를 얻는 것이 가능하다.
상술한 본 발명의 목적, 특징, 및 장점은 첨부한도면과 관련한 다음의 본발명의 상세한 설명에서 더욱 명확하다.
[제1실시예]
본 발명의 제1실시예를 제1∼8도를 참조하여 설명한다.
제1도는 본 발명의 제1실시예에 따른 DRAM 의 메모리셀 어레이부를 나타내는 부분 단면도이다.
제2도는 이실시예의 플러그(18)와 커패시터(20)를 확대하여 나타낸 단면도이다.
제3도는 본 발명에서 형성된 각 커패시터(20)를 확대하여 나타낸 단면도이다.
이하, 제1∼3도를 참조하여, 본 발명의 제1실시예에 따른 DRAM의 구조를 설명한다.
제1도를 참조하면, p-형 반도체기판(1)의 주표면의 소자분리 영역에 간격을 두고 필드 산화막(3)이 형성되어 있다.
이 필드 산화막(3)의 아래에 채널 스토퍼층(7)이 형성되어 있다.
p-형 반도체기판의 주표면의 소자분리 영역에 트랜스퍼 게이트 트랜지스터(2a, 2b)가 각각 형성되어 있다.
트랜스퍼 게이트 트랜지스터(2a)는 반도체 기판(1)의 주표면에 간격을 두고 형성된 n-형 불순물 영역(5a,5b)과, 게이트 절연막(9)을 그 사이에 개재하여 불순물 영역(5a,5b)사이의 채널영역상에 형성된 게이트 전극(11b)을 포함한다.
트랜스퍼 게이트 트랜지스터(2b)는 반도체 기판(1)의 주표면에 간격을 두고 형성된 n-형 불순물 영역(5b, 5c)과, 게이트 절연막(9)을 그 사이에 개재하여 불순물 영역(5b, 5c)사이의 채널영역상에 형성된 게이트 전극(11c)을 포함 한다.
한편, 다른 트랜스퍼 게이트 트랜지스터의 게이트 전극(11a, 11b)은 필드 산화막(3)까지 연장되어 있다.
산화막(13)은 게이트 전극(11a, 11b, 11c, 11d)을 각각 커버하도록 형성되어 있다.
다결정실리콘등으로된 매립 비트선(16)이 불순물 영역(5b)에 전기적으로 접속되도록 불순물 영역(5b)상에 형성되어 있다.
이 매립 비트선(16)은 그 단부가 불순물 영역(5b)에 근접하는 산화막(13)상에까지 연장되도록 형성되어 있다.
제1층간 절연막(15)이 매립 비트선(16)과 산화막(13)을 커버하도록 형성되어 있다.
제1층간 절연막(15)은 그의 상면이 거의 평탄하도록 평탄화되어 있다.
또한. 제1층간 절연막(15)의 소정의 위치에 콘택홀(17)이 형성되어 있다.
이 콘택홀(17)은 불순물 영역(5a,5c)상에 위치하는 부분에 형성된다.
이 콘택홀(17)내에 플러그(18)가 형성되어 있다.
이 플러그(18)는 불순물이도입된 다결정실리콘등으로 형성된다.
종래 기술에서 상술한 바와 같이, 플러그(18)를 형성할 때 오버에칭이 행하여지기 때문에, 플러그(18)의 상면은 콘택홀(18)보다 낮게 된다.
그러므로, 플러그(18)의 상부 영역에 있어서, 플러그(18)의 상면과 제1층간 절연막(15)의 상면과의 사이에 단차가 형성된다.
제1층간 절연막(15)상에 커패시터(20)가 형성된다.
플러그(18)의 상면과 제1층간절연막(15)의 상면을 따라 배리어층(19)이 형성되어 있다.
이 배리어층(19)은 TiN, Ta, Ti/TiN/Ti 등으로 형성된다.
또한, 플러그(18)의 상면과 제1층간 절연막(15)의 상면과의 단차부상에도 형성된 배리어층(19)은, 주로 스퍼터링법에 의해 형성되기 때문에 단차부에서 국소적으로 얇은 부분을 갖는다.
이 배리어층(19)상에 커패시터(20)의 하부전극(21)이 형성된다.
이 커패시터(20)의 하부전극(21)은 Ir, Pt, Pd, Ph, Ni, W, Pt 합금, Pd 합금, Ph 합금, Ni 합금, W 합금, RuO2, SrRuO3, ReO2중에서 선택된 적어도 1종류 이상의 재료로 구성되는 것이 바람직하다.
따라서, 후술하는 바와 같이, 커패시터 하부전극(21)상에 고유전체막(23)을 형성하는 것이 가능하다.
이 하부전극(21)은 바람직하게는 약 500Å-2000Å의 두께를 갖는다.
이 하부전극(21)상에 고유전율을 가지는 재료의 고유전체막(23)이 형성된다.
고유전체막(23)의 재료로서는 (Ba,Sr)TiO3(STO), (Pb,La)(Zr,Ti)O3, PZT 등으로 형성된다.
또한, 고유전체막(23)은 페로브스카이트(perovskite) 결정구조를 가지는 다결정막으로 구성되는 것이 바람직하며, 이에 의해 커패시터(20)의 용량을 증가시키는 동시에 그 신뢰성을 향상시키는 것이 가능하다.
이 고유전체막(23)은 바람직하게는 약 500Å-1000Å의 두께를 갖는다.
고유전체막(23)은 고유전율을 가지는 다른 페로브스카이트 재료로 형성되거나, 혹은 상술한 재료의 적층막으로 형성되어되 되낟.
커패시터(20)의 상부전극(25)은 고유전체막(23)상에 형성된다.
이때, 상부전극(25)은 플러그(18)의 상면과 제1층간 절연막(15)의 상면과의 단차부를 제외한 부분에 형성된다.
즉, 상부전극(25)은 제1층간 절연막(15)의 거의 평탄한 영역에만 형성된다.
따라서, 커패시터(20)를 형성하는 하부전극(21), 고유전체막(23) 및 상부 전극(25)의 적층구조는 제1층간 절연막(15)의 상면의 거의 평탄한 영역에만 형성된다.
제2층간 절연막(27)은 커패시터(20)를 커버하도록 형성된다.
제2층간 절연막(27)에는, 상부 전극(25)상에 위치한 부부니에 콘택홀(29)이 형성되어 있다.
배선층(31)이 콘택홀(29)의 내면과 제2층간 절연막(27)의 상면에 형성 되어 있다.
배선층(31)은 알루미늄(Al), 텅스텐(W), 텅스텐실리사이드(WSi), 동(Gu)등으로 형성된다.
이하, 제2도를 참조하여, 이실시예의 커패시터(20)의 플러그(18)와 상부전극(25)간의 평면적인 위치관계에 대하여 설명한다.
제2도를 참조하면, 상부전극(25)은 상술한 바와 같이, 플러그(18)가 형성된 영역을 피하여 형성된다.
따라서, 제1층간 절연막(15)의 상면의 거의 평탄한 영역에만 커패시터(20)를 형성하는 것이 가능하다.
또한 제2도를 참조하면, I-I 선에 따른 단면은 제1도에 나타낸 단면에 대응한다.
이하, 제3도를 참조하면, 하부전극(21)이 플러그(18)의 상면위에 까지 연장되지만, 제1층간 절연막(15)의 상면(15a)의 평탄한 영역에 형성된 부분만이 커패시터(20)로서 작용한다.
따라서, 커패시터(20)에 있어서, 하부전극(21)은 거의 평탄한 표면을 갖는다.
고유전체막(23)은 이 평탄한 표면에 형성된다.
따라서, 평탄한 표면에 형성되는 고유전체막(23)의 막 두께 t2는 커패시터(20)에서 거의 균일하다.
따라서, 고유전체막(23)의 두께 t2를 그 하한값으로 균일하게 설정하는 것이 가능하다.
고유전체막(23)의 두께에 대한 하한값이란 용어는 여기에서는 커패시터(20)의 리크전류와 내압을 고려하여 고유전체막(23)에 필요한 최소 두께를 나타내는 것으로 한다.
따라서, 종래에 비하여, 커패시터(20)의 고유전체막(23)의 두께를 감소시키는 것이 가능하게되고, 이에 따라 종래보다 커패시터 용량을 증가시킬 수 있다.
이하, 제4∼7도를 참조하여, 본 발명의 제1실시예에 따를 DRAM을 제조하는 방법을 설명한다.
제4∼7도는 본 발명의 제1실시예에 따른 DRAM을 제조하는 제7∼10공정을 나타내는 부분 단면도이다.
또한, 제1∼6공정에 대해서는 종래 기술과 동일한 공정을 거치므로, 설명을 생략한다.
제4도를 참조하면, 종래 기술과 동일한 공정을 거쳐 상부전극(25)까지를 형성한다.
이어서, 제5도를 참조하면, 상부전극(25)상에 소정의 형태로 패터닝된 레지스트 패턴(32)을 형성한다.
이 레지스터 패턴(32)을 마스크로 사용하여 상부전극(25), 고유전체막(23), 하부전극(21) 및 배리어층(19)을 차례로 패터닝한다.
이어서, 제6도를 참조하면, 커패시터(20)의 형상, 즉 플러그(18)의 상면위에 위치하는 상부전극(25)을 노출시키도록 레지스터 패턴(33)을 형성한다.
이 레지스터 패턴(33)을 마스크로 사용하여 드라이 에칭법에 의해 상부전극(25)을 선택적으로 에칭하여, 플러그(18)의 상면위에 위치하는 상부전극(25)의 부분을 제거한다.
이에 의해, 커패시터(20)가 형성된다.
이어서, 제7도를 참조하면, CVD 법 등을 사용하여 커패시터(20)를 커버하도록 제2층간 절연막(27)을 형성한다.
그리고, 이 상부전극(25)상에 위치하는 제2층간 절연막(27)의 부분에 콘택홀(29)을 형성한다.
그리고 이 콘택홀(29)의 내면과 제2층간 절연막(27)의 상면위에 스퍼터링법등을 이용하여 배선층(31)을 형성한다.
제1도에 나타낸 DRAM 은 상기 공정을 통하여 형성된다.
이하, 본 발명의 제1실시예에 따를 DRAM을 제조하는 방법의 변행예에 관하여 설명한다.
제8도는 본 발명의 제1실시예에 따른 방법의 변형예를 나타내는 단면도이다.
상기 방법에서는 마스크 역할을 하는 레지스트 패턴(33)을 사용하여 상부 전극(25)만을 선택적으로 에칭하였지만, 고유전체막(23)도 선택적으로 제거될 수도 있다.
이 경우에, 고유전체막(23)은 콘택홀(17)이 형성되어 있지 않은 영역상에 위치하는 하부전극(21)상에 형성된다.
[제2실시예]
이하, 제9∼19도를 참조하여 본 발명의 제2실시예에 따른 DRAM에 대하여 설명한다.
제9도는 본 발명의 제2실시예에 따른 DRAM 의 메모리셀 어레이부를 나타내는 부분 단면도이다.
제10도는 제2실시예에서의 플러그(18a)와 커패시터(20a)간의 위치관계를 모식적으로 표시하는 평면도이다.
제11도는 제2실시예에서의 하부전극(21)의 형상을 나타낸 평면도이다.
먼저 제9∼11도를 참조하여, 제2실시예에 따를 DRAM의 구성을 설명한다.
상기 제1실시예에서는 플러그(18)와 커패시터(20)의 하부전극(21)이 서로 전지적으로 접속되어 있지만, 제2실시예에 있어서는 제9도에서 표시된 바와 같이 상부전극(25)과 플러그(18a)가 배선층(37)에 의해 서로 전기적으로 접속되어 있다.
즉, 상부전극(25)과 하부전극(21)이 제1실시예에 대하여 역전한 상태로 되어 있다.
이와 같은 구성에 의하여 다음과 같은 효과를 얻을 수 있다.
제1실시예에 있어서, 플러그(18)가 다결정실리콘으로 형성되고 하부전극(21)이 백금(pt)으로 형성되는 경우, 이 재료들은 다음 공정에서 고온처리에 의해 서로 반응하여 플라티늄실리사이드(platinum silicide)를 형성할 수 있다.
또한, 고유전체막(23), 하부전극(21)과 플러그(18)를 형성하는 재료가 서로 확산하는 경우도 있다.
이와 같은 상호 확산을 방지하기 위하여, 플러그(18)와 하부전극(21)사이에 배리어층(19)을 설치할 필요가 있다.
그러나, 열처리온도가 너무 높으면 배리어층(19)이 형성되어 있음에도 불구하고 상호확산이 일어나는 경우도 있다.
보다 구체적으로는, 적어도 600℃의 고온에서 처리되는 경우 상호 확산의 가능성이 높게 된다.
또한, 산소가 배리어층(19)을 통하여 침투하여 플러그(18)를 산화시킬수도 있다.
일반적으로, 커패시터 형성공정 및 그 이후의 공정에서 고유전체막(23)을 형성하는 공정이 가장 고온에서 또한 장시간 동안 행하여진다.
그러나, 고유전체막(23)이 예를 들면, 비유전율등의 특성을 개선하도록 적어도 600℃의 고온에서 처리되는 것이 바람직하다.
제28도는 스퍼터링법에 의하여 각 고유전체막(23)을 형성함에 있어서의 기판온도와 유전율간의 관계를 나타낸다.
제28도에서와 같이, 고유전체막(23)의 유전율은 약 600℃ 의 온도에서 형성하는 것에 의해 개선될 수 있다.
그러나, 종래에는 상기와 같은 상호 확산과 플러그(18)의 산화 문제로 인하여, 고유전체막(23)을 형성하는 온도를 약 550℃ 이하로 낮게 설정하는 것이 필요하였다.
그러나 본실시예에 의하면, 고유전체막(23)의 형성후에 상부전극(25)과 플러그(18a)를 배선층(37)에 의해 서로 전기적으로 접속하는 것이 가능하다.
따라서, 예를 들면, 하부전극(21)과 플러그(18a)등의 관계를 고려하지 않고 약 600℃의 고온에서 고유전체막(23)을 형성하는 것이 가능하다.
따라서, 고유전체막(23)의 막질을 향상시키는 것이 가능하게 되어, 신뢰성이 높은 고성능의 장치를 얻을 수 있다.
또, 제9도에 나타낸 바와 같이, 이실시예에 있어서는 제1층간 절연막(15)과 제2층간 절연막(27)을 관통하도록 콘택홀(17a)이 설치되고, 이 콘택홀(17a)내에 플러그(18a)가 형성된다.
또, 각 커패시터(20a)를 구성하는 하부전극(21), 고유전체막(23) 및 상부전극(25)이 모두 제1층간 절연막(15)의 상면위에 형성되어 있다.
각 커패시터(20a)는 하부전극(21)에 의하여 서로 전기적으로 접속되어 있다.
이실시예의 다를 구조는 제1도의 제1실시예에 따른 DRAM 의 다른 것과 유사하다.
이하, 제10도를 참조하여, 플러그(18a)와 커패시터(20a)의 평면 위치관계를 설명한다.
또한 제10도를 참조하면, Ⅸ-Ⅸ 선에 따른 단면은 제9도에 표시된단면에 대응한다.
제10도를 참조하면, 이실시예에 있어서도 커패시터(20a)는 플러그(18a)가 형성된 영역을 피하도록 형성되어 있다.
따라서, 커패시터(20a)는 제1층간 절연막(15)의 상면위에서 거의 평탄한 부분에만 형성된다.
그러므로, 종래에 비하여, 상기 제1실시예에서와 같이, 고유전체막(23)의 두께를 감소시키는 것이 가능하다.
따라서, 종래에 비하여 커패시터(20a)의 용량을 증가시키는 것이 가능하다.
이하, 제11도를 참조하여, 하부전극(21)의 평면 구조에 대하여 설명한다.
또한 제11도에 있어서, Ⅸ-Ⅸ선에 따른 단면은 제9도의 단면에 대응한다.
제11도를 참조하면, 하부전극(21)에는 플러그(18a)가 형성된 영역상에 개구(21a)가 형성되어 있다.
각 커패시터(20a)는 하부전극(21)에 의해 서로 전기적으로 접속되게 된다.
이하, 제12∼19도를 참조하여, 제2실시예에 따른 DRAM의 제조방법을 설명한다.
제12∼19도는 본 발명의 제2실시예에 따른 DRAM의 제조방법의 제4∼11 공정을 나타내는 부분 단면도이다.
이실시예의 제1∼3 공정은 종래의 공정과 유사하므로 설명을 생략한다.
제12도를 참조하면, 제1층간 절연막(15)까지의 소자가 종래의 공정과 유사한 공정을 거쳐 형성된다.
또한, 제1층간 절연막(15)의 상면은 SOG 기술과 전면 에칭처리를 조합시키는 등에 의해서 평탄화된다.
이와 같이 평탄화된 제1층간 절연막(15)상에 스퍼터링법 등을 이용하여 하부전극(21)을 형성한다.
하부전극(21)은 백금(pt)등에 의하여 형성될 수 있다.
하부전극(21)은 제1실시예와 동일한 두께를 갖는다.
그 다음. 하부전극(21)상에 반응성 스퍼터링법 혹은 LPCVD 법 등을 이용하여 고유전체막(23)을 형성한다.
이 고유전체막(23)의 재료와 두께는 제1실시예와 동일하다.
그 다음, 이 고유전체막(23)상에 스퍼터링법 등을 이용하여 상부전극(25)을 형성한다.
이 상부전극(25) 또한 제1실시예와 동일한 두께를 갖는다.
이때, 플럭,(18a)는 제1실시예에서와는 다르에 고유전체막(23)의 형성시에 형성되지 않는다.
그러므로, 제1실시예와는 달리, 플러그(18a)와 하부전극(21), 혹은 상부전극(25)간의 상호 확산을 고려할 필요가 없다.
따라서, 약 600℃의 고온에서 고유전체막(23)을 형성하는 것이 가능하게 되므로, 고유전율과 작은 리크전류를 가지는 막질이 뛰어난 다결정 고유전체막(23)을 얻는 것이 가능하다.
다음, 제13도를 참조하면, 상부전극(25)상에 커패시터(20a)의 형상으로 패터닝된 레지스트 패턴(40)을 형성한다.
이 레지스트 패턴(40)을 마스크로 사용하여 상부전극(25)과 고유전체막(23)을 선택적으로 에칭한다.
그후, 레지스트 패턴(40)을 제거한다.
다음 제14도를 참조하면, 플러그(18a)가 형성된 영역상에 개구를 가지는 레지스트 패턴(41)을 상부전극(25)과 하부전극(21)상에 형성한다.
그리고 이 레지스트 패턴(41)을 마스크로 사용하여 에칭을 행함으로써, 하부전극(21)을 패터닝한다.
따라서, 제11도에 나타낸 평면 형상을 가지는 하부전극(21)이 형성되고, 제1층간 절연막(15)상에 커패시터(20a)가 형성된다.
하부전극(21)이 상술한 바와 같은 구조를 가지기 때문에, 각 커패시터(20a)는 하부전극(21)에 의해 서로 전기적으로 접속된다.
다음, 제15도를 참조하며나, CVD 법 등을 사용하여 커패시터를 커버하도록 제2층간 절연막(27)을 형성한다.
그리고 제16도에 나타낸 바와 같이, 제1 및 제2층간 절연막(15, 27)에 불순물 영역(5a, 5c)의 표면에 이르는 콘택홀(17a)을 형성한다.
다음, 제17도를 참조하면, 콘택홀(17a)의 내면과 제2층간 절연막(27)의 상면위에 CVD법 등을 이용하여 다결정실리콘등으로된도전층을 형성한다.
그후, 이도전층에 에치백 처리를 행하여 콘택홀(17a)내에 플러그(18a)를 형성한다.
이때, 제2층간 절연막(27)의 상면위에도전층이 남지 않도록 에칭처리가 행하여진다.
그 때문에, 플러그(18a)의 상면은 콘택홀(17a)보다 낮다.
또한 플러그(18a)는 TiN 등으로 형성된다.
다음, 제18도를 참조하면, 제2층간 절연막(27)에 있어서 상부전극(25)상에 위치하는 부분에 콘택홀(29)을 형성한다.
다음, 제19도를 참조하면, 스퍼터링법 등을 이용하여 플러그(18a)의 상면위와, 콘택홀(29)의 내면과 제2층간 절연막(27)의 상면에 배리어층(35)을 형성한다.
이 배리어층(35)은 TiN 등으로 형성된다.
이 배리어층(35)상에 스퍼터링법 등을 이용하여 배선층(37)을 형성한다.
그리고 배선층(37)과 배리어층(35)을 소정의 형상으로 패터닝한다.
이에 의해, 제9도에 나타낸 바와 같이, 플러그(18a)와 커패시터(20a)의 상부전극(25)을 전기적으로 서로 접속시키는 배선층(37)이 형성된다.
이상의 공정을 거쳐 제9도에 나타낸 DRAM 이 형성되게 된다.
[제3실시예]
다음, 제20-27도를 참조하여, 본 발명의 제3실시예를 설명한다.
제20도는 본 발명의 제3실시예에 따른 DRAM 의 메모리셀 어레이부를 나타내는 부분 단면도이다.
제21도는 제20도에 나타낸 DRAM 의 평면도이다.
제20도를 참조하면, 이실시예의 DRAM에 있어서는 제1층간 절연막(15)이 약 3000Å-10000Å의 두께를 가지는층간 절연막(15a, 15b)으로 형성된다. 또 커패시터 하부전극(21)은 콘택홀(17)상에 위치한 부분을 제외한층간 절연막(15b)의 상면위에 형성되고, 고유전체막(23)은 커패시터 하부전극(21)의 상면위에 형성된다.
그리고 콘택홀(17)내로부터 고유전체막(23)의 표면상까지 연장되도록 플러그전극(18)의 기능을 가지는 커패시터 상부전극(40)이 형성되어 있다.
커패시터 상부전극(40)은 TiN 등으로 형성될 수 있다.
콘택홀(17)의 상단 각부(角部)상에는 커패시터 상부전극(40)과 커패시터 하부전극(21)을 절연분리하기 위한 측벽 절연막(41)이 형성되어 있다.
이 측벽 절연막(41)은실리콘 질화막 등의 절연막으로 형성될 수 있다.
제2층간 절연막(42)이 커패시터 상부 전극(40)을 커버하도록 형성된다.
제2층간 절연막(42)은실리콘 산화막등으로 형성될 수 있다.
이실시예의 다른 구조는 제1도의 제1실시예에 따른 DRAM과 유사하다. 커패시터 상부전극(40)은 상술한 바와 같이 플러그 전극(18)으로서도 기능하므로, 플러그 전극(18)을 형성하는 공정을 생략하는 것이 가능하게 된다.
따라서 제조비용이 감소한다.
또한, 플러그 전극(18)의 형성을 생략할 수 있으므로, 플러그 전극(18)과 커패시터(20)의 한편의 전극 사이에, 플러그 전극(18)의 재질과 커패시터(20)의 한편의 전극의 재질과의 상호확산을 방지하기 위한 배리어층을 형성할 필요가 없게 된다. 따라서, 상기 각실시예에 비하여, 메모리셀 어레이부의 높이를 줄이는 것이 가능하다.
따라서, 메모리셀 어레이부와 주변회로부와의 단차를 작게 억제하는 것이 가능하다.
또한, 커패시터 상부전극(40)을 상술한 바와 같은 구조로 하는 것에 의해, 고유전체막(23)의 형성후에, 플러그의 기능을 가지는 커패시터 상부전극(40)을 형성하는 것이 가능하게 된다.
따라서, 제2실시예와 유사하게 적어도 600℃의 고온에서 고유전체막(23)을 형성하는 것이 가능하므로, 특성이 뛰어난 고유전체막(23)을 형성하는 것이 가능하게 된다.
다음 제21도를 참조하여, 이실시예에 따른 DRAM 의 메모리셀 어레이부의 평면구조를 설명한다.
제21도를 참조하면, 커패시터 하부전극(21)은 콘택홀(17)이 형성된 부분을 제외한층간 절연막(15b)의 전체 상면에 형성된다.
즉, 커패시터 하부전극(21)은 셀 플레이트 전극(cell plate electrode)으로서의 기능을 가지고 있다.
그리고, 이 커패시터 하부전극(21)의 전체 상면에는 고유전체막(23)(도시되지 않음)이 형성되어 있다.
콘택홀(17)의 상단 각부상에는 이 콘택홀(17)을 둘러싸도록실리콘 질화막등으로된 측벽 절연막(41)이 형성되어 있다.
그리고 커패시터 상부전극(40)은 콘택홀(17)로부터 커패시터 하부전극(21)의 상부쪽으로 향하여 연장되도록 형성된다.
따라서, 커패시터(20)는 콘택홀(17)상에 위치한 부분을 제외한층간 절연막(15b)의 상면위에만 형성되어, 제1실시예에서와 유사한 효과를 얻을 수 있다.
다음 제22∼27도는 이실시예에 따른 DRAM의 메모리셀 어레이부를 형성하는 방법을 설명한다.
제22∼27도는 이실시예에 따른 DRAM의 제4∼9 제조공정을 나타내는 부분단면도이다.
제22도를 참조하면, 상기 제1실시에와 동일한 공정을 거쳐 산화막(13)까지를 형성한다.
그리고 이 산화막(13)을 커버하도록 CVD법 등을 이용하여실리콘 산화막등으로된층간 절연막(15a)을 형성한다.
이층간 절연막(15a)에 불순물 영역(5b)의 표면까지 이르는 콘택홀(17a)을 형성하고, 이 콘택홀(17a)내에 매립 비트선(16)을 형성한다.
이 매립 비트선(16)을 커버하도록층간 절연막(15a)상에 CVD법 등을 이용하여실리콘 산화막으로된층간 절연막(15b)을 형성한다.
그리고 이층간 절연막(15b)의 상면을 평탄화한다.
이와 같이 평탄화된층간 절연막(15b)상면위에 스퍼터링법 등을 이용하여 Pt등으로된 커패시터 하부전극(21)을 형성한다.
이때, 필요에 따라 커패시터 하부전극(21)과층간 절연막(15b)과의 밀착성을 향상시키기 위해 Ti 등의도전막 혹은 절연막을 커패시터 하부전극(21)과층간 절연막(15b)사이에 개재시켜도 좋다.
그 다음, 커패시터 하부전극(21)상에 반응성 스퍼터링법 등을 이용하여 550℃이상의 고온에서, 고유전체막(23)을 형성하며, 더욱 바람직하게는 약 600-700℃의 온도에서 형성한다.
이때, 커패시터 하부전극(21)의 하부에는층간 절연막(15b)이 있기 때문에 상기와 같은 고온에서의 고유전체막(23)을 형성하는 것이 가능하게 된다.
따라서, 비유전율등의 특성이 향상된 다결정 고유전체막(23)을 신뢰성 있게 형성하는 것이 가능하게 된다.
그 결고, 커패시터의 신뢰성을 향상시키는 것 뿐만 아니라 그 용량을 중가시키는 것이 가능하게 된다.
고유전체막(23)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 형성될 수도 있다.
또, 반응성 스퍼터링법 등을 이용하여 어모퍼스(amorphous)상태의 고유전체막(23)을 형성한 후, 고유전체막(23)은 바람직하게는 약 600℃에서 약 30 초동안 램프 어닐링(annealing)을 행하는 것에 의해 다결정화될 수도 있다.
다음 제23도를 참조하면, 고유전체막(23)과 커패시터 하부전극(21)이 소정의 형상으로 패터닝된다.
보다 구체적으로는, 제20도에 나타낸 콘택홀(17)의 형성영역에서의 층간 절연막(15b)을 노출시키도록 고유전체막(23)과 커패시터 하부전극(21)을 패터닝한다.
다음 제24도를 참조하면, CVD법 등을 이용하여 고유전체막(23)을 커버하도록 약 1000∼2000Å의 두께를 가지는실리콘질화막(41)을 형성한다.
이실리콘 질화막(41)은 층간 절연막(15)의 재질과는 다른 절연재료로 형성되는 것이라면 실리콘 질화막 이외의 재료로 형성할 수도 있다.
또한, 이실리콘 질화막(41)의 다른 재료로서는 층간 절연막(15)의 재료에 대하여 높은 에칭 선택비를 확보할 수 있는 절연재료를 설치할 수도 있다.
다음 제25도를 참조하면, 상기실리콘 질화막(41)에 이방성 에칭을 행하는 것에 의해, 측벽 절연막(41)을 형성한다.
그리고 측벽 절연막(41)과 고유전체막(23)을 마스크로 사용하여층간 절연막(15a, 15b)에 이방성 에칭을 행하는 것에 의해, 불수물 영역(5a, 5c)에 이르는 콘택홀(17)을 형성한다.
다음 제27도를 참조하면, CVD법 등을 이용하여 TiN층(40)을 전 표면상에 형성한다.
이 TiN층(40)의 재질은, 고유전체막(23)과 반응하여 저유전율의 막을 형성하지 않는 것이라면 TiN 으로 제한되지 않는다.
예를 들면, TiN층(40)은 Pt 혹은 RuO2로 형성될 수도 있다.
그 다음, TiN층(40)은 포토리소그라피와 RIE(Reacteve Ion Etching)이방성에칭에 의해 패터닝되어, 제20도에 표시된 형상을 가지는 커패시터 상부 전극(40)이 형성된다.
커패시터 상부전극(40)을 이와 같은 형상으로 하는 것에 의해, 커패시터(20)의 상부 혹은 하부전극과 불수물 영역(5a, 5c)을 서로 전기적으로 접속시키는 플러그 전극을 형성하는 것이 불필요하게 되어, 제조 공정을 단순화할 수 있다.
또한, 이 플러그 전극의 형성을 생략하는 것에 의해, 커패시터(20)의 전극과 플러그 전극사이에 개재되는 확산 배리어층을 형성하는 것이 불필요하게 된다.
이상과 같이 커패시터 상부전극(40)을 형성한 후에는, CVD법 등을 이용하여실리콘 질화막으로 된 제2층간 절연막(42)을 형성한다.
이상의 공정을 거쳐 제20도에 나타낸 바와 같은 DRAM 이 형성된다.
이상 설명한 바와 같이, 본 발명에 따르면, 콘택홀이 형성되어 있지 않는층간 절연막의 상면의 평탄한 영역에만 커패시터를 형성하는 것이 가능하다.
그 결과, 커패시터의 제1 전극의 상면을 거의 평탄하게 하는 것이 가능하게 된다.
이 제1 전극의 평탄한 상면위에 고유전체막이 형성된다.
그러므로, 커패시터의 고유전체막의 두께를 거의 균일하게 하는 것이 가능하다.
따라서, 고유전체막의 막두께를 리크전류와 내압을 고려하여 하한값으로 설정하는 것이 가능하다.
반면 종래에는, 커패시터가층간 절연막의 상면위로부터 콘택홀상의 영역에 까지 형성되어 있기 때문에, 커패시터의 전극 표면에는 콘택홀상이 부분에 단차부가 형성되었다.
이것은 플러그 형성시에 불가피하게 콘택홀내의 플러그의 상면과층간 절연막의 상면 사이에 단차부가 형성되어 있기 때문이다.
그 때문에, 커패시터 전극의 표면에 형성된 고유전체막에는 단차부에 국소적으로 얇은 부분이 형성된다.
그 결과, 고유전체막에 대한 하한값은 국소적으로 얇은 두께로 설정되어야 한다.
따라서 그 결과로서 고유전체막의 두께는 하한값을 넘게된다.
본 발명에 따르면, 고유전체막의 두께를 커패시터의 하한값으로 균일하게 설정하는 것이 가능하게 되어, 종래에 비하여, 고유전체막의 두께를 줄이는 것이 가능하게 된다.
따라서, 종래 보다도, 커패시터의 용량을 향상시키는 것이 가능하게 된다.
비록 본발명이 상세히 설명되고 묘사되었지만, 그러한 설명과 예시는 제한적인 것을 의미하는 것이 아니고, 본 발명의 정신과 범위는 첨부한 청구 범위에 의해서만 제한된다는 것은 명백하다.

Claims (9)

  1. 주 표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판(1)의 상기 주표면에 형성된 제2도전형의 불순물영역(5a)과, 상기 반도체 기판(1)의 상기 주 표면에 형성되고, 상기 불순물영역(5a)의 표면에 이르는 콘택홀(17)을 가지는층간 절연막(15)과, 상기 콘택홀(17)상의 부분을 제외한 상기층간 절연막(15)의 상면부상에만 형성되며, 제1 전극(21), 상기 제1 전극(21)상에 형성된 고유전율의 재료로된 고유전체막(23), 및 상기 고유전체막(23)상에 형성된 제2 전극(25)을 구비하는 커패시터(20)와, 상기 제1 또는 제2 전극(21, 25)과 상기 불순물영역(5a)을 전기적으로 접속하도록 상기 콘택홀(17)내에 형성된도체부(18, 19)를 포함하며, 상기도체부(18, 19)가 상기 콘택홀(17)에 매립된 플러그 전극(18)을 구비하고, 상기 고유전체막(23)과 상기 제1 전극(21)이 상기 플러그 전극(18)상으로 연장되며, 상기 제2 전극(25)이 상기 콘택홀(17)상의 부분을 제외한 상기 고유전체막(23)상에 형성된 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1 전극이 Ir, Pt, Pd, Rh, Ni, W, Pt 합금, Pd 합금, Rh 합금, Ni 합금, W 합금, RuO2, SrRuO3, ReO2중 적어도 하나의 물질로 형성된 반도체 기억장치.
  3. 제1항에 있어서, 상기 고유전체막(23)이 페로브스카이트 결정구조를 가지는 다결정막인 반도체 기억장치.
  4. 주 표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체기판(1)의 상기 주 표면에 형성된 제2도전형의 불순물영역(5a)과, 상기 반도체 기판(1)의 상기 주 표면에 형성되며, 상기 불순물 영역(5a)의 표면에 이르는 콘택홀(17)을 가지는 층간 절연막(15)과, 상기 콘택홀(17)상의 부분을 제외한 상기층간 절연막(15)의 상면부상에만 형성되며, 제1 전극(21), 상기 제1 전극(21)상에 형성된 고유전율의 재료로된 고유전체막(23), 및 상기 고유전체막(23)상에 형성된 제2 전극(25)을 구비하는 커패시터(20)와, 상기 제1 또는 제2 전극(21, 25)과 상기 불순물영역(5a)을 전기적으로 접속하도록 상기 콘택홀(17)내에 형성된 도체부(18, 19)와, 상기 고유전체막(23)의 측벽과 상기 콘택홀(17)의 상단부사이에 형성된 측벽 절연막(41)을 포함하며, 상기 제2 전극(40)이 상기 측벽 절연막(41)상의 부분으로부터 상기 고유전체막(23)상으로 연장되어 형성된 반도체 기억장치.
  5. 제4항에 있어서, 상기 제2전극(25)과 상기도체부(18) 각각은 TiN, Pt, 및 RuO2중 어느 하나의 재료로 형성된 반도체 기억장치.
  6. 주 표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체기판의 주 표면에 채널형성 영역을 규정하도록 형성된 제2도전형의 제1과 제2 불순물 영역(5a, 5b)과 상기 채널형성 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극(11b)으로 형성된 MOS 트랜지스터(2a)와, 상기 반도체 기판(1)의 상기 주 표면상에 형성되어 상기 MOS 트랜지스터(2a)를 커버하고, 상기 제1 불순물 영역(5a)의 표면에 이르는 콘택홀(17)을 가지는 제1층간 절연막(15)과, 상기 제2 불순물 영역(5b)과 전기적으로 접속되도록 상기 제1층간 절연막(15)에 형성된 비트선(16)과, 상기 콘택홀(17)상의 부분을 제외한 상기 제1층간 절연막(15)의 상면 부상에만 형성되며, 제1 전극(21), 상기 제1 전극(21)상에 형성된 고유전율을 가지는 재료로된 고유전체막(23), 및 상기 고유전체막(23) 상에 형성된 제2 전극(25)을 구비하는 커패시터(20)와, 상기 콘택홀(17)내에 형성되어 상기 제1 또는 제2 전극 (21, 25)과 상기 제1 불순물 영역(5a)을 전기적으로 접속하는도체부(18)와, 상기 커패시터(20)의 상기 제2 전극(25)의 표면을 커버하도록 형성된 제2층가 절연막(27)과를 포함하며, 상기도체부(18, 19)가 상기 콘택홀(17)내에 매립된 플러그전극(18)을 구비하고, 상기 고유전체막(23)과 상기 제1 전극(21)이 상기 플러그전극(18)상으로 연장되며, 상기 제2 전극(25)이 상기 콘택홀(17)상의 부분을 제외한 상기 고유전 체막(23)상에 형성된 반도체 기억장치.
  7. 제1도전형의 반도체 기판(1)의 주 표면에 제2도전형의 불순물영역(5a)을 형성하는 공정고, 상기 반도체 기판(1)의 주 표면상에 제1과 제2 부분을 가지는 제1층간 절연막(15)을 형성하는 공정과, 상기 제1층간 절연막(15)의 제1 부분상에 제1 전극(21), 고유전율을 가지는 재료로된 고유전체막(23), 및 제2 전극(25)의 적층구조를 형성하는 공정과, 상기 제1층간 절연막의 제1 부분상에 배치된 상기 적층구조를 커버 하도록 상기 제1층간 절연막(15)의 제1 부분과 제2 부분상에 제2층간 절연막(27)을 형성하는 공정과, 상기 제1, 2층간 절연막(15, 27)을 관통하여 상기 불순물 영역(5a)에 이르는 제1 콘택홀(17a)을 형성하고, 상기 제1 콘택홀내에 플러그 전극을 형성하는 공정과, 상기 제2층간 절연막(27)에 상기 제2 전극(25)의 표면에 이르는 제2 콘택홀(29)을 형성하는 공정과, 상기 제2 전극(25)과 상기 불순물 영역(5a)이 서로 전기적으로 접속되도록 상기 플러그 전극위와 상기 제2 콘택홀(29)내에 도체부(18a, 35, 37)를 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
  8. 제7항에 있어서, 상기 고유전체막(23)을 형성하는 공정이 600℃의 온도에서 상기 고유전체막(23)을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
  9. 제4항에 있어서, 상기 측벽 절연막(41)은 상기 고유전체막상을 제외한 측벽과 상단부 사이에만 형성되는 반도체 기억장치.
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