JP3239109B2 - 強誘電体不揮発性メモリとその読み出し方法 - Google Patents

強誘電体不揮発性メモリとその読み出し方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリに係わり、特にMOSやMIS構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリ、更にはこのメモリから情報を
読み出すための読み出し方法に関する。
【0002】
【従来の技術】半導体と強誘電体との接合を形成する
と、強誘電体の分極方向によって半導体表面に電子が誘
起される状態と正孔が誘起される状態とが生じることが
期待される。そのため、MOS型電界効果トランジスタ
のゲート絶縁膜に強誘電体を用いて、この2つの状態を
“0”,“1”に対応させ、電源を切っても記憶内容の
消えない不揮発性メモリを製作する試みが既に行われて
いるが、今日まで実用レベルのデバイスは製作されてい
ない。この構造のデバイスの作製が困難な最大の理由
は、半導体と強誘電体とを接合すると、界面に準位が発
生して電子及び正孔を捕獲するために、電界効果トラン
ジスタのソース・ドレイン間に必要な電流が流れないこ
とにある。
【0003】この問題を解決するために、強誘電体膜と
半導体基板との間に二酸化シリコン(SiO2 )のよう
に半導体との間に界面準位を形成しにくい常誘電体膜を
挿入したMFIS(M:金属又は導体、F:強誘電体、
I:常誘電体、S:半導体)や、強誘電体膜と常誘電体
膜との間にさらに導体層を挟んだMFMIS構造が提案
されている。しかし、電界効果トランジスタのゲート絶
縁膜として、このような強誘電体と常誘電体との直列構
造を用いると、(1) 情報の書き込み電圧が高くなるこ
と、(2) 情報の保持時間が短くなること、などの新たな
問題が生じる。以下、これらの問題点について説明す
る。
【0004】まず、書き込み電圧が高くなる問題につい
て、具体的な構造を例にとり説明する。半導体基板とし
てSi、強誘電体膜としてチタン酸ジルコン酸鉛(PZ
T:PbZr1-x Tix 3 )を用い、常誘電体膜とし
てはSiO2 を用いる場合を考える。ゲート電極の構造
としては、MFIS構造でもここでの議論は同じである
が、ここで仮定した材料系の場合には、PZT膜中のP
b原子とSiO2 膜中のSi原子との相互拡散を防ぐた
めにMFMIS構造が用いられる。SiO2 の比誘電率
は3.9であり、またPZTの比誘電率はZrとTiの
組成比により、200〜600程度の値を取るので、こ
こでは簡単のために390と仮定して説明する。さら
に、一般的な仮定としてSiO2 膜の厚さはPZT膜の
厚さの1/10とする。
【0005】キャパシタの容量は、膜の比誘電率に比例
し膜厚に反比例するから、この場合の強誘電体キャパシ
タと常誘電体キャパシタとの容量の比は10:1にな
る。また、2つのキャパシタを直列接続して電圧を加え
た場合には、それぞれのキャパシタに加わる電圧はキャ
パシタの容量に反比例するから、強誘電体キャパシタに
加わる電圧は、常誘電体キャパシタに加わる電圧の1/
10、即ち全体の電圧の1/11になる。従って、PZ
T膜をSi基板上に直接堆積したMFS構造が形成でき
たと仮定し、この膜の分極が5Vで反転可能であると仮
定した場合、同じ膜厚で上記のMFMIS構造を作製す
ると分極反転に55Vという高い電圧が必要になる。
【0006】次に、情報の保持時間が短くなる問題につ
いて図面を用いて説明する。まず、上記のMFMIS構
造を等価回路で表すと、図9(a)のようになる。ここ
で、CF は強誘電体キャパシタ、CI は常誘電体キャパ
シタである。また、半導体の空乏層容量は考慮せず、半
導体全体が接地電位に保たれているものと仮定する。
【0007】いま、上部の電極に電圧Vを加えたとする
と、2つのキャパシタにはそれぞれVF ,VI の電圧が
加わる。ここで、 VF +VI =V …(式1) である。また、強誘電体キャパシタの上下電極に現れる
電荷量を±Qとすると、2つのキャパシタの中間部分の
全電荷が0でなくてはならないと言う条件より、常誘電
体キャパシタの上下電極にも図9(a)に示すように、
それぞれ±Qの電荷が現れる。さらに、常誘電体キャパ
シタにはQ=CI I の関係があるから、(式1)を代
入すると Q=CI (V−VF ) …(式2) となる。
【0008】一方、強誘電体キャパシタのQとVF との
関係は、図9(b)に示すように、ヒステリシスを示す
ことが知られている。従って、図9(b)に(式2)の
関係を重ねて示すと図中の直線になり、両者の交点が強
誘電体に加わる電圧、並びにキャパシタの電極に現れる
電荷量を表すことになる。同図のA点は、正方向に大き
な電圧を加えた後に電圧をVに保った場合のQ及びVF
を表しており、B点は負方向に大きな電圧を加えた後に
電圧をVに保った場合のQ及びVF を表している。
【0009】従って、正方向に大きな電圧を加えた後に
電圧を0に戻すと、強誘電体キャパシタのQ及びVF
同図のC点となり、分極の方向と電界の方向とが逆向き
になる。即ち、MFIS或いはMFMISのゲート構造
を持つ電界効果トランジスタのゲート電極に正電圧を加
えて書き込みを行った後に、ゲート電圧を0に戻して情
報を保持すると、強誘電体には分極方向と逆向きの電界
が加わり、短時間のうちに残留分極が消滅する。特に、
直列に挿入される常誘電体キャパシタの容量が小さい場
合には、逆向きの電界の大きさが強誘電体の抗電界(分
極を0に戻すために必要な電界)に近づき、分極の保持
時間が極めて短くなる。
【0010】この保持時間が短いという問題は、MFI
S或いはMFMIS構造に限らず、MFS構造において
も無視できない場合がある。即ち、強誘電体膜と半導体
基板との間に準位の少ない界面が形成でき、良好なMF
Sからなるゲート構造を持つ電界効果トランジスタが製
作できたと仮定しても、使用条件によっては半導体表面
に形成される空乏層容量と強誘電体キャパシタとが直列
キャパシタを形成し、図9(b)に示したのとほぼ同様
な問題を生じる。
【0011】
【発明が解決しようとする課題】このように従来、MO
S型電界効果トランジスタのゲート絶縁膜に強誘電体を
用いた不揮発性メモリにおいては、半導体基板と強誘電
体膜との間に界面準位を形成しないように、MFIS構
造やMFMIS構造を採用する必要がある。しかしなが
ら、この種の構造を採用すると、情報の書き込み電圧が
高くなったり、情報の保持時間が短くなる等の問題を招
いた。
【0012】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、強誘電体キャパシタを
用いたメモリセル構成において、情報の書き込み電圧を
低くできると共に、情報の保持時間を長くできる強誘電
体不揮発性メモリを提供することにある。
【0013】また、本発明の他の目的は、上記の強誘電
体不揮発性メモリから情報を効果的に読み出すことので
きる強誘電体不揮発性メモリの読み出し方法を提供する
ことにある。
【0014】
【課題を解決するための手段】(構成)上記課題を解決
するために本発明は次のような構成を採用している。
【0015】即ち本発明は、MOS型又はMIS型の電
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい2つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有する強誘電体不揮発性メモリにおいて、前記
各キャパシタの強誘電体膜を前記トランジスタのゲート
電極に対して相互に逆向きに分極させることにより情報
を記憶し、前記各キャパシタの前記ゲート電極と反対側
の各端子の一方をフローティングにした状態で、他方に
所定の電圧パルスを印加することにより情報を読み出す
ことを特徴とする。
【0016】ここで、2つの強誘電体キャパシタは、構
成材料及び面積が等しく、膜厚が異なるものであること
が望ましい。
【0017】また本発明は、絶縁基板上にストライプ状
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたnpn又はpnp構造
を持つ単結晶Si薄膜と、このSi薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記S
i薄膜のストライプに沿って少なくとも中央のn又はp
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された第1の強誘
電体薄膜と、この第1の強誘電体薄膜上に前記Si薄膜
のストライプと直角方向に前記ゲート電極上を通るよう
に配置された、上面及び両側面を絶縁性薄膜で覆われた
複数本の第1のストライプ状電極と、第1のストライプ
状電極及びゲート電極上に形成された第2の強誘電体薄
膜と、この第2の強誘電体薄膜上に前記Si薄膜のスト
ライプと平行方向に前記ゲート電極上を通るように配置
された複数本の第2のストライプ状電極とを具備してな
る強誘電体不揮発性メモリにおいて、第1のストライプ
状電極と前記ゲート電極が重なり合った面積と、第2の
ストライプ状電極と前記ゲート電極が第1のストライプ
状電極を介さずに重なり合った面積とを、ほぼ等しく設
定したことを特徴とする。
【0018】また本発明は、絶縁基板上にストライプ状
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたnpn又はpnp構造
を持つ単結晶Si薄膜と、このSi薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記S
i薄膜のストライプに沿って少なくとも中央のn又はp
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された強誘電体薄
膜と、この強誘電体薄膜上に前記Si薄膜のストライプ
と直角方向に前記ゲート電極上を通るように配置された
複数本の第1のストライプ状電極と、前記強誘電体薄膜
及び第1のストライプ状電極上に前記Si薄膜のストラ
イプと平行方向に前記ゲート電極上を通るように配置さ
れた複数本の第2のストライプ状電極とを具備してなる
強誘電体不揮発性メモリにおいて、第1のストライプ状
電極と前記ゲート電極が重なり合った面積と、第2のス
トライプ状電極と前記ゲート電極が第1のストライプ状
電極を介さずに重なり合った面積とを、ほぼ等しく設定
したことを特徴とする。
【0019】また本発明は、MOS型又はMIS型の電
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい2つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有し、各キャパシタの強誘電体薄膜をトランジ
スタのゲート電極に対して相互に逆向きに分極させるこ
とにより情報を記憶する強誘電体不揮発性メモリに対
し、前記記憶された情報を読み出すための強誘電体不揮
発性メモリの読み出し方法において、前記各キャパシタ
の前記ゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することを特徴とする。
【0020】(作用)本発明によれば、電界効果トラン
ジスタのゲート電極に、残留分極のほぼ等しい2つの強
誘電体キャパシタを接続してメモリセル構造を形成し、
強誘電体薄膜の分極方向及び残留分極によって情報を記
憶するようにしている。しかも、情報の記憶に際して
は、各キャパシタの強誘電体薄膜をトランジスタのゲー
ト電極に対して相互に逆向きに分極させているので、強
誘電体薄膜の分極に起因する電荷をトランジスタのチャ
ネル領域の半導体表面に誘起させることはない。
【0021】そしてこの場合、強誘電体薄膜に直接電圧
を印加することになるので、情報の書き込み電圧を低く
することができる。さらに、“0”,“1”のどちらの
状態で情報を保持しても、2つの強誘電体キャパシタの
内部電界は0となるため、情報の保持時間を長くするこ
とができる。即ち、強誘電体キャパシタを用いたメモリ
セル構成において、情報の書き込み電圧を低くできると
共に、情報の保持時間を長くすることが可能となる。
【0022】また本発明によれば、情報の読み出しに際
して、各キャパシタのゲート電極と反対側の一方の端子
をフローティングにした状態で、他方の端子に正の電圧
パルスを印加した後、該電圧パルスよりも絶対値の低い
負の電圧パルスを印加することにより、書き込みデータ
が“1”の場合における読み出し後の残留分極の減少量
を少なくすることが可能となる。
【0023】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によつて説明する。
【0024】(第1の実施形態)図1(a)(b)は、
本発明の第1の実施形態に係わる強誘電体不揮発性メモ
リのメモリセル構成を示す等価回路図である。
【0025】MOS構造の電界効果トランジスタ(MO
SFET)Trのゲートに、残留分極の等しい2つの強
誘電体キャパシタCA ,CB の各一端がそれぞれ接続さ
れ、CA の他端は端子Aに、CB の他端は端子Bに接続
されている。そして、トランジスタTr及びキャパシタ
A ,CB から1つのメモリセルが構成されている。こ
こで、キャパシタCA とCB の誘電体膜としてはPZT
を用い、その面積及び膜厚は等しいものとする。
【0026】本実施形態のメモリセルは、アナログメモ
リとしても用いることができるが、ここでは簡単のため
にデジタルメモリとして用いる場合を例に取り、その動
作を説明する。なお、図には示さないが、メモリセルは
マトリクス配置されてメモリアレイを構成するものとす
る。
【0027】本実施形態のメモリセルに“0”,“1”
の情報を書き込むためには、端子Bを接地し、端子Aに
正又は負の電圧を印加する。トランジスタTrのゲート
容量が大きく、半導体側の電位の影響が無視できない場
合には、半導体の電位を浮遊状態にするか、或いは直列
接続された2つの強誘電体キャパシタの中間電位になる
ように端子Aに加える電圧の1/2を与える。
【0028】いま、端子Aに正の電圧を印加して、図1
(a)に示すように、強誘電体キャパシタCA の分極方
向が下向きで、CB の分極方向が上向きになっている状
態を“1”とする。さらに、端子Aに負の電圧を印加し
て、図1(b)に示すように、強誘電体キャパシタCA
の分極方向が上向きで、CB の分極方向が下向きになっ
ている状態を“0”とする。
【0029】“0”又は“1”を書き込んだ後に端子A
の電圧を0に戻すと、2つの強誘電体キャパシタCA
B の残留分極が等しいために、トランジスタTrのゲ
ート電極並びにチャネル領域の半導体表面には電荷は誘
起されない。このため、QG=CG G (QG :ゲート
電極の電荷、CG :ゲート容量、VG :ゲート電位)の
関係より、VG は0Vとなる。従って、“0”,“1”
のどちらの状態で情報を保持しても、2つの強誘電体キ
ャパシタCA ,CB の内部電界は0となり、情報の保持
時間は、DRAMに類似した構造を持つ通常の1トラン
ジスタ/1キャパシタの強誘電体メモリセルと同程度に
長いことが期待される。また、強誘電体キャパシタに直
接電圧を印加するために、強誘電体薄膜の比誘電率が高
くても書き込み電圧が低いことが期待される。
【0030】次に、このメモリセルに書き込まれた情報
を読み出すためには、端子Aを開放し、半導体基板を接
地して、端子Bに正電圧を印加する。この場合、図1
(a)に示すような書き込み情報が“1”の場合には、
強誘電体キャパシタCB の分極量が大きく変化し、ゲー
ト電極の電荷QG が0ではなくなる。正電圧の印加時に
おける強誘電体薄膜の分極量をPとすると、QG =(P
r +P)S(S:強誘電体キャパシタの面積、Pr :強
誘電体膜の残留分極)となる。ここで、正電圧の印加前
はP=−Pr 、十分大きな正電圧を印加するとP=Ps
(Ps :飽和分極)である。これにより、半導体表面近
傍には−QG の電荷が発生し、トランジスタTrのしき
い値電圧を適当に選ぶことにより、ソース・ドレイン間
が反転電子により導通する。
【0031】一方、書き込み情報が“0”の場合には、
強誘電体薄膜の分極反転は生じず、印加する正電圧が十
分に大きい場合でも、ゲート電極に発生する電荷QG
(P s −Pr )Sである。一般に、Ps とPr との差は
小さいので、半導体表面には負電荷は殆ど誘起されな
い。即ち、この場合にはトランジスタTrのソース・ド
レイン間は導通しない。
【0032】従って、端子Bにパルス電圧を印加して、
その時間におけるMOSFETのドレイン電流を測定す
ることにより、読み出し動作が行える。読み出し動作に
おいては、MOSFETのゲート絶縁膜を通して電圧を
印加するため、読み出し電圧が高くなることが懸念され
る。しかし、読み出し電圧は、書き込み情報が“1”の
場合にP=Ps になるまで印加する必要はなく、P=0
となる程度の電圧を印加してもQG =Pr Sとなり、十
分な読み出し動作が行える。
【0033】読み出し後には、端子A,B共に0Vに戻
す。書き込み情報が“0”の場合には、QG =0とな
り、読み出し前の状態に戻る。一方、書き込まれていた
情報が“1”の場合には、読み出し電圧を0に戻した際
に分極が完全には元に戻らないので、適当な頻度で読み
出し情報に基づいて、“1”情報の再書き込みを行う。
【0034】このように本実施形態によれば、端子Bを
接地し、端子Aに正又は負の電圧を印加し、強誘電体キ
ャパシタCA ,CB の強誘電体薄膜をゲート電極に対し
て相互に逆方向に分極させることにより、強誘電体薄膜
の分極に起因する電荷をトランジスタのチャネル領域に
誘起することなく、強誘電体薄膜の分極方向及び残留分
極により情報を記憶することができる。このため、
“0”,“1”のどちらの状態で情報を保持しても、2
つの強誘電体キャパシタCA ,CB の内部電界は0とな
るため、情報の保持時間を長くすることが可能である。
また、強誘電体薄膜に直接電圧を印加することになるの
で、情報の書き込み電圧を低くすることが可能である。
【0035】(第2の実施形態)次に、本発明の第2の
実施形態について説明する。この実施形態は、基本的な
構成は第1の実施形態と同様であるが、一方のキャパシ
タCA の膜厚が他方のキャパシタCB の膜厚よりも十分
に厚いものとしている。
【0036】本実施形態のメモリへの書き込み方法は、
本質的には第1の実施形態と同じであるが、MOSFE
Tのゲート容量が大きく、半導体側の電位の影響が無視
できない場合には、半導体の電位を浮遊状態にするか、
或いは直列接続された2つの強誘電体キャパシタの中間
位置における電位になるように半導体にバイアス電圧を
与える。
【0037】また、読み出しの方法も本質的に第1の実
施形態と同じであり、端子Aを開放し、半導体基板を接
地して、端子Bに正のパルス電圧を印加する。この動作
をキャパシタCB の金属電極に現れる電荷Qと両電極間
の電圧VF とで表すQ−VF特性上に図示すると、図2
(a)のようになる。
【0038】まず、前記図1(a)に示す“1”状態で
は、初期にCB の下部電極に+PrSの電荷が現れてい
るから、上部端子に電圧Vを印加すると、前記図9
(a)に示す等価回路で、CI の両端には±(Q+Pr
S)の電荷が現れる。これより、Q+Pr S=CI 1
=CI (V−VF )となり、図2(a)の“1”の直線
が得られる。従って、上記のパルス電圧を印加すると、
初期にLにあった動作点は、Pを経てNに移動する。同
図に示すように、N点が第3象限にある場合には、電界
の方向と分極の方向は一致しており、放置しておいても
残留分極が減少することはない。
【0039】この説明では、大きな読み出し電圧を印加
して、動作点が飽和ヒステリシス上を移動することを仮
定したが、実際の読み出し動作では動作点が抗電圧程度
にまで達すれば十分である。この場合には、読み出し後
の動作点はLとNを結んだ直線上のどこかになる。一
方、図1(b)に示す“0”状態では、初期にCB の下
部電極に−Pr Sの電荷が現れているから、図2(a)
の“0”の直線が得られる。従って、上記のパルス電圧
を印加すると、初期にMにあった動作点はQを経てMに
戻る。
【0040】次に、読み出し動作を行った後に、A,B
両端子を接地して、情報の保持をはかる場合の特性につ
いて説明する。キャパシタCB の電圧をVF 、キャパシ
タC A の電圧をVF ' とすると、この場合にはVF +V
F '=0の関係があるから、両者のヒステリシスに関し
て、図2(b)が得られる。即ち、動作点がL又はMに
ある場合には、どちらのキャパシタにも内部電界が加わ
らず、残留分極が長期に保持されることが分かる。
【0041】一方、動作点がNにあると、両キャパシタ
の残留分極の差に相当する電荷がMOSFETのゲート
電極に現れると共に、この電荷をゲート容量で割ること
により求められるゲート電位がキャパシタCA の強誘電
体膜に対する減分極電界として働く。従って、長期間を
考えると、キャパシタCA の残留分極が減少し、両キャ
パシタの残留分極が等しくなったときに安定する。
【0042】安定点は、キャパシタCB のN点から電圧
を反転させた場合のマイナーループが縦軸と交わる点で
ある。N点がL点に近ければ、残留分極の減少量,減分
極電界ともに小さいので、キャパシタCA の残留分極の
減少は、現状のデバイスで数日以上、将来的には少なく
とも数週間以上と予想される。従って、短期間のうちに
何回読み出し動作を行っても、書き込まれた情報は失わ
れない。即ち、数日〜数週間の長期にわたって非破壊読
み出し動作が期待できる。
【0043】この読み出し機能と記憶保持機能とを分離
した機能分離型強誘電体ゲートトランジスタの特徴を明
確にするために、同一構造のMOSFETの上にキャパ
シタCA のみ、及びCB のみを配置した構造との比較を
行う。この場合の分極特性は図9(b)で表されるか
ら、図2で用いたパラメータを代入すると、同図(c)
に示すように、いずれのキャパシタでも膜中には、大き
な減分極電界が生じ、またこの電界により残留分極は0
にまで減少する。これに対し、機能分離型構造を用い
て、両キャパシタの膜厚差を大きく取ると、残留分極の
減少量,減分極電界共に小さくできる。また、減分極電
界が0となった安定状態で、残留分極が0にならないの
で、長期間の記憶特性に優れている。
【0044】(第3の実施形態)図3は、本発明の第3
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、(a)は鳥瞰図、(b)はゲート
電極と配線電極との重なり状態を示す平面図、(c)は
等価回路図である。本実施形態は、第1の実施形態の構
造を、SOI(Silicon-On-Insulator)基板を用いて高
密度に形成したものである。
【0045】Si基板上にSiO2 膜等を形成した絶縁
基板31上に単結晶Si薄膜のストライプ32が形成さ
れ、これらの上にSiO2 等の常誘電体膜33が堆積さ
れている。Siストライプ32は、そのストライプ方向
に沿って分離されたnpn構造からなる。なお、図では
1つのセル部分を示しているが、Siストライプ32は
複数本配置されている。
【0046】常誘電体膜33の上には、Siストライプ
32の中央のp領域を覆うように、ポリSiやAl等の
導電性材料からなる矩形状のゲート電極35が1つのセ
ルに対して1つ形成されている。ゲート電極35及び常
誘電体膜33の上には、PZTからなる強誘電体膜36
が堆積されている。強誘電体膜36の上には、Siスト
ライプ32と直交する方向に、Al等からなる第1のス
トライプ状電極37が形成されている。ここで、第1の
ストライプ状電極37は、全てのSiストライプと交差
するように形成され、各々のストライプでゲート電極上
を通るようになっている。
【0047】第1のストライプ状電極37の上面及び側
面には、後に形成する第2のストライプ状電極39との
短絡を防止するための絶縁膜38が形成されている。そ
して、強誘電体膜36及び第1のストライプ状電極37
上には、Siストライプ32と平行方向に第2のストラ
イプ状電極39が形成されている。ここで、第1のスト
ライプ状電極37とゲート電極35との重なり部分の面
積と、第2のストライプ状電極39とゲート電極35と
の重なり部分の面積(第1,第2のストライプ状電極3
7,39の重なり部分の面積を除く)とは、等しくなる
ように設定されている。
【0048】このような構成であれば、第1の実施形態
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
【0049】(第4の実施形態)図4は、本発明の第4
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、(a)は鳥瞰図、(b)はゲート
電極と配線電極との重なり状態を示す平面図、(c)は
等価回路図である。本実施形態は、第2の実施形態の構
造を、SOI(Silicon-On-Insulator)基板を用いて高
密度に形成したものである。
【0050】SiO2 等の絶縁基板41上に単結晶Si
薄膜のストライプ42が複数本並行して設けられ、その
上に常誘電体膜43が堆積されている。Siストライプ
42は、そのストライプ方向に沿って分離されたnpn
構造からなる。
【0051】常誘電体膜43の上には、Siストライプ
42の中央のp領域を覆うように、導電性材料からなる
矩形状のゲート電極45が、1つのセルに対して1つ形
成されている。ゲート電極45及び常誘電体膜43の上
には、第1の強誘電体膜46aが堆積されている。第1
の強誘電体膜46aの上には、Siストライプ42と直
交する方向に第1のストライプ状電極47が形成されて
いる。第1の強誘電体膜46a及び第1のストライプ状
電極47上には第2の強誘電体膜46bが形成され、第
2の強誘電体膜46b上に、Siストライプ42と平行
方向に第2のストライプ状電極49が形成されている。
【0052】ここで、第1のストライプ状電極47とゲ
ート電極45との重なり部分の面積と、第2のストライ
プ状電極49とゲート電極45との重なり部分の面積
(第1,第2のストライプ状電極47,49の重なり部
分の面積を除く)とは、等しくなるように設定されてい
る。但し、第2のストライプ状電極49によるキャパシ
タの強誘電体膜厚は、第1のストライプ状電極47によ
るキャパシタの強誘電体膜厚よりも厚くなっている。
【0053】このような構成であれば、第2の実施形態
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
【0054】なお、これらの構造を持つトランジスタの
特性を、回路シミュレータSPICEを用いて解析した
結果について示す。図5(a)は動作解析を行った回
路、図5(b)は読み出しパルス印加時のドレイン電流
の変化を表している。
【0055】SW0をオフ、SW1をオン、SW2をオ
フした状態で端子n2に正電圧又は負電圧を印加するこ
とにより、“0”又は“1”のデータを記憶させ、SW
0をオフ、SW1をオン、SW2をオンして記憶状態を
保持する。そして、SW0をオン、SW1をオフ、SW
2をオフした状態で、端子n0に電圧を印加することに
より、データを読み出す。この図から、ドレイン電流の
測定により、“0”,“1”の読み出しが容易に可能で
あることが分かる。
【0056】(第5の実施形態)図6〜図8は、本発明
の第5の実施形態に係わる強誘電体不揮発性メモリの読
み出し方法を説明するための図である。
【0057】先に説明した第1の実施形態において、セ
ルの記憶情報を読み出す場合、端子Aをフローティング
にした状態で、端子Bに正の電圧を印加する。図6
(a)は書き込みデータが“0”の場合に対して読み出
し電圧を印加した状態であり、図6(b)は書き込みデ
ータが“1”の場合に対して読み出し電圧を印加した状
態である。
【0058】ここで、読み出し電圧として、図7(a)
に示すような単純なパルスを用いるとする。このとき、
書き込みデータが“0”の場合は読み出し後も図8に示
すように残留分極が変化しないのに対し、書き込みデー
タが“1”の場合には、初期にL点でデータが保持され
ていても、読み出し後にはM点で保持されることにな
り、残留分極がかなり減少する。従って、“1”のデー
タを読み出した後には適当な頻度での再書き込みの動作
が必要となる。
【0059】そこで本実施形態では、新しい読み出し方
法として、図7(b)に示すように、正の電圧パルスに
引き続き高さの低い負の電圧パルスを印加してデータを
読み出すようにしている。負のパルスの高さは、代表的
には正のパルスの1/2〜1/3である。これにより、
書き込みデータが“1”の場合でも、読み出し後の保持
点は図8のL点にほぼ戻ることになり、残留分極の減少
量を少なくすることができる。また、負のパルスを印加
することにより書き込みデータが“0”の場合において
は残留分極の減少が生じるが、負のパルスの絶対値が低
いことから、“0”の場合における残留分極の減少量は
無視できる程度少ないものとなる。
【0060】このように本実施形態によれば、データの
読み出しに際して、端子Bに正の電圧パルスを印加し、
続けてこのパルスよりも絶対値の低い負の電圧パルスを
印加することにより、書き込みデータが“1”の場合の
残留分極の減少量を少なくすることができる。このた
め、書き込みデータ“1”の読み出しに対しても再書き
込みが殆ど不要となり、読み出し動作の簡略化をはかる
ことができる。
【0061】(変形例)本発明は、上述した各実施形態
に限定されるものではない。実施形態では、強誘電体キ
ャパシタの誘電体材料としてPZTを用いたが、これに
限らず強誘電体材料であれば用いることができる。MO
Sトランジスタのゲート電極に接続する2つの強誘電体
キャパシタとしては、強誘電体膜の膜厚は等しくても異
なっていても良いが、構成材料及び面積は等しくする必
要がある。
【0062】また、電界効果トランジスタはMOS型に
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたMIS型を用いることも可能である。さら
に、Siストライプはnpnに限るものではなく、pチ
ャネルのトランジスタを形成するのであればpnpにす
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【0063】
【発明の効果】以上詳述したように本発明によれば、M
OS型又はMIS型の電界効果トランジスタのゲート電
極に、残留分極のほぼ等しい2つの強誘電体キャパシタ
を接続してメモリセル構造を構成し、各キャパシタの強
誘電体薄膜をトランジスタのゲート電極に対して相互に
逆向きに分極させることにより、情報の記憶を行うよう
にしている。従って、強誘電体薄膜に直接電圧を印加す
ることになるので情報の書き込み電圧を低くできると共
に、強誘電体薄膜の分極に起因する電荷をトランジスタ
のチャネル領域の半導体表面に誘起させることはなく、
しかも記憶した後の定常状態では2つの強誘電体キャパ
シタの内部電界は0となるため、情報の保持時間を長く
することが可能である。
【0064】また、情報の読み出しに際して、各キャパ
シタのゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することにより、書き込みデータが“1”の場合
における読み出し後の残留分極の減少量を少なくするこ
とができ、これにより読み出し動作の簡略化をはかるこ
とが可能となる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる強誘電体不揮発性メモ
リのメモリセル構成を示す等価回路図。
【図2】第2の実施形態におけるデータの読み出し方法
を説明するためのもので、端子Bの印加電圧VF と電荷
Qとの関係を示す図。
【図3】第3の実施形態に係わる強誘電体不揮発性メモ
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
【図4】第4の実施形態に係わる強誘電体不揮発性メモ
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
【図5】MOSFETを用いたメモリ動作の解析に用い
た回路構成例と、読み出し電圧印加時のドレイン電流の
変化を示す図。
【図6】“0”及び“1”のデータに対する読み出し時
の電荷の変化の様子を示す図。
【図7】読み出し電圧パルスを示す図。
【図8】“0”及び“1”のデータに対する読み出し時
の電荷の移動を示す図。様子を示す図。
【図9】従来の強誘電体不揮発性メモリの問題点を説明
するための図。
【符号の説明】
Tr…トランジスタ CA ,CB …強誘電体キャパシタ A,B…端子 S…ソース端子 D…ドレイン端子 31,41…絶縁基板 32,42…Siストライプ 33,43…常誘電体膜 35,45…ゲート電極 36,46a,46b…強誘電体膜 37,47…第1のストライプ状電極 38…絶縁膜 39,49…第2のストライプ状電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/792 (58)調査した分野(Int.Cl.7,DB名) H01L 27/105 G11C 11/22 503 G11C 14/00 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】MOS型又はMIS型の電界効果トランジ
    スタのゲート電極に、構成材料及び面積が等しく、且つ
    強誘電体薄膜の膜厚が異なる2つの強誘電体キャパシタ
    を接続してなるメモリセル構造を有し、 前記各キャパシタの強誘電体薄膜を前記トランジスタの
    ゲート電極に対して相互に逆向きに分極させることによ
    り情報を記憶し、前記各キャパシタの前記ゲート電極と
    反対側の各端子の一方をフローティングにした状態で、
    他方に所定の電圧パルスを印加することにより情報を読
    み出すことを特徴とする強誘電体不揮発性メモリ。
  2. 【請求項2】絶縁基板上にストライプ状に複数本並行し
    て形成され、かつ各々のストライプがストライプ方向に
    沿って分離されたnpn又はpnp構造を持つ単結晶S
    i薄膜と、このSi薄膜を覆うように形成された常誘電
    体薄膜と、この常誘電体薄膜上に前記Si薄膜のストラ
    イプに沿って少なくとも中央のn又はp領域を覆うよう
    に複数個形成されたゲート電極と、前記常誘電体薄膜及
    びゲート電極上に形成された強誘電体薄膜と、この強誘
    電体薄膜上に前記Si薄膜のストライプと直角方向に前
    記ゲート電極上を通るように配置された、上面及び両側
    面を絶縁性薄膜で覆われた複数本の第1のストライプ状
    電極と、前記強誘電体薄膜及び第1のストライプ状電極
    上に前記Si薄膜のストライプと平行方向に前記ゲート
    電極上を通るように配置された複数本の第2のストライ
    プ状電極とを具備してなり、 第1のストライプ状電極と前記ゲート電極が重なり合っ
    た面積と、第2のストライプ状電極と前記ゲート電極が
    第1のストライプ状電極を介さずに重なり合った面積と
    を、ほぼ等しく設定したことを特徴とする強誘電体不揮
    発性メモリ。
  3. 【請求項3】絶縁基板上にストライプ状に複数本並行し
    て形成され、かつ各々のストライプがストライプ方向に
    沿って分離されたnpn又はpnp構造を持つ単結晶S
    i薄膜と、このSi薄膜を覆うように形成された常誘電
    体薄膜と、この常誘電体薄膜上に前記Si薄膜のストラ
    イプに沿って少なくとも中央のn又はp領域を覆うよう
    に複数個形成されたゲート電極と、前記常誘電体薄膜及
    びゲート電極上に形成された第1の強誘電体薄膜と、こ
    の第1の強誘電体薄膜上に前記Si薄膜のストライプと
    直角方向に前記ゲート電極上を通るように配置された複
    数本の第1のストライプ状電極と、第1のストライプ状
    電極及びゲート電極上に形成された第2の強誘電体薄膜
    と、この第2の強誘電体薄膜上に前記Si薄膜のストラ
    イプと平行方向に前記ゲート電極上を通るように配置さ
    れた複数本の第2のストライプ状電極とを具備してな
    り、 第1のストライプ状電極と前記ゲート電極が重なり合っ
    た面積と、第2のストライプ状電極と前記ゲート電極が
    第1のストライプ状電極を介さずに重なり合った面積と
    を、ほぼ等しく設定したことを特徴とする強誘電体不揮
    発性メモリ。
  4. 【請求項4】MOS型又はMIS型の電界効果トランジ
    スタのゲート電極に、残留分極のほぼ等しい2つの強誘
    電体キャパシタを接続してなるメモリセル構造を有し、
    各キャパシタの強誘電体薄膜をトランジスタのゲート電
    極に対して相互に逆向きに分極させることにより情報を
    記憶する強誘電体不揮発性メモリに対して、前記記憶さ
    れた情報を読み出す際に、 前記各キャパシタの前記ゲート電極と反対側の一方の端
    子をフローティングにした状態で、他方の端子に正の電
    圧パルスを印加した後、該電圧パルスよりも絶対値の低
    い負の電圧パルスを印加することを特徴とする強誘電体
    不揮発性メモリの読み出し方法。
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