JP2002270786A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルトランジスタのゲート電極に２つの強誘
電体キャパシタが接続された不揮発性半導体メモリセル
において、微細なメモリセルを得る。 【解決手段】 セルトランジスタのソース領域２１、ド
レイン領域２２、ゲート電極４１が半導体層によりスト
ライプ状に連続して形成され、ソースドレイン領域に不
純物を導入してからゲート電極４１をセル毎に分離して
ゲート電極４とする。さらに、ゲート電極の材料を、金
属層と半導体層の積層構造とし、ゲート電極の間を絶縁
膜で埋めて平坦化する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、強誘電体の残留分極をデ
ータの記憶に応用した不揮発性半導体メモリおよびその
製造方法に関するものである。

【０００２】

【従来の技術】強誘電体の残留分極によりセルトランジ
スタのゲート電極の電荷量を変え、この電荷によりトラ
ンジスタのソースドレイン領域間に流れる電流が変化す
ることを情報の記憶に使用する強誘電体不揮発性メモリ
は、電源を切っても情報が消えない不揮発性メモリであ
るだけではなく、情報を読み出す際に記憶情報が変化し
ない非破壊読み出しであるため消費電力が少なく、また
素子寸法を小さくしても記憶に必要な強誘電体の残留分
極量が増加しないため微細化が容易にできる等の特徴が
あり、その一つとして、セルトランジスタのゲート電極
に２つの強誘電体キャパシタを接続した強誘電体メモリ
が考えられている。

【０００３】図１５は、その強誘電体メモリの鳥瞰図で
ある。図において、１はシリコン基板、２は活性層であ
って、活性層２のなかにソース領域２１、ドレイン領域
２２、チャネル領域２３が含まれている。３はゲート絶
縁膜、４はゲート電極、５は強誘電体薄膜、６は第一電
極、７は第二電極である。 また、図１６は、図１５の
強誘電体メモリのメモリセルの等価回路図である。ＭＯ
Ｓ構造のセルトランジスタＴｒ１のゲートに２つの強誘
電体キャパシタＣＡ、ＣＢの各一端がそれぞれ接続さ
れ、強誘電体キャパシタＣＡの他端は端子Ａに、強誘電
体キャパシタＣＢの他端は端子Ｂに接続されている。セ
ルトランジスタＴｒ１および強誘電体キャパシタＣＡ、
ＣＢから１つのメモリセルが構成されている。

【０００４】実際には、図１５、図１６より、ゲート電
極４と強誘電体薄膜５と第一電極６で強誘電体キャパシ
タＣＢが、ゲート電極４と強誘電体薄膜５と第二電極７
で強誘電体キャパシタＣＡが形成されている。図１７
は、ゲート電極４と強誘電体薄膜５（図示せず）と第一
電極６、第二電極７との関係を示した平面図である。こ
こで、強誘電体キャパシタＣＡ、ＣＢの強誘電体薄膜と
してはＰＺＴを用い、その面積は等しくなるよう構成さ
れている。

【０００５】本構成のメモリセルに”０”、”１”の情
報を書き込むためには、端子Ｂを接地し、端子Ａに正ま
たは負の電圧を印加する。セルトランジスタＴｒ１のゲ
ート容量が大きく、半導体側の電位の影響が無視できな
い場合には、半導体の電位を浮遊状態にするか、或いは
直列接続された２つの強誘電体キャパシタの中間電位に
なるように端子Ａに加える電圧の１／２を与える。

【０００６】いま、端子Ａに正の電圧を印加して、図１
６に示すように、強誘電体キャパシタＣＡの分極方向が
下向きで、強誘電体キャパシタＣＢの分極方向が上向き
になっている状態を”１”とする。逆に、端子Ａに負の
電圧を印加して、強誘電体キャパシタＣＡの分極方向が
上向きで、強誘電体キャパシタＣＢの分極方向が下向き
になっている状態を”０”とする。

【０００７】”０”または”１”を書き込んだ後に、端
子Ａの電圧を０に戻すと、２つの強誘電体キャパシタＣ
Ａ、ＣＢの残留分極が等しいために、セルトランジスタ
Ｔｒ１のゲート電極４ならびにチャネル領域２３の半導
体表面には電荷が誘起されない。このためＱｇ＝Ｃｇ×
Ｖｇ（Ｑｇ：ゲート電極４の電荷、Ｃｇ：ゲート容量、
Ｖｇ：ゲート電位）の関係により、Ｖｇは0Ｖとなる。
従って、”０”、”１”のどちらの状態で情報を保持し
ても２つの強誘電体キャパシタＣＡ、ＣＢの内部電界は
０となり、逆方向の内部電界によって強誘電体膜の分極
が減少することがなくなる。すなわち、情報の保持時間
が長くなり、不揮発性メモリとして働く。

【０００８】次に読み出し動作について説明する。この
メモリセルに書き込まれた情報を読み出すためには、端
子Ａを開放（ＯＰＥＮ）し、端子Ｂ（第一電極６）に正
電圧を印加する。この場合、図１６に示すように書き込
み情報が”１”の場合には、強誘電体キャパシタＣＢの
分極量が大きく変化し、ゲート電極４の電荷Ｑｑが０で
なくなる。これにより、チャネル領域２３の半導体表面
には負の電荷が発生し、セルトランジスタＴｒ１のしき
い値を適当に選ぶことにより、ソース領域２１、トレイ
ン２２間が導通する。

【０００９】一方、書き込み情報が”０”の場合は強誘
電体の分極反転は生じず、印加する正電圧が充分に高い
場合にでも、ゲート電極４に発生する電荷Ｑｇは小さ
く、チャネル領域２３の半導体表面には電荷が発生しな
い。すなわちこの場合にはセルトランジスタＴｒ１は導
通しない。従って、端子Ｂにパルス電圧を印加して、そ
の時間におけるセルトランジスタＴｒ１のドレイン電流
を測定することにより、読み出し動作が行なえる。セル
トランジスタＴｒ１に電流が流れたときに”１”と判定
する。

【００１０】読み出し後には端子Ａ、Ｂ共に０Ｖに戻
す。書き込み情報が”０”の場合はＱｇ＝０となり、読
み出し前の状態に戻る。一方、書き込まれていた情報
が”１”の場合は、読み出し電圧を0Ｖに戻した際に、
強誘電体キャパシタＣＡが下向きに分極しているので、
強誘電体キャパシタＣＡの分極電荷により強誘電体キャ
パシタＣＢは上向きに分極する。すなわち元の”１”の
状態に戻る。書き込まれた情報は読み出し動作によって
破壊されない非破壊動作である。従って読み出し後に再
書き込み動作をする必要がなく、低消費電力のメモリが
実現できる。

【００１１】

【発明が解決しようとする課題】このように、セルトラ
ンジスタのゲート電極に２個の強誘電体キャパシタを接
続したメモリは、長い情報保持時間、低消費電力を実現
する半導体不揮発性メモリであるが、そのメモリセルの
配置およびその製造方法の最適化は今までなされていな
かった。

【００１２】この発明では、不揮発性半導体メモリに要
求される、高集積度／高速動作／低コストなどの条件に
より、それぞれ最適なメモリセル配置構造を有する半導
体装置およびその製造方法を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、半導体素子のゲート電極に複数の強誘電体
キャパシタが接続された不揮発性半導体メモリセル構造
を有し、上記強誘電体キャパシタの強誘電体薄膜を上記
ゲート電極に対して相互に逆向きに分極させることによ
り情報を記憶する半導体装置であって、上記半導体素子
のソース領域およびドレイン領域が半導体層によりスト
ライプ状に連続して形成されているものである。

【００１４】請求項２の発明に係る半導体装置は、請求
項１の発明において、上記半導体素子のソース領域およ
びドレイン領域の少なくとも一方が共通であるものであ
る。

【００１５】請求項３の発明に係る半導体装置は、請求
項１または２の発明において、上記半導体素子のゲート
電極が存在しない領域の下には分離絶縁膜が形成されて
いるものである。

【００１６】請求項４の発明に係る半導体装置は、請求
項１〜３のいずれかの発明において、上記半導体素子の
ゲート電極が半導体層および金属層により形成されてい
るものである。

【００１７】請求項５の発明に係る半導体装置は、請求
項１〜４のいずれかの発明において、上記半導体素子
は、ＭＯＳ型またはＭＩＳ型のセルトランジスタである
ものである。

【００１８】請求項６の発明に係る半導体装置の製造方
法は、半導体素子のゲート電極に複数の強誘電体キャパ
シタが接続された不揮発性半導体メモリセル構造を有
し、上記強誘電体キャパシタの強誘電体薄膜を上記ゲー
ト電極に対して相互に逆向きに分極させることにより情
報を記憶する半導体装置の製造方法であって、半導体層
を用いて上記半導体素子のソース領域およびドレイン領
域をストライプ状に連続して形成する工程と、該ストラ
イプ状のソース領域およびドレイン領域に平行にゲート
電極を形成する工程と、上記ソース領域およびドレイン
領域に不純物を導入した後上記ゲート電極を再度パター
ニングする工程とを含むものである。

【００１９】請求項７の発明に係る半導体装置の製造方
法は、請求項６の発明において、上記ゲート電極上に絶
縁膜を設け、該絶縁膜を上記ゲート電極の上部が露出す
るか、または露出する直前まで平坦化するものである。

【００２０】請求項８の発明に係る半導体装置の製造方
法は、請求項６または７の発明において、上記半導体素
子は、ＭＯＳ型またはＭＩＳ型のセルトランジスタであ
るものである。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態を、
図に基づいて説明する。 実施の形態例１．図１および図２は、この発明の実施の
形態１によるメモリセルの配置構造を示すもので、図１
（ａ）は、トランジスタから第二電極までを示した平面
図、図１（ｂ）〜（ｄ）、図２（ａ）〜（ｃ）は各工程
を工程順に示した平面図である。なお、図１および図２
において、図１５と対応する部分には、同一符号を付し
て説明する。各図において、２４はソースコンタクト、
２５はドレインコンタクト、４１は各半導体素子として
のメモリセルトランジスタごとに分離される前のゲート
電極、６１は第一電極コンタクト、７１は第二電極コン
タクト、８は１つのメモリセルの領域を表したものであ
る。

【００２２】次に、本実施の形態における製造工程を、
図１（ｂ）〜（ｄ）、図２（ａ）〜（ｃ）を参照して、
各工程毎に説明する。先ず、図１（ｂ）において、シリ
コン基板（図示せず）中にトランジスタの活性層２を形
成する。この活性層２はストライプ状に形成する。次い
で、図１（ｃ）のように、活性層２の中央にゲート電極
４１をストライプ状に活性層２と平行にパターニングす
る。この状態で活性層２に砒素、リン等の不純物をイオ
ン注入し、ソース領域、ドレイン領域を形成する（図示
せず）。その後、ゲート電極４１をメモリセル毎にパタ
ーニングして、図１（ｄ）に示すようにゲート電極４と
する。それぞれのゲート電極４は絶縁膜によって完全に
分離されたフローティング構造となっている。

【００２３】次に、図２（ａ）に示すように、ゲート電
極４上に強誘電体（ＰＺＴ）薄膜（図示せず）を堆積し
た後、第一電極６をパターニングする。第一電極６はゲ
ート電極４と垂直な方向に、ゲート電極４と同じ幅でゲ
ート電極４に交差するようにストライプ状に形成されて
いる。次いで、図２（ｂ）に示すように、第一電極６の
上にさらに強誘電体薄膜（図示せず）を形成した後に第
二電極７をゲート電極４に重なるようにゲート電極と平
行に形成する。その後は図２（ｃ）に示すように絶縁膜
（図示せず）を堆積した後、ソースコンタクト２４、ド
レインコンタクト２５、第一電極コンタクト６１、第二
電極コンタクト７１を開ロする。その後はメタルにより
ソース領域、ドレイン領域、第一、第二電極をセルアレ
イの周辺にあるセンスアンプ、デコーダなどに配線する
（図示せず）。

【００２４】書き込みは第一電極６と第二電極７をそれ
ぞれ１本ずつ選択して、電圧を印加することで、第一電
極６、第二電極７が交差するところのゲート電極４と、
第一電極６、第二電極７の間の強誘電体を分極させるこ
とで行う。ここでゲート電極４の幅はゲート長の２倍に
設定しておく。第一電極６の幅をゲート長と同じに設定
すれば、ゲート電極４と第一電極６、第二電極７が作る
強誘電体キャパシタの面積は同じになり、このメモリの
動作条件を満たす。

【００２５】読み出しは、読み出したいセルの第一電極
６に電圧を印加して、そのセルのソースコンタクト２
４、ドレインコンタクト２５間に流れる電流を検出す
る。該当セル以外の第一電極６には電圧が印加されてい
ないために、該当セル以外のトランジスタには電流は流
れない。また、ゲート電極４の間の活性層には図１
（ｃ）で示したように、ソース領域、ドレイン領域の不
純物が注入されていないことおよびその上に電圧が印加
されないことから電気的に導通することはない。従って
ソースコンタクト２４、ドレインコンタクト２５間に流
れる電流は選択されたセルが”１”の場合に流れ、”
０”の場合には流れない。このことにより選択したセル
の情報の読み出しができる。

【００２６】このように、本実施の形態では、メモリセ
ルのセル面積は、例えば設計最小寸法が０．８μｍの場
合、７．６８μｍ²となり、同一設計寸法のＮＯＲ型フ
ラッシュメモリと同等の微少セルが実現できる。

【００２７】実施の形態２．図３〜図６は、この発明の
実施の形態２によるメモリセルの配置構造を示す平面図
で、本実施の形態は、上記実施の形態１のメモリセルを
さらに微細化したものである。なお、図３〜図６におい
て、図１および図２と対応する部分には、同一符号を付
して、その詳細説明を省略する。各図において、８１、
８２はそれぞれの１つのメモリセルの領域を表したもの
である。なお、製造工程における各工程毎の説明は上記
実施の形態１と同じであるため省略する。

【００２８】図３（ａ）では、ソース領域が左右のゲー
ト電極４で共通になっており、図５（ａ）では、ゲート
電極４に対してソース領域およびドレイン領域が共通に
なっている。それぞれのメモリセルのセル面積は、例え
ば設計最小寸法が０．８μｍで、ソース領域を共通にし
た場合６．７２μｍ²、ソース領域およびドレイン領域
を共通にした場合５．７６μｍ²と、同一設計寸法のＮ
ＯＲ型フラッシュメモリより小さなメモリセルが実現で
きる。

【００２９】ソース領域、ドレイン領域の一方或いは両
方を共通にするとセル面積は小さくなるが、セルアレイ
の周辺に配置されるセンスアンプやデコーダの面積は同
一設計寸法を使用しているので変わらない。従ってセル
面積を小さくなっても、メモリセルが占める面積に比べ
て周辺回路の面積が増加してチップの面積はそれ程減少
しない。この点に関しては、要求される動作速度に応じ
て、１本の第一、第二電極に接続されているメモリセル
の数を増減させればよい。１本の第一、第二電極に接続
されているメモリセルの数が多い場合は、卜ータルの容
量が大きくなるので動作速度は遅くなるが、チップ面積
は小さくできる。接続されているメモリセルの数が少な
い場合は、チップ面積はそれ程小さくならないが、動作
速度は速くなる。

【００３０】実施の形態３．図７および図８は、この発
明の実施の形態３を示すメモリセルの配置構造を示す平
面図で、上記実施の形態１、２とは構造的に異なったも
のとなっている。なお、図７および図８において、図１
および図２と対応する部分には、同一符号を付して、そ
の詳細説明を省略する。各図において、４２はバリアメ
タル、４３はゲート電極４上の開口部、８３はそれぞれ
の１つのメモリセルの領域を表したものである。

【００３１】次に、本実施の形態における製造工程を、
図７（ｂ）〜（ｄ）、図８（ａ）〜（ｄ）を参照して、
各工程毎に説明する。なお、各工程毎の説明で上記と同
じところは省略する。図７（ｂ）で、活性層２はシリコ
ン基板（図示せず）中にストライプ状に形成されている
が、ストライプの中に分離領域（活性層でないところ）
が設けられている。図７（ｃ）でゲート電極４をパター
ニングし、ソース領域、ドレイン領域の不純物をイオン
注入する。ゲート電極４はこの時点でセル毎に分離され
ているので、上記実施の形態１、２のように再度別マス
クによりパターニングする必要はない。次に、図７
（ｄ）で示すようにゲート電極４上に絶縁膜（図示せ
ず）を堆積し、開口部４３を開ける。

【００３２】さらに、図８（ａ）に示すように、バリア
メタル４２をパターニングする。このバリアメタル４２
はゲート電極４３より面積が小さくなるように設けられ
ている。その後の工程は上記実施の形態１、２と同じで
ある。なお、図８（ｃ）で第二電極７が櫛状に形成され
ているのは、写真製版工程での重ね合わせがずれても、
強誘電体キャパシタの面積が変わらないようにするため
である。

【００３３】本実施の形態では、ゲート電極４が上記実
施の形態１、２より大きい（ゲート長が長い）。従っ
て、セルの面積は３１．４μｍ²と大きく、ドレイン電
流は上記実施の形態１、２のセルより小さくなる。しか
し、ゲート電極４のパターニングが通常のＬＳｌと同様
に１回ですむ。従って、本実施の形態は、ロジックと小
規模のメモリセルを混載したＬＳｌを低コストで製造す
るのに適している。

【００３４】実施の形態４．図９〜図１１はこの発明の
実施の形態４による製造方法を示すための工程別断面図
である。本実施の形態は、実質的に上記実施の形態１、
２に関わる強誘電体メモリセルの製造方法を断面図を用
いて詳細に示したものである。以下順をおって説明す
る。なお、図９〜図１１において、図１および図２と対
応する部分には、同一符号を付して、その詳細説明を省
略する。

【００３５】先ず、図９（ａ）に示すように、ｎ型シリ
コン基板１にボロンを１×１０¹³／ｃｍ²注入し、１１
００℃で５時間のアニールによって、将来ＮＭＯＳを作
成する領域にｐウエルを形成する。次に、図９（ｂ）に
示すように、ＬＯＣＯＳ法により分離酸化膜２６および
活性層２を形成する。熱酸化法で１５ｎｍのゲート酸化
膜３を形成した後、リンドープポリシリコン４４、Ｔｉ
Ｎ４５、Ｒｕ４６を順次堆積し、パターニングする（図
９（ｃ））。リンドープポリシリコン４４、ＴｉＮ４
５、Ｒｕ４６からなるゲート電極４１の膜厚はそれぞれ
１０ｎｍ、５ｎｍ、１０ｎｍである。次に、ソース領
域、ドレイン領域の不純物の注入によりＮ−ソースドレ
イン領域、Ｐ−ソースドレイン領域を形成する（図９
（ｄ））。

【００３６】この図９（ｄ）では、ＮＭＯＳ形成領域に
リンを１×１０¹⁴／ｃｍ²注入している。次に、図９
（ｅ）では、酸化膜のサイドウオール４７を形成後、砒
素を４×１０¹⁵／ｃｍ²注入して、９００℃で３０分の
アニール後、ソース領域２１、ドレイン領域２２が形成
される。ＰＭＯＳのソースドレイン領域形成も同様に行
う。次に、再度写真製版工程によりゲート電極４１を図
１（ｄ）（図３（ｄ）も同じ）の平面図に示すようにパ
ターニングして、図示せずもセル毎に分離されたゲート
電極４とする（図１０（ａ））。

【００３７】次に、図１０（ｂ）に示すように、ゲート
電極４の上に酸化膜９を堆積し、ＣＭＰ法により平坦化
する。平坦化はゲート電極４の上５０ｎｍで終了させ、
その後写真製版によりメモリセル上のみ開口する。図１
０（ｂ）では写真製版によりメモリセル上のゲート電極
４のみを露出させたが、ＣＭＰ法によりメモリセルおよ
び周辺回路部上のゲート電極の両方とも露出させても問
題はない。

【００３８】図１０（ｃ）に示すように露出させたゲー
ト電極４上に強誘電体薄膜としてＰＺＴ膜５１をゾルゲ
ル法で２００ｎｍ堆積する。次に、Ｒｕを１００ｎｍス
パッタ法で堆積しパターニングして第一電極６とする。
さらに、図１０（ｄ）に示すように、厚さ２００ｎｍの
ＰＺＴ膜５２をゾルゲル法で堆積した後、Ｒｕを１００
ｎｍスパッタ法で堆積しパターニングして第二電極７と
する。次に、図１０（ｅ）に示すように、写真製版技術
により周辺回路部のＰＺＴ膜５１、５２を除去する。

【００３９】その後は、通常のプロセスにより工程を進
める。層間絶縁膜として酸化膜９１を堆積し、平坦化し
た後コンタクト９２を形成する（図１１（ａ））。次い
で、アルミ配線９３を形成する（図１１（ｂ））。さら
に、層間絶縁膜９４を堆積し、スルーホール９５を開口
する（図１１（ｃ））。最後に、アルミ配線９６を形成
して、プロセスが終了する（図１１（ｄ））。

【００４０】なお、本実施の形態で、ゲート電極４内に
ＴｉＮ４５を使用するのは、ポリシリコン４４とＰＺＴ
膜５１との反応を抑制するためである。またＰＺＴ膜５
１は酸化物であり、ＴｉＮ４５に接するとＴｉＮ４５を
酸化して絶縁物になるためＴｉＮ４５の酸化防止膜とし
てＲｕ４６を設けている。

【００４１】さらに、本実施の形態では、ゲート電極
４、保護電極としてのＲｕ４６の周辺の絶縁膜９を平坦
化しているため、ゲート電極の段差上にＰＺＴ膜５１が
形成されることがなくなる。段差上に形成された強誘電
体膜はその強誘電体特性が劣化するので、上記の実施の
形態により高品質の強誘電体キャパシタが得られる。

【００４２】実施の形態５．図１２〜図１４はこの発明
の実施の形態５による製造方法を示すための工程別断面
図である。本実施の形態は、実質的に上記実施の形態３
に関わる強誘電体メモリセルの製造方法を断面図を用い
て詳細に示したものである。以下順をおって説明する。
なお、図１２〜図１４において、図１および図２と対応
する部分には、同一符号を付して、その詳細説明を省略
する。また、上記実施の形態４と同一の工程は説明を省
略する。

【００４３】図１２（ｃ）では、リンドープポリシリコ
ン４４１のみをゲート電極４としてパターニングする。
ソースドレイン領域形成後、酸化膜９１１を形成し、メ
モリセル部のゲート電極４の上のみに開口部９１２を開
ける（図１３（ａ））。次に、開口部９１２をＴｉＮ４
５１で埋め込んだ後、保護電極としてＲｕをパターニン
グして保護電極４６１とする。その後酸化膜９１３を堆
積し、保護電極４６１が露出するまでＣＭＰ法により平
坦化する（図１３（ｂ））。その後は、上記実施の形態
４と同一の方法で強誘電体（ＰＺＴ）、第一、第二電
極、アルミ配線を形成する。

【００４４】なお、本実施の形態で、ゲート電極４内に
ＴｉＮ４５１を使用するのは、ポリシリコン４４１とＰ
ＺＴ膜５１との反応を抑制するためである。またＰＺＴ
膜５１は酸化物であり、ＴｉＮ４５１に接するとＴｉＮ
４５１を酸化して絶縁物になるためＴｉＮ４５１の酸化
防止膜としてＲｕを用いた保護電極４６１を設けてい
る。

【００４５】さらに、本実施の形態では、ゲート電極
４、保護電極４６１の周辺の絶縁膜９１３を平坦化して
いるため、ゲート電極の段差上に強誘電体膜５１が形成
されることがなくなる。段差上に形成された強誘電体膜
はその強誘電体特性が劣化するので、上記の実施の形態
により高品質の強誘電体キャパシタが得られる。

【００４６】実施の形態６．なお、上述した実施形態１
〜５では、強誘電体キャパシタの誘電体材料としてＰＺ
Ｔを用いた場合について説明したが、これに限らず強誘
電体材料であればその他のものを用いてもよい。また、
半導体素子としての電界効果トランジスタはＭＯＳ型に
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたＭＩＳ型を用いることも可能である。さら
に、メモリセルトランジスタはＮＭ０Ｓに限るものでは
なく、ＰＭ０Ｓを用いてもよい。基板としてはシリコン
基板を用いたが、ＳＯＩ基板を用いてもよい。

【００４７】さらに、ゲート電極の材料をメタル／バリ
アメタル／ポリシリコンとしてＲｕ／ＴｉＮ／リンドー
プポリシリコンを使用したが、強誘電体材料やシリコン
と反応しない材料であれば何を用いてもよい。また、反
応しない物質として、メタルはＰｔ、ｌｒなどが、バリ
アメタルとしては、ＴｉＳｉＮ、ＴｉＷ、ＴｉＷＮなど
を使用してもよい。

【００４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、半導体素子のゲート電極に複数の強誘電体キャパシ
タが接続された不揮発性半導体メモリセル構造を有し、
上記強誘電体キャパシタの強誘電体薄膜を上記ゲート電
極に対して相互に逆向きに分極させることにより情報を
記憶する半導体装置であって、上記半導体素子のソース
領域およびドレイン領域が半導体層によりストライプ状
に連続して形成されているので、微細なメモリセルが得
られ、最適なメモリセル配置構造を実現できるという効
果がある。

【００４９】また、請求項２の発明によれば、上記半導
体素子のソース領域およびドレイン領域の少なくとも一
方が共通であるので、微細なメモリセルが得られ、最適
なメモリセル配置構造の実現に寄与できるという効果が
ある。

【００５０】また、請求項３の発明によれば、上記半導
体素子のゲート電極が存在しない領域の下には分離絶縁
膜が形成されているので、低コストのセルを得ることが
できるという効果がある。

【００５１】また、請求項４の発明によれば、上記半導
体素子のゲート電極が半導体層および金属層により形成
されているので、ゲート電極の材料を金属層と半導体層
の積層構造とすることができ、強誘電体と半導体層の反
応が抑制できるという効果がある。

【００５２】また、請求項５の発明によれば、上記半導
体素子は、ＭＯＳ型またはＭＩＳ型のセルトランジスタ
であるので、多用途の高集積度、高速動作、低コストの
微少セルが実現できるという効果がある。

【００５３】また、請求項６の発明によれば、半導体素
子のゲート電極に複数の強誘電体キャパシタが接続され
た不揮発性半導体メモリセル構造を有し、上記強誘電体
キャパシタの強誘電体薄膜を上記ゲート電極に対して相
互に逆向きに分極させることにより情報を記憶する半導
体装置の製造方法であって、半導体層を用いて上記半導
体素子のソース領域およびドレイン領域をストライプ状
に連続して形成する工程と、該ストライプ状のソース領
域およびドレイン領域に平行にゲート電極を形成する工
程と、上記ソース領域およびドレイン領域に不純物を導
入した後上記ゲート電極を再度パターニングする工程と
を含むので、微細なメモリセルが実現でき、最適なメモ
リセル配置構造を実現できるという効果がある。

【００５４】また、請求項７の発明によれば、上記ゲー
ト電極上に絶縁膜を設け、該絶縁膜を上記ゲート電極の
上部が露出するか、または露出する直前まで平坦化する
ので、特性のよい強誘電体キャパシタを得ることができ
るという効果がある。

【００５５】さらに、請求項８の発明によれば、上記半
導体素子は、ＭＯＳ型またはＭＩＳ型のセルトランジス
タであるので、多用途の高集積度、高速動作、低コスト
の微少セルが実現できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図２】 この発明の実施の形態１による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図３】 この発明の実施の形態２による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図４】 この発明の実施の形態２による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図５】 この発明の実施の形態２による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図６】 この発明の実施の形態２による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図７】 この発明の実施の形態３による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図８】 この発明の実施の形態３による強誘電体不揮
発性メモリのメモリセル配置構造を示す平面図である。

【図９】 この発明の実施の形態４による強誘電体不揮
発性メモリの製造方法を示す工程別断面図である。

【図１０】 この発明の実施の形態４による強誘電体不
揮発性メモリの製造方法を示す工程別断面図である。

【図１１】 この発明の実施の形態４による強誘電体不
揮発性メモリの製造方法を示す工程別断面図である。

【図１２】 この発明の実施の形態５による強誘電体不
揮発性メモリの製造方法を示す工程別断面図である。

【図１３】 この発明の実施の形態５による強誘電体不
揮発性メモリの製造方法を示す工程別断面図である。

【図１４】 この発明の実施の形態５による強誘電体不
揮発性メモリの製造方法を示す工程別断面図である。

【図１５】 従来の強誘電体不揮発性メモリのメモリセ
ルアレイの鳥瞰図である。

【図１６】 強誘電体不揮発性メモリのメモリセルを示
す等価回路図である。

【図１７】 ＭＯＳキャパシタと強誘電体キャパシタの
関係を表わす平面図である。

【符号の説明】

１ シリコン基板、２ 活性層、２１ ソース領域、２
２ ドレイン領域、３ゲート酸化膜、４ ゲート電極、
４１ ゲート電極、４５、４５１ ＴｉＮ、４６、４６
１ Ｒｕ、５、５１、５２ ＰＺＴ膜、６ 第一電極、
７ 第二電極、８、８１、８２、８３ メモリセル、
９、９１、９１１、９１３、９４ 層間絶縁膜、９３、
９６ アルミ配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 宏 東京都目黒区大岡山２丁目12番１号 東京 工業大学内 Ｆターム(参考） 5F083 FR05 GA05 GA21 GA25 HA02 JA15 JA35 JA38 JA39 JA40 KA13 LA01 LA03 LA04 LA05 MA06 MA16 MA19 NA02 PR22 PR23 PR33 PR36 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA05 5F101 BA62 BD02 BD07 BD36 BD37 BE05 BE07 BF02 BH21 BH23

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体素子のゲート電極に複数の強誘電
   体キャパシタが接続された不揮発性半導体メモリセル構
   造を有し、上記強誘電体キャパシタの強誘電体薄膜を上
   記ゲート電極に対して相互に逆向きに分極させることに
   より情報を記憶する半導体装置であって、 上記半導体素子のソース領域およびドレイン領域が半導
   体層によりストライプ状に連続して形成されていること
   を特徴とする半導体装置。
2. 【請求項２】 上記半導体素子のソース領域およびドレ
   イン領域の少なくとも一方が共通であることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 上記半導体素子のゲート電極が存在しな
   い領域の下には分離絶縁膜が形成されていることを特徴
   とする請求項１または２記載の半導体装置。
4. 【請求項４】 上記半導体素子のゲート電極が半導体層
   および金属層により形成されていることを特徴とする請
   求項１〜３のいずれかに記載の半導体装置。
5. 【請求項５】 上記半導体素子は、ＭＯＳ型またはＭＩ
   Ｓ型のセルトランジスタであることを特徴とする請求項
   １〜４のいずれかに記載の半導体装置。
6. 【請求項６】 半導体素子のゲート電極に複数の強誘電
   体キャパシタが接続された不揮発性半導体メモリセル構
   造を有し、上記強誘電体キャパシタの強誘電体薄膜を上
   記ゲート電極に対して相互に逆向きに分極させることに
   より情報を記憶する半導体装置の製造方法であって、 半導体層を用いて上記半導体素子のソース領域およびド
   レイン領域をストライプ状に連続して形成する工程と、 該ストライプ状のソース領域およびドレイン領域に平行
   にゲート電極を形成する工程と、 上記ソース領域およびドレイン領域に不純物を導入した
   後上記ゲート電極を再度パターニングする工程とを含む
   ことを特徴とする半導体装置の製造方法。
7. 【請求項７】 上記ゲート電極上に絶縁膜を設け、該絶
   縁膜を上記ゲート電極の上部が露出するか、または露出
   する直前まで平坦化することを特徴とする請求項６記載
   の半導体装置の製造方法。
8. 【請求項８】 上記半導体素子は、ＭＯＳ型またはＭＩ
   Ｓ型のセルトランジスタであることを特徴とする請求項
   ６または７記載の半導体装置の製造方法。