JP2918100B2

JP2918100B2 - 半導体装置

Info

Publication number: JP2918100B2
Application number: JP8136128A
Authority: JP
Inventors: 有光加藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 1999-07-12
Anticipated expiration: 2016-05-30
Also published as: JPH09321153A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に強誘電体膜を用いた半導体装置に関するものであ
る。

【０００２】

【従来の技術】強誘電体膜を用いた半導体記憶装置は、
大容量の不揮発性メモリを構成できる手段として注目さ
れ、現在活発に研究・開発が進められている。強誘電体
膜を用いた半導体記憶装置としては、強誘電体膜を情報
を記憶する容量素子の誘電体膜として用いる方式と、強
誘電体膜をＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field Effect Transistor ）のゲート絶縁膜として
あるいはその一部として用いる方式とが知られている。
前者では、容量素子に電圧を印加したときに移動する電
荷量が強誘電体の分極状態によって変化することを利用
して、後者では分極状態によってＭＩＳＦＥＴのしきい
値電圧が変化することを利用して情報を記憶する。

【０００３】図８は、強誘電体容量素子を有する従来の
半導体装置の平面図であり、図９は図８のＡ−Ａ′線で
の断面図である。図８、図９に示すように、ｐ型半導体
基板５の表面領域内に、第１、第２、第３のｎウェル
６、７、８が設けられ、基板表面は厚いシリコン酸化膜
９により覆われている。シリコン酸化膜９上には強誘電
体容量素子の下部電極１が形成されており、下部電極１
およびシリコン酸化膜９上にはＣｅＯ₂ 膜３、強誘電体
膜としてのＰｂＴｉＯ₃ （以下、ＰＴと記す）膜２、白
金（Ｐｔ）からなる導電体膜４の積層膜が形成されてい
る。この構造において、下部電極１上に強誘電体容量素
子が形成されておりここでは導電体膜４は強誘電体容量
素子の上部電極を構成している。容量素子部分以外での
導電体膜４は配線を構成しており、この部分では、特に
ＣｅＯ₂ 膜３とＰＴ２とは必要ではないが、導電体膜４
と同時にパターニングされたことにより配線である導電
体膜４の下にもこれら２層の膜が形成されている。な
お、ここで、ＣｅＯ₂ 膜３は、ＰＴ膜２が良好な強誘電
体特性をもつ膜として形成するためのバッファ層として
形成された膜である。

【０００４】次に、この構造の半導体装置の製造方法に
ついて説明する。ｐ型半導体基板５の表面領域に第１、
第２および第３のｎウェル６、７および８を形成し、基
板上に熱酸化法あるいはＣＶＤ法によりシリコン酸化膜
９を形成した後、その上にスパッタ法により白金を堆積
し、この白金膜をフォトリソグラフイ技術およびイオン
ミリング法を用いてパターニングして強誘電体容量素子
の下部電極１を形成する。その後、全面に常誘電体のＣ
ｅＯ₂ 膜３を電子ビーム蒸着法により、ＰＴ膜２をＣＶ
Ｄ法により形成する。

【０００５】その上に白金をスパッタ法により形成し、
フォトリソグラフィ技術とイオンミリング法およびＲＩ
Ｅ（Reactive Ion Etching）法によりパターニングし
て、導電体膜４を形成するとともにＰＴ膜２とＣｅＯ₂
膜３を導電体膜４と同一のパターンに加工する。この方
法によれば、強誘電体容量素子の上部電極と配線とを同
時に形成することができるため工程削減に効果的であ
る。図１０は、強誘電体膜をＭＩＳＦＥＴのゲート絶縁
膜の一部に用いた半導体装置の平面図であって、この例
では、導電体膜４は、ゲート電極と配線とを兼ねてい
る。また、図１１は、図１０に示す半導体装置の等価回
路図、図１２は、図１０のＢ−Ｂ′線での断面図であ
る。

【０００６】図１０、図１２に示すように、ｐ型半導体
基板５の表面領域内には、ｎウェル１４が形成されてお
り、ｎウェル内には第１、第２のＭＩＳＦＥＴ２９、３
０が形成され、またｐ型半導体基板５上には第３のＭＩ
ＳＦＥＴ３１が形成されている。半導体基板上のトラン
ジスタ形成域１５（図１２参照）を除く領域、すなわち
フィールド域２２は、厚いシリコン酸化膜９で覆われて
いる。トランジスタ形成域１５では、薄いシリコン酸化
膜１２、ＣｅＯ₂ 膜３およびＰＴ膜２により構成される
ゲート絶縁膜と、ゲート電極となる導電体膜４が形成さ
れており、このゲート電極を挟む半導体基板の表面領域
内にはソース領域２３とドレイン領域２４が形成されて
いる。導電体膜４は、トランジスタ領域１５以外では配
線を構成しているが、配線部分においても図８、図９の
例と同様に導電体膜４の下にはこれと同一パターンでＣ
ｅＯ₂ 膜３およびＰＴ膜２が形成されている。

【０００７】これら全体は層間絶縁膜となるシリコン酸
化膜１０により被覆されており、シリコン酸化膜には、
ソースコンタクトホール２５、ドレインコンタクトホー
ル２６、基板コンタクトホール３２、ウェルコンタクト
ホール３３および導電体層コンタクトホール３４が開口
されており、シリコン酸化膜１０上にはこれらのコンタ
クトホールを介してそれぞれの領域、導電体層と接続さ
れたＡｌ配線２７が形成されている。Ａｌ配線は例えば
Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉの積層膜により形成される。

【０００８】

【発明が解決しようとする課題】従来の技術の問題点
は、導電体膜と強誘電体膜の積層構造が異なる電位に設
定された複数のウェル上を通るとリーク電流が流れ、消
費電流が大きくなるとともに誤動作する可能性があるこ
とである。この理由を図８の場合について説明する。図
８の例では強誘電体容量素子の上部電極となる導電体膜
４と同じ形状にＰＴ膜２がパターニングされているた
め、配線を構成する導電体膜４の下には強誘電体が存在
する。そして、この配線は、配線である導電体膜４と、
ＰＴ膜２を含みシリコン酸化膜９などとの積層構造であ
る誘電体膜と、ｐ型半導体基板５（またはｎウェル）と
からなる、強誘電体特性を持つ容量素子の構成要素とな
る。

【０００９】ここで導電体膜４と半導体基板５間に大き
な電圧が印加された場合、例えば静電気などの時間は短
いが高電圧のパルスが入った場合、ＰＴ膜２が分極する
可能性があり、この場合強誘電体の性質として電圧が無
くなった後も残留分極が残る。また半導体装置の製造プ
ロセスにおいてドライエッチングなどではＤＣバイアス
を印加した状態で加工を行うため、プロセス完了後に強
誘電体の分極がある方向に偏った状態になる可能性があ
る。これらの強誘電体が分極した状態では、導電体膜４
と半導体基板５に電荷が誘起される。半導体基板５また
はウェルに誘起される電荷が基板またはウェルの導電型
（ｐ型またはｎ型）と異なる場合、その誘起量が大きい
と基板表面がもう一方の型に反転してしまう。抗電圧以
上の電庄を強誘電体に印加することができれば分極を制
御することも可能であるが、厚いシリコン酸化膜９があ
り電圧を印加しても酸化膜にかかってしまうので制御は
困難である。

【００１０】図８の例ではｐ型半導体基板５中に、第
１、第２および第３のｎウェル６、７および８が存在
し、その上を強誘電体容量素子の上部電極（４）を利用
した配線が通っている。通常はｐ型半導体基板５を０Ｖ
に、ｎウェルを３Ｖなど高い電位に設定しておけばウェ
ル間の絶縁は保たれるが、ＰＴ膜２の分極により配線下
のｐ型半導体基板５表面がｎ型になるとｎウェル間が電
気的につながってしまい、それぞれのｎ領域の電位が異
なる場合、同電位になるように電流が流れてしまう。

【００１１】例えば、第１のｎウェル６を５Ｖ、第２の
ｎウェル７をフローティング状態、第３のｎウェル８を
３Ｖと設定していた場合、ＰＴ膜２の分極が大きいとｐ
型半導体基板５表面に反転ｎ型領域２８が配線下に形成
され、第２のｎウェル領域７を通って第１のｎウェル領
域６から第３のｎウェル領域８に電流が流れる。この設
計されていない余計な電流により消費電流が増加し、ま
た異なる電位に設定されているはずのウェルが同電位に
なろうとすることで設計の動作が妨げられ動作速度が落
ちたり誤動作したりする。

【００１２】図１０、図１２の場合でも、ゲート電極を
そのまま配線として用いており、配線となる導電体膜４
の下にも強誘電体膜が残ってしまうため、フィールド域
２２において、導電体膜４と、ＰＴ膜２を含み厚いシリ
コン酸化膜９などとの積層構造となる誘電体膜と、半導
体基板５とから構成される、強誘電体特性を持つ容量素
子が形成される。このため図８の例と同様に、強誘電体
の分極が発生し、この分極が半導体基板５の型を変える
ほど大きい場合、リーク電流が流れるパスができる。抗
電圧以上の電圧を強誘電体に印加すれば分極を制御でき
るのでＭＩＳＦＥＴのチャネル部の分極は制御できる
が、厚いシリコン酸化膜９上にＰＴ膜２がある配線部分
では酸化膜に電圧がかかってしまうので制御は困難であ
る。

【００１３】図１０の例では、ｐ型半導体基板５中に形
成されたｎウェル１４上を通る導電体膜４下のＰＴ膜２
にｎウェル１４表面がｐ型に変わる向きの分極が発生し
た場合には、第１のＭＩＳＦＥＴ２９のｐ型のドレイン
領域２４とｐ型半導体基板５間（Ｃ−Ｄ間）にパスが形
成される。このドレイン領域２４がｐ型半導体基板５と
異なる電位となるとリーク電流が流れる。また第２のｐ
チャネルＭＩＳＦＥＴ３０がオン状態の時、ｐ型に反転
した第２のＭＩＳＦＥＴ３０のチャネル領域とｐ型半導
体基板５間（Ｅ−Ｆ間）にパスができる。このとき第２
のＭＩＳＦＥＴ３０のソース領域２３、ドレイン領域２
４がｐ型半導体基板５の電位と同じ０Ｖであれば問題は
生じないが異なる場合はリーク電流が流れる。また、導
電体膜４下のｐ型半導体基板５の表面がｎ型になる分極
が発生した場合は、第３のｎチャネルＭＩＳＦＥＴ３１
がオンとなる条件で、ｎ型に反転した第３のＭＩＳＦＥ
Ｔ３１のチャネル領域とｎウェル１４の間（Ｇ−Ｈ間）
にパスができ、このとき第３のＭＩＳＦＥＴ３１のソー
ス領域２３かドレイン領域２４がｎウェル１４と異なる
電位である場合にはリーク電流が流れる。このため図８
の従来例と同様、消費電流の増加や、動作速度の低下、
誤動作が起こる。したがって、本発明の解決すべき課題
は、強誘電体膜が電極／配線下に存在している半導体装
置において、強誘電体の分極によりリーク電流パスが発
生することを防ぐことである。しかし、仮に、リーク電
流パスが生じてもリーク電流が流れることのない場合に
は、リーク電流パスの発生をそのままにしておくことも
できる。

【００１４】

【課題を解決するための手段】本発明による半導体装置
は、強誘電体膜とこれと同一パターンの導電体膜とが積
層されている複合膜が配線として用いられ、半導体表面
に不純物が添加されることによりおよび／または電界が
印加されることにより一導電型になされる第１および第
２の半導体領域が半導体表面に不純物が添加されること
によりおよび／または電界が印加されることにより反対
導電型になされる第３の半導体領域を介して存在し、第
１の半導体領域上から第３の半導体領域上を経て第２の
半導体領域上に至る連絡配線が少なくとも一部に前記複
合膜を含んで形成されているブロックを少なくとも一つ
含むものであって、少なくとも一つのブロックにおいて
は、前記第３の半導体領域上の前記連絡配線の少なくと
も一部は前記強誘電体膜を含むことなく形成されている
ことを特徴としている。

【００１５】そして、本発明の半導体装置においては、
少なくとも一部が前記強誘電体膜を含むことなく形成さ
れている連絡配線は、例えば、常に同一電位となるよう
には使用されない第１および第２の半導体領域間に挟ま
れた第３の半導体領域上に形成されたものであるか、あ
るいは、外部端子に直接的に接続された配線である。

【００１６】また、本発明による半導体装置は、半導体
表面に不純物が添加されることによりおよび／または電
界が印加されることによりｎ型またはｐ型になされる第
１および第２の半導体領域が半導体表面に不純物が添加
されることによりおよび／または電界が印加されること
により反対導電型になされる第３の半導体領域を介して
存在し、前記第１の半導体領域上から第３の半導体領域
上を経て第２の半導体領域上に至る連絡配線が形成され
ているものであって、前記第１の半導体領域はＭＩＳト
ランジスタのチャネル領域を構成し該領域上において前
記連絡配線の部分はゲート電極を構成しており、かつ、
前記チャネル領域上の前記連絡配線の下にのみ部分的に
強誘電体膜が形成されていることを特徴としている。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を説明するための断面図である。図１に示す半
導体装置では、図９の場合と同様に、下部電極１と強誘
電体膜を含む絶縁体層（図１ではＰＴ膜２とＣｅＯ₂ 膜
３の積層構造）と導電体膜４からなる強誘電体容量素子
が形成され、強誘電体容量素子の上部電極となる導電体
膜４を配線として用いている。ｐ型半導体基板５の表面
領域内には、第１のｎウェル６、第２のｎウェル７およ
び第３のｎウェル８が形成されており、強誘電体容量素
子を形成するのに用いた導電体膜４を利用した配線およ
びこれに接続されたＡｌ配線１１が、厚いシリコン酸化
膜９を挟んで３つのｎウェル（６、７、８）上を横切っ
ている。

【００１８】ここで第１のｎウェル６と第２のｎウェル
７は常に同電位に設定され、第３のｎウェル８はほかの
２つのｎウェルとは異なる電位に設定される。そのた
め、ＣｅＯ₂ 膜３、ＰＴ膜２および導電体膜４から構成
される配線層は、第１および第２のｎウェル６、７にま
たがって形成されているが、第３のｎウェル８には重な
っておらずその手前で終わっている。この積層構造の配
線は、全面に形成したシリコン酸化膜１０に開口された
コンタクトホールを介してＡｌ配線１１に接続されてい
る。このように、別の型の中間領域を挟んで存在する、
電位が常には一緒にならない同一導電型の２つの領域上
に、強誘電体膜を含む絶縁体層と導電体膜との積層構造
の配線が連続しては形成されない構造では、強誘電体の
分極により中間領域の半導体表面全体の導電型が反転す
ることがなく二つの領域間にリークパスは形成されずリ
ーク電流は流れない。また、別の型の中間領域を挟んで
存在する、電位が常に同一になされる同一導電型の２つ
の領域上に、強誘電体膜を含む絶縁体層と導電体膜との
積層構造の配線が連続して形成された構造では、強誘電
体の分極により中間領域の半導体表面全体の導電型が反
転して二つの領域間にリークパスが形成されても二つの
領域間にはリーク電流は流れない。したがって、この場
合には中間領域の表面に反転層が形成されても特に問題
は生じない。

【００１９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。［第１の実施例］図２は、本発明の第１の実施例の主要
部の断面図である。図２に示す半導体装置は、図１２に
示されるものと同様に、ＭＩＳＦＥＴのゲート絶縁膜が
ＰＴ膜２とＣｅＯ₂ 膜３と薄いシリコン酸化膜１２との
積層構造により構成され、白金ゲート電極１３はゲート
電極であるとともに配線としても用いられている。ｎウ
ェル１４と半導体基板５の間のｐｎ接合をまたぐ前と、
同じウェル内の別のＭＩＳＦＥＴのソース・ドレインや
ゲートに接続する前とに強誘電体膜が残りその先の強誘
電体膜が除去されるようにパターニングし、この除去部
分には白金ゲート電極１３だけで配線を形成する。

【００２０】第１の実施例の製造方法について、図２お
よび図３（ａ）、（ｂ）を参照して説明する。図１２に
示した従来例の場合と同様に、ＰＴ膜２まで形成した
後、ゲート幅方向の強誘電体膜の長さを規定するため
に、図３（ａ）に示すように、強誘電体膜を残す部分を
レジスト膜３５で覆い、ＰＴ膜２とＣｅＯ₂ 膜３をＲＩ
Ｅ法によりドライエッチングする。その後、レジスト膜
３５を剥離してから全面にスパッタ法により白金を堆積
し、図３（ｂ）のように、フォトリソグラフィ法により
ゲート形状とゲート配線形状にレジスト膜３６を形成
し、白金膜、ＰＴ膜２およびＣｅＯ₂ 膜３をイオンミリ
ング法とＲＩＥ法によりエッチング除去して、白金ゲー
ト電極１３を形成する。ＭＩＳＦＥＴのチャネル領域
は、強誘電体の分極状態およびゲート電極の印加電圧に
応じて、周囲のｎウェル１４とは異なり、反転してソー
ス・ドレインと同じ型のｐ型になる。このときソース電
圧・ドレイン電圧の関係でチャネル部はいろいろな電圧
の場合がある。そしてゲート配線は次にチャネル部の外
のｎウェル１４と重なる。このため、ゲート電極の延長
部が次にｐ型の領域にはいるとリークパスが形成される
可能性がある。例えば、ｎウェル１４からでたり、同じ
ｎウェル１４内の別のＭＩＳＦＦＴのソース・ドレイン
領域に重なったり、ゲートとなった場合である。チャネ
ル部と電圧が常には同一でない場合にはリーク電流の問
題が生じるが、配線として使用する部分の強誘電体膜を
除去しておけば電圧の状態を検証しなくてもリークパス
を問題にする必要がなくなる。このため、図２に示すよ
うに、白金ゲート電極１３の配線として用いられる部分
の強誘電体膜を取り除く方法はリークパスの形成を防ぐ
だけでなく設計効率の面からみても効果的である。

【００２１】［第２の実施例］図４は、本発明の第２の
実施例の主要部の断面図である。この実施例は、ＭＩＳ
ＦＥＴのゲート絶縁膜部分に強誘電体と導電体層を含む
場合に関する。図２に示す第１の実施例の場合と同様
に、ｎウェル１４と半導体基板５の間のｐｎ接合をまた
ぐ前、および、同じウェル内の別のＭＩＳＦＥＴのソー
ス・ドレインやゲートに接続する前の強誘電体を残して
他をエッチング除去し、除去部分ではゲート電極のみで
配線を形成する。本実施例の半導体装置は次のように製
造される。ゲート絶縁体として薄いシリコン酸化膜１２
を形成し、導電体層である多結晶シリコン膜１６とＩｒ
／ＩｒＯ ₂ 膜１７を全面に形成した後、ゲート幅方向の
導電体層の長さを規定するために、フォトリソグラフイ
技術およびドライエッチング技術によりＩｒ／ＩｒＯ₂
と多結晶シリコンをパターニングする。その後、全面に
ＰｂＺｒＴｉＯ₃ （以下、ＰＺＴと記す）膜１８を形成
し、先にエッチングした導電体層より広い範囲を残すよ
うにフォトリソグラフィ技術を用いてドライエッチング
する。この後、全面にスパッタ法によりＩｒＯ₂ 膜とＩ
ｒ膜を堆積し、図３（ｂ）に示すパターンのレジスト膜
を形成し、これをマスクに導電体膜およびＰＺＴ膜１
８、Ｉｒ／ＩｒＯ₂ 膜１７、多結晶シリコン膜１６をド
ライエッチングして、配線部を含むＩｒ／ＩｒＯ₂ ゲー
ト電極１９を形成する。本実施例によれば、ゲート絶縁
膜内部に導電体層が含まれる構造においてもこの導電体
層より絶縁体である強誘電体膜の方が広い範囲に形成さ
れていることから絶縁性が保たれる。本実施例において
も、ゲート電極の配線部分には強誘電体膜が形成されて
いないためリークパスが形成されない。

【００２２】［第３の実施例］図５は、本発明の第３の
実施例の主要部の断面図である。本実施例では、図２に
示す第１の実施例と同様に、ゲート絶縁膜となる薄いシ
リコン酸化膜１２とＣｅＯ₂ 膜３とＰＴ膜２が形成さ
れ、その上に白金ゲート電極１３が形成されている。そ
してｎウェル１４と半導体基板５の間のｐｎ接合をまた
ぐ前、および、同じウェル内の別のＭＩＳＦＥＴのソー
ス・ドレインやゲートに接続する前までの白金ゲート電
極１３、ＰＴ膜２およびＣｅＯ₂ 膜３の積層膜は残され
それ以降の積層膜はエッチング除去されている。そし
て、それ以降の配線はＡｌ配線２０の単層膜により形成
される。

【００２３】本実施例の半導体装置は次のように製造さ
れる。白金ゲート電極１３となる白金膜の形成工程まで
行った後、フォトリソグラフイ技術およびイオンミリン
グ法とＲＩＥ法により白金膜とＰＴ膜２とＣｅＯ₂ 膜３
を所望の形状に加工して白金ゲート電極１３を形成す
る。その後、全面にスパッタ法によりＡｌを堆積し、フ
ォトリソグラフィ技術およびＲＩＥ法により白金ゲート
電極１３に一部重なるようにパターニングしてＡｌ配線
２０を形成する。この構造では、強誘電体膜上に白金ゲ
ート電極１３を形成するための白金膜まで形成してから
加工を行うので、第１の実施例の場合のように、強誘電
体膜表面がレジスト工程や洗浄工程を通ることがなく、
これらの工程による特性への影響を回避できる。

【００２４】［第４の実施例］図６は、本発明の第４の
実施例の主要部の断面図である。本実施例では、図４に
示す第２の実施例と同様に、ゲート絶縁膜となる薄いシ
リコン酸化膜１２と、導電体層である多結晶シリコン膜
１６およびＩｒ／ＩｒＯ₂ 膜１７と、ＰＺＴ膜１８が形
成され、その上にＩｒ／ＩｒＯ₂ ゲート電極１９が形成
されている。そして、これらの積層膜はｎウェル１４と
半導体基板５間のｐｎ接合をまたぐ前、および、同じウ
ェル内の別のＭＩＳＦＥＴのソース・ドレインやゲート
に接続する前まで形成され、それ以降はＡｌ配線２０に
より配線される。本実施例の半導体装置は次のように形
成される。ゲート電極を形成するためのＩｒ／ＩｒＯ₂
膜（１９）まで形成した後、フォトリソグラフイ技術、
イオンミリング法およびＲＩＥ法を用いてこれらの積層
膜を所望の形状にパターニングして、Ｉｒ／ＩｒＯ₂ ゲ
ート電極１９を形成する。この後、ＣＶＤ法により全面
にシリコン酸化膜を堆積し、Ｉｒ／ＩｒＯ₂ 膜１７と多
結晶シリコン膜１６の側面に酸化膜が残り、Ｉｒ／Ｉｒ
Ｏ₂ ゲート電極表面が露出する状態になるようエッチバ
ックして側壁酸化膜２１を形成する。その後、スパッタ
法により全面に配線用のＡｌを堆積し、これをＩｒ／Ｉ
ｒＯ₂ ゲート電極１９と一部重なるようにパターニング
してＡｌ配線２０を形成する。この構造は、図５の実施
例に比ベゲート絶縁膜中に導電体層が含まれる場合にも
使用できるという利点がある。

【００２５】［第５の実施例］図７は、本発明の第５の
実施例の主要部の断面図である。本実施例では、図６に
示す第４の実施例と同様に、ゲート絶縁膜となる薄いシ
リコン酸化膜１２と、導電体層である多結晶シリコン膜
１６およびＩｒ／ＩｒＯ₂ 膜１７と、ＰＺＴ膜１８が形
成され、その上にゲートＩｒ／ＩｒＯ₂ 電極１９が形成
されている。これらの積層膜はｎウェル１４と半導体基
板５間のｐｎ接合をまたぐ前、および、同じウェル内の
別のＭＩＳＦＥＴのソース・ドレインやゲートに接続す
る前まで形成され、それ以降の部分は除去されている。
そして、この積層膜はシリコン酸化膜３７により埋め込
まれており、積層膜による配線以降の配線はシリコン酸
化膜３７上に形成されたＡｌ配線２０により実現され
る。本実施例の半導体装置は次のように形成される。ゲ
ート電極を形成するためのＩｒ／ＩｒＯ₂ 膜（１９）ま
で形成した後、フォトリソグラフイ技術、イオンミリン
グ法およびＲＩＥ法を用いてこれらの積層膜を所望の形
状にパターニングして、Ｉｒ／ＩｒＯ₂ ゲート電極１９
を形成する。その後、ＣＶＤ法により全面にシリコン酸
化膜３７を堆積し、化学的機械研磨法（ＣＭＰ）により
Ｉｒ／ＩｒＯ ₂ ゲート電極１９が露出するまでエッチバ
ックする。その後、スパッタ法により全面に配線用のＡ
ｌを堆積し、これをＩｒ／ＩｒＯ₂ ゲート電極１９と一
部重なるようにパターニングしてＡｌ配線２０を形成す
る。本実施例は、図６の実施例に比較して、多層構造の
厚いゲート部の段差を小さくできるという利点がある。

【００２６】

【発明の効果】以上説明したように、本発明の半導体装
置は、異なる導電型の半導体領域を挟む二つの同一導電
型領域にまたがるようには強誘電体膜が形成されないよ
うにしたものであるので、強誘電体の分極によって二つ
の同一導電型領域間にリークパスが発生するのを防止す
ることができる。したがって、本発明によれば、不揮発
性半導体記憶装置などの半導体装置において、消費電流
の増加を防止することができるとともに、動作速度の低
下や誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するための主要部
の断面図。

【図２】本発明の第１の実施例の主要部の断面図。

【図３】本発明の第１の実施例の製造工程を説明する
ための工程順の平面図。

【図４】本発明の第２の実施例の主要部の断面図。

【図５】本発明の第３の実施例の主要部の断面図。

【図６】本発明の第４の実施例の主要部の断面図。

【図７】本発明の第５の実施例の主要部の断面図。

【図８】従来例の平面図。

【図９】図８のＡ−Ａ′線での断面図。

【図１０】他の従来例の平面図。

【図１１】図１０に示す半導体装置の等価回路図。

【図１２】図１０のＢ−Ｂ′線での断面図。

【符号の説明】

１下部電極２ＰＴ（ＰｂＴｉＯ₃ ）膜３ＣｅＯ₂ 膜４導電体膜５ｐ型半導体基板６第１のｎウェル７第２のｎウェル８第３のｎウェル９、１０、１２、３７シリコン酸化膜１１、２０、２７Ａｌ配線１３白金ゲート電極１４ｎウェル１５トランジスタ形成域１６多結晶シリコン膜１７Ｉｒ／ＩｒＯ₂ 膜１８ＰＺＴ（ＰｂＺｒＴｉＯ₃ ）膜１９Ｉｒ／ＩｒＯ₂ ゲート電極２１側壁酸化膜２２フィールド域２３ソース領域２４ドレイン領域２５ソースコンタクトホール２６ドレインコンタクトホール２８反転ｎ型領域２９第１のＭＩＳＦＥＴ３０第２のＭＩＳＦＥＴ３１第３のＭＩＳＦＥＴ３２基板コンタクトホール３３ウェルコンタクトホール３４導電体層コンタクトホール３５、３６レジスト膜

Claims

(57)【特許請求の範囲】

【請求項１】強誘電体膜とこれと同一パターンの導電
体膜とが積層されている複合膜が配線として用いられ、
半導体表面に不純物が添加されることによりおよび／ま
たは電界が印加されることにより一導電型になされる第
１および第２の半導体領域が半導体表面に不純物が添加
されることによりおよび／または電界が印加されること
により反対導電型になされる第３の半導体領域を介して
存在し、第１の半導体領域上から第３の半導体領域上を
経て第２の半導体領域上に至る連絡配線が少なくとも一
部に前記複合膜を含んで形成されているブロックを少な
くとも一つ含む半導体装置において、少なくとも一つのブロックにおいては、前記第３の半導
体領域上の前記連絡配線の少なくとも一部は前記強誘電
体膜を含むことなく形成されていることを特徴とする半
導体装置。
【請求項２】少なくとも一部が前記強誘電体膜を含む
ことなく形成されている連絡配線は、常に同一電位とな
るようには使用されない第１および第２の半導体領域間
に挟まれた第３の半導体領域上に形成されたものである
か、あるいは、外部端子に直接的に接続された配線であ
ることを特徴とする請求項１記載の半導体装置。
【請求項３】前記複合膜の導電体膜の一部がＭＩＳト
ランジスタのゲート電極および／または強誘電体容量素
子の上部電極を構成していることを特徴とする請求項１
または２記載の半導体装置。
【請求項４】半導体表面に不純物が添加されることに
よりおよび／または電界が印加されることにより一導電
型になされる第１および第２の半導体領域が半導体表面
に不純物が添加されることによりおよび／または電界が
印加されることにより反対導電型になされる第３の半導
体領域を介して存在し、前記第１の半導体領域上から第
３の半導体領域上を経て第２の半導体領域上に至る連絡
配線が形成されている半導体装置において、前記第１の
半導体領域はＭＩＳトランジスタのチャネル領域を構成
し該領域上において前記連絡配線の部分はゲート電極を
構成しており、かつ、前記チャネル領域およびその周辺
上の前記連絡配線の下にのみ部分的に強誘電体膜が形成
されていることを特徴とする半導体装置。
【請求項５】前記ＭＩＳトランジスタのチャネル領域
上において、ゲート電極を構成する前記連絡配線の下に
は、前記強誘電体膜の下に、他の絶縁膜または他の絶縁
膜およびフローティング状態の導電層が形成されている
ことを特徴とする請求項３または４記載の半導体装置。