JP2000294743A

JP2000294743A - 強誘電体メモリ装置

Info

Publication number: JP2000294743A
Application number: JP11094649A
Authority: JP
Inventors: Hiroshige Hirano; 博茂平野
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-01
Filing date: 1999-04-01
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】強誘電体メモリ装置のメモリセルサイズを縮
小する。【解決手段】メモリセルトランジスタのソース領域Ｓ
上に形成した導電部材６ａおよび６ｃを強誘電体キャパ
シタの下部電極２’の側面に接触させることによって、
下部電極２’とソース領域Ｓとの間の電気的導通を達成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ装
置に関する。

【０００２】

【従来の技術】近年、携帯端末やＩＣカード等が普及
し、低電圧、低消費電力および高速動作の不揮発性メモ
リの要望が高まっている。不揮発性メモリにはフラッシ
ュメモリがあるが、その消費電力は大きい。

【０００３】これに対して、強誘電体メモリ装置は、強
誘電体膜を用いたキャパシタの分極方向に応じてデータ
を不揮発的に記憶するため、そのデータの書換には分極
を反転させるための比較的に弱い電界を形成するだけで
よい。このため、強誘電体メモリ装置は、比較的に低い
電圧で高速に動作し、その消費電力も少ないという利点
を有している。

【０００４】図１１（ａ）および（ｂ）を参照しながら
従来の強誘電体メモリ装置を説明する。図１１（ａ）
は、この強誘電体メモリ装置におけるメモリセルアレイ
を上面からみた図面であり、図１１（ｂ）はビットライ
ン（例えばＢＬ０）方向に沿った断面図である。

【０００５】図１１（ａ）を参照すると、複数の活性領
域が半導体基板１上に行列状に配列されており、各活性
領域を一対のワードラインＷＬ０およびＷＬ１（または
ＷＬ２およびＷＬ３）が横切っている。ワードラインＷ
Ｌ０〜ＷＬ３は、活性領域上においてトランジスタのゲ
ート電極として機能するとともに、複数のトランジスタ
のゲート電極を相互に接続する配線（ゲート配線）とし
ても機能する。ビットライン系配線ＢＬ０、／ＢＬ０、
ＢＬ１、／ＢＬ１、ＤＢＬ、および／ＤＢＬは、ワード
ラインＷＬ０〜ＷＬ３と交差する方向に延びている。こ
こで、ＢＬ０、／ＢＬ０、ＢＬ１、および、／ＢＬ１
はビットラインであり、ＤＢＬ、および、／ＤＢＬはダ
ミービットラインである。

【０００６】各メモリセルは、強誘電体キャパシタとメ
モリセルトランジスタとを含んでおり、強誘電体キャパ
シタは、強誘電体部３’と、強誘電体部３’を挟む下部
電極２’および上部電極４’とから構成されている。上
部電極４’は、導電部材を介してメモリセルトランジス
タのソース領域Ｓと電気的に接続されている。

【０００７】より詳細には、層間絶縁膜にコンタクトホ
ールＣＷ１〜ＣＷ３を形成した後、層間絶縁膜上に堆積
した金属膜をパターニングすることによって、上部電極
４’とメモリセルトランジスタのソース領域Ｓとの電気
的接続が達成される。この金属膜からは、同時にビット
ライン系配線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、Ｄ
ＢＬ、および／ＤＢＬも形成される。このため、キャパ
シタとトランジスタとを接続する導電部材は、図１１
（ｂ）からわかるように、ビットライン系配線から間隔
Ｇを開けて形成されることになる。

【０００８】

【発明が解決しようとする課題】このような従来のメモ
リセル構成によれば、上記導電部材とビットライン系配
線とが同一レベル上に堆積したひとつの金属膜からパタ
ーニングによって形成されるため、両者のセパレーショ
ンを確保する必要があり、メモリセル面積を更に縮小す
ることが困難であった。

【０００９】また、上記メモリセル構成によれば、キャ
パシタの上部電極４’をメモリセルトランジスタのソー
ス領域に接続する導電部材がキャパシタの下部電極２’
に短絡しないように、キャパシタの下部電極２’とコン
タクトホールＣＷ２との間に充分に大きなマージンを設
ける必要もあった。このこともメモリセルサイズの更な
る縮小を阻んでいた。

【００１０】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、メモリセルのサイズを縮小
し、集積度を向上させた強誘電体メモリ装置を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明による強誘電体メ
モリ装置は、複数のメモリセルを備えた強誘電体メモリ
装置であって、前記複数のメモリセルの各々は、強誘電
体膜と、前記強誘電体膜を挟む下部電極および上部電極
とを有するキャパシタと、導電部材を介して前記キャパ
シタの下部電極に電気的に接続されたメモリセルトラン
ジスタとを含んでおり、前記導電部材が前記キャパシタ
の下部電極の少なくとも側面部分を前記メモリセルトラ
ンジスタのソース領域に接続していることを特徴とす
る。

【００１２】前記導電部材の一部は、前記キャパシタの
下部電極の上面に接触しているが、前記下部電極の下面
には接触していないことが好ましい。

【００１３】前記複数のメモリセルのうちの任意のメモ
リセルに含まれるキャパシタの上部電極は、他の関連す
るメモリセルに含まれるキャパシタの上部電極と連続し
ており、これらの上部電極が配線形状を持つように形成
されていてもよい。

【００１４】本発明による強誘電体メモリ装置は、複数
のメモリセルを備えた強誘電体メモリ装置であって、前
記複数のメモリセルの各々は、強誘電体膜と、前記強誘
電体膜を挟む下部電極および上部電極とを有するキャパ
シタと、導電部材を介して前記キャパシタの下部電極お
よび上部電極の何れか一方に電気的に接続されたメモリ
セルトランジスタとを含んでおり、前記メモリセルトラ
ンジスタのドレイン領域を相互接続するビットラインよ
りも高い位置に前記キャパシタの下部電極が設けられて
いることを特徴とする。

【００１５】前記下部電極は、前記メモリセルトランジ
スタのゲート電極を覆う領域に位置していてもよい。

【００１６】前記導電部材が前記キャパシタの下部電極
の少なくとも側面部分を前記メモリセルトランジスタの
ソース領域に接続していてもよい。

【００１７】前記導電部材の一部は、前記キャパシタの
下部電極の上面に接触しているが、前記下部電極の下面
には接触していないことが好ましい。

【００１８】好ましい実施形態では、前記複数のメモリ
セルは基板上に配列されており、しかも、前記基板には
前記メモリセルトランジスタ以外のトランジスタを含む
半導体集積回路が形成されている。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。（実施形態１）まず、図１を参照する。図１は、本発明
による強誘電体メモリ装置の第１の実施形態におけるメ
モリセルアレイの一部を示す平面図である。図１では、
単結晶シリコン基板等の半導体基板（シリコンチップ）
上に行列状に配列された１２個の活性領域が記載されて
おり、各活性領域を一対のワードラインＷＬ０およびＷ
Ｌ１（またはＷＬ２およびＷＬ３）が横切っている。実
際には、より多くの活性領域が一つの半導体基板上に形
成されている。

【００２０】ワードラインＷＬ０〜ＷＬ３は、活性領域
上においてトランジスタのゲート電極として機能すると
ともに、複数のトランジスタのゲート電極を相互に接続
する配線（ゲート配線）としても機能する。なお、半導
体基板１上には、メモリセルアレイ以外にも各種の機能
を実現する種々の回路が形成されている。これらの回路
については詳細な説明を省略するが、この技術分野にお
ける当業者であれば、種々の用途に応じて適切な回路を
付加することができる。

【００２１】図１には、ワードラインＷＬ０〜ＷＬ３と
交差する方向に延びるビットライン系配線ＢＬ０、／Ｂ
Ｌ０、ＢＬ１、／ＢＬ１、ＤＢＬ、および／ＤＢＬも示
されている。各ビットライン系配線は、メモリセルトラ
ンジスタのドレイン領域Ｄを不図示の回路と接続してい
る。

【００２２】次に、図２および図３を参照しながら、本
実施形態のメモリセル構造をより詳細に説明する。図２
は、図１のメモリセルアレイに含まれる一つのメモリセ
ルを拡大して示すレイアウト図であり、図３は、そのメ
モリセルの模式的断面図である。

【００２３】本実施形態におけるメモリセルは、強誘電
体キャパシタ２０とメモリセルトランジスタ３０とを含
んでおり、強誘電体キャパシタ２０は、図３に示される
ように、強誘電体部３’と、強誘電体部３’を挟む下部
電極２’および上部電極４’とから構成されている。下
部電極２’は、導電部材６ａまたは６ｃを介してメモリ
セルトランジスタ３０のソース領域と電気的に接続され
ている。より詳細には、導電部材６ａおよび６ｃは、キ
ャパシタ２０の下部電極２’の少なくとも側面部分と接
触しており、下部電極２’の下面とは接触していない。
本実施形態の強誘電体メモリ装置は、この点に重要な特
徴を有しているが、これによって得られる作用効果につ
いては後述する。

【００２４】強誘電体キャパシタ２０の強誘電体部３’
は、例えばＳＢＴと呼ばれるＳｒ、ＢｉおよびＴａ等で
構成された材料等から形成されており、その厚さは１０
０〜２００ｎｍ程度である。また、下部電極２’はプラ
チナやイリジウム系を含む材料から形成されており、そ
の厚さは、２００〜３００ｎｍ程度である。上部電極
４’は、ＤＲＡＭにおけるプレート電極に相当し、例え
ばプラチナやイリジウム系を含む材料から形成される。
上部電極４’の厚さは２００〜３００ｎｍ程度である。
本発明がこれらの材料や厚さに限定されないことは言う
までもない。なお、キャパシタ２０の一辺の長さは、例
えば２〜３μｍである。

【００２５】メモリセルトランジスタ３０は、半導体基
板１の表面に形成されたチャネル領域と、チャネル領域
を挟むようにして形成されたソース領域Ｓおよびドレイ
ン領域Ｄとを備えている。ソース領域Ｓおよびドレイン
領域Ｄは、公知の不純物ドーピング技術によって半導体
基板１内に形成した不純物領域から構成される。チャネ
ル領域の上には、ゲート絶縁膜を介してワードラインが
形成されている。

【００２６】図２では、一つの活性領域の輪郭を破線１
ａで示している。半導体基板１の表面のうち活性領域１
ａ以外の領域は、素子分離領域である。ひとつの活性領
域１ａ内には二つのメモリセルトランジスタ３０が形成
されており、ワードラインＷＬ０とワードラインＷＬ１
との間に位置するドレイン領域Ｄは、ふたつのメモリセ
ルトランジスタ３０によって共有されている。ドレイン
領域Ｄは導電部材６ｂを介して配線ＤＢＬ等のビットラ
イン系配線に接続されている。

【００２７】なお、本実施形態では、図１に示すよう
に、同一行内に存在するキャパシタの上部電極４’がワ
ードラインに対して平行に延びるセルプレートＣＰ０〜
ＣＰ３によって相互に接続されている。

【００２８】以下、図４〜図６を参照しながら、本実施
形態における強誘電体メモリ装置を製造する方法を説明
する。

【００２９】まず、公知の半導体製造技術を用い、メモ
リセルトランジスタを半導体基板１に形成する（図４に
おいて不図示）。具体的には、半導体基板１の表面に素
子分離を形成することによって、素子分離に囲まれた複
数の活性領域１ａを形成した後、ゲート絶縁膜の形成工
程を経て、ワード線ＷＬ０〜ＷＬ３を形成する。ワード
線ＷＬ０〜ＷＬ３は、例えばポリシリコン膜をパターニ
ングすることによって形成される。この後、イオン注入
法等によって不純物イオンを活性領域１ａにドープし、
ソース領域Ｓおよびドレイン領域ＤをワードラインＷＬ
０〜ＷＬ３の各々に対して自己整合的に形成する。

【００３０】この後、図４（ａ）に示すように、ワード
線ＷＬ０〜ＷＬ３を覆う層間絶縁膜４０を半導体基板１
上に形成する。層間絶縁膜４０は複数種類の絶縁層を含
む多層構造を有していても良い。本実施形態では、ＣＶ
Ｄ法によってＢＰＳＧ膜（厚さ：８００ｎｍ）を堆積し
た後、ＮＳＧ膜（厚さ：２００ｎｍ）をＢＰＳＧ膜上に
堆積し、これらのＢＰＳＧ膜およびＮＳＧ膜から層間絶
縁膜４０を形成する。

【００３１】次に、キャパシタ２０の下部電極２’とな
る第１Ｐｔ膜２を例えばスパッタ法によって層間絶縁膜
４０上に堆積する。第１Ｐｔ膜２と層間絶縁膜４０との
間の密着性を向上させるため、層間絶縁膜４０上にＴｉ
膜（厚さ：数１０ｎｍ）を堆積してもよい。

【００３２】次に、スピンコート法によって強誘電体膜
３を第１Ｐｔ膜２上に形成する。このとき、ひとつの強
誘電体膜３を複数層に分けてコートしては焼結するとい
う工程を繰り返す。焼結温度は６００〜８００℃であ
る。強誘電体膜３内の一部の層については、グレインサ
イズが大きくなりすぎないように焼結温度を相対的に低
くすることが好ましい。

【００３３】上部電極４’となる第２Ｐｔ膜４をスパッ
タ法によって強誘電体膜３上に堆積した後、その上にＴ
ｉ膜（不図示）を堆積する。Ｔｉ膜の表面は酸化され、
ＴｉＯ_x膜（ｘはゼロより大きな数）となる。

【００３４】次に、キャパシタ形成のためのパターニン
グ工程を実行する。本実施形態では、まず、図４（ａ）
に示すように、リソグラフィ技術を用いて上部電極４’
の形状および位置を規定するレジスト層Ｒ１を第２Ｐｔ
膜４上に形成する。次に、図４（ｂ）に示すように、レ
ジスト層Ｒ１をマスクとして用いるドライエッチング技
術によって第２Ｐｔ膜４をパターニングし、上部電極
４’を形成する。上部電極４’のパターニングが終了し
た時点におけるレジストＲ２および上部電極４’の平面
レイアウトを図６（ａ）に示す。この段階では、ＴｉＯ
_x膜、Ｔｉ膜および強誘電体膜３はまだパターニングさ
れておらず、基板１上において二次元的に連続してい
る。

【００３５】レジスト層Ｒ１を除去した後、洗浄工程を
経て、強誘電体膜３の再結晶化アニール（約８００℃）
工程を行う。次に、パターニングされた上部電極４’を
覆うようにしてＮＳＧ膜４１を強誘電体膜３上に堆積す
る。ＮＳＧ膜４１は、あとで堆積するＰＳＧ膜と強誘電
体膜３との間の密着性を向上させるために堆積する。

【００３６】下部電極２’の形状および位置を規定する
レジスト層Ｒ２をリソグラフィ技術によってＮＳＧ膜４
１上に形成した後、図４（ｃ）に示すように、レジスト
Ｒ２をマスクとしてＮＳＧ膜４１、強誘電体膜３、第１
Ｐｔ膜２を順次パターニングし、強誘電体部３’および
下部電極２’を形成する。

【００３７】本実施形態では、このように同一のレジス
ト層Ｒ２を用いて強誘電体部３’および下部電極２’の
パターニングを行っているが、強誘電体部３’および下
部電極２’のパターニングは別々のレジスト層を用いて
異なる形状となるように実行しても良い。

【００３８】図６（ｂ）は、レジスト層Ｒ２および強誘
電体部３’と上部電極４’との配置関係を示している。
図６（ｂ）では図示されていないが、レジスト層Ｒ２は
活性領域のソース領域Ｓに部分的にオーバーラップする
ように、そのレイアウトが設計されている。

【００３９】上記パターニング工程の後、レジスト層Ｒ
２を除去し、次に基板１上にＮＳＧ膜４２を堆積する。
この後、図４（ｄ）に示すように、リソグラフィ技術を
用い、開口部５１を有するレジスト層Ｒ３をＮＳＧ膜４
２上に形成する。レジスト層Ｒ３の開口部５１は、図６
（ｃ）に示すように、上部電極４’からは０．４〜１．
０μｍ程度離れているが、強誘電体部３とは部分的に重
なり合うように形成される。レジスト層Ｒ３をマスクと
するドライエッチング技術によって、ＮＳＧ膜４２およ
び４１、強誘電体部３’の露出部分がエッチングされ、
図５（ａ）に示す構造が得られる。このエッチングは、
下部電極２’をできる限りエッチングしない条件のもと
で行われる。そのため、下部電極２’の上面および側面
は、レジスト層Ｒ３の開口部５１を介して部分的に露出
することになる。

【００４０】次に、レジスト層Ｒ３を除去した後、ＰＳ
Ｇ膜４３を基板１上に堆積する。ＰＳＧ膜４３は、強誘
電体部３’の側面をカバーし、あとで形成する導電部材
６ａおよび６ｃと強誘電体部３’とが短絡しないように
機能する。この後、図５（ｂ）に示すように、開口部５
２を有するレジスト層Ｒ３’を基板１上に形成する。こ
の開口部５２は、コンタクトホールＣＷ２の位置と形状
を規定するものであり、図６（ｄ）に示すパターンを有
している。図６（ｄ）からわかるように、レジスト層Ｒ
３’の開口部５２は、下部電極２’とは部分的に重なり
合うが、強誘電体部３’には重ならない位置に形成され
る。例えば、下部電極２’の露出部分のエッジがコンタ
クトホールＣＷ２の中心付近に達するようにすることが
好ましい。このようにレイアウトを設計すると、コンタ
クトホールＣＷ２の内径が０．８〜１．０μｍの場合、
下部電極２’のうちコンタクトホールＣＷ２内に突き出
る部分の長さが０．４〜０．５μｍ程度になる。このよ
うな場合、マスクアライメントずれが０．１μｍ程度発
生しても、下部電極２’とメモリセルトランジスタのソ
ース領域Ｓとの間との電気的導通は確実に達成される。

【００４１】上記レジスト層Ｒ３’をマスクとして用い
る異方性エッチング工程を行い、ＰＳＧ膜４３および層
間絶縁膜４０にコンタクトホールＣＷ２を形成する。コ
ンタクトホールＣＷ２はメモリセルトランジスタのソー
ス領域Ｓに到達している。このエッチングはＳｉＯ₂を
エッチングするが、下部電極２’をほとんどエッチング
しない条件で行われる。その結果、図５（ｃ）に示すよ
うに、開口部５２を介して露出している下部電極２’の
一部がエッチングマスクとして機能するため、層間絶縁
膜４０のうち下部電極２’に覆われている部分はエッチ
ングされない。より詳細には、強誘電体膜の材料として
ＳＢＴと呼ばれるＳｒ、ＢｉおよびＴａ等で構成された
材料を用いる場合、コンタクトホールＣＷ２のエッチン
グにはＣＨＦ₃、ＣＦ₄等のエッチングガスを用いればよ
い。

【００４２】なお、上記コンタクトホールＣＷ２を形成
する一連の工程の少なくとも一部を利用して、層間絶縁
膜４０中にコタンクトホールＣＷ１やＣＷ３を形成して
も良い。その場合、レジストＲ３および／またはＲ３’
には、コンタクトホールＣＷ１やＣＷ３を規定する開口
部（不図示）が設けられることになる。

【００４３】なお、レジスト層Ｒ３の開口部５１は、図
６（ｃ）に示すように、強誘電体部３’の一部をエッチ
ングすることによって、図６（ｄ）に示すようにコンタ
クトホールＣＷ２と強誘電体部３’との間に距離を設け
るように設計される。従って、レジスト層Ｒ３の開口部
５１は、レジスト層Ｒ３’の開口部５２よりも幾分サイ
ズが大きいことが求められる。同一のフォトマスクを用
いながら露光時間などのリソグラフィ条件を変えること
によって開口部５１のサイズを開口部５２のサイズより
も大きくすることが可能である。もちろんレジスト層Ｒ
３のパターンは、図６（ｃ）に示すものに限定されず、
コンタクトホールＣＷ２が強誘電体部３’とオーバーラ
ップしないような形状になるように強誘電体部３’の一
部をエッチングするものであれば良い。

【００４４】レジスト層Ｒ３’を除去した後、ＰＳＧ膜
４３上の全面に導電膜を堆積する。導電膜を堆積した
後、リソグラフィ技術およびエッチング技術を用いて導
電膜をパターニングする。この導電膜は多層構造を有し
ていることが好ましく、例えば、下層から順番にＴｉ
層、ＴｉＮ層、Ａｌ−Ｓｉ−Ｃｕ層、およびＴｉＮ層を
積層した金属膜を用いることができる。最上層のＴｉＮ
層はリソグラフィ工程において反射防止膜（ＡＲＣ：An
ti Reflection Coating）として機能する。

【００４５】本実施形態では、上記多層構造の導電膜を
パターニングすることによって複数の導電部材６ａ、６
ｂおよび６ｃを形成する。導電部材６ａおよび６ｃは、
コンタクトホールＣＷ２を介して強誘電体キャパシタの
下部電極２’の側面部および上面に接触し、かつメモリ
セルトランジスタ３０のソース領域Ｓに接触する。一
方、導電部材６ｂはコンタクトホールＣＷ１を介してメ
モリセルトランジスタ３０のドレイン領域Ｄに接触す
る。

【００４６】これらの導電部材６ａ〜６ｃを覆うように
絶縁膜を堆積し、図３に示す層間絶縁膜７の形成を完了
した後、リソグラフィ技術およびエッチング技術を用い
てコンタクトホールＣＸを層間絶縁膜７に形成する。コ
ンタクトホールＣＸは、図１および図２に示すように、
導電部材６ｂの上面に達するように形成される必要があ
るが、コンタクトホールＣＷ１の真上に位置している必
要はない。本実施形態の導電部材６ｂは、図２に示すよ
うに、コンタクトホールＣＸの位置をコンタクトホール
ＣＷ１の位置からずらせるように、ワードラインの沿っ
て横に延びている部分を有している。

【００４７】コンタクトホールＣＸを形成した後、前述
の金属膜と同様の構成を有する金属膜を層間絶縁膜７上
に堆積する。その後、その金属膜をパターニングするこ
とによってビットライン系ＢＬ０、／ＢＬ０、ＢＬ１、
／ＢＬ１、ＤＢＬ、／ＤＢＬを形成する。ビットライン
系配線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ＤＢＬ、
／ＤＢＬのそれぞれは、対応する導電部材６ｂを介して
メモリセルトランジスタ３０のドレイン領域Ｄに電気的
に接続される。

【００４８】この後、必要に応じて他の絶縁膜８や、さ
らに上層の配線層を形成してもよい。こうして、図１〜
図３に示す構造を持つ強誘電体メモリ装置が製造され
る。

【００４９】以上説明してきたように、本実施形態で
は、下部電極２’の形成後にコンタクトホールＣＷ２を
形成し、それによって下部電極２’の一部を露出させる
とともに、メモリセルトランジスタのソース領域Ｓの一
部を露出させる。その結果、コンタクトエッチング後に
導電膜を基板１上に堆積すると、導電膜の一部がコンタ
クトホールＣＷ２の内部で下部電極２’の上面および側
面部分に接触しつつ、メモリセルトランジスタのソース
領域Ｓにも接触することになる。このようにして下部電
極２’をソース領域Ｓに対して電気的に接続すれば、従
来技術に比較してキャパシタの位置とソース領域Ｓの位
置とをより接近させることができる。

【００５０】また、本実施形態によれば、キャパシタ２
０の電極とメモリセルトランジスタ３０とを接続する導
電部材６ａおよび６ｃがビットライン系配線が形成され
ているレベルとは異なるレベル（下層のレベル）に形成
されているため、両者の間に横方向に広がるスペースを
確保する必要がない。言い換えると、平面レイアウト
上、ビットライン系配線が導電部材とオーバーラップす
るように設計されていてもよい。このように本実施形態
によれば、導電部材とビットラインとの間に加工マージ
ンを確保する必要がなくるため、メモリセルの専有面積
を従来よりも小さくすることができる。

【００５１】また本実施形態では、電気抵抗が比較的低
い金属材料からプレート線５を形成し、それによって複
数の上部電極４’を相互に接続しているため、プレート
線５を高速に駆動することができる。

【００５２】従来の強誘電体メモリ装置を製造する場合
の設計ルールと同一の設計ルールに従って本実施形態の
強誘電体メモリ装置を製造すると、メモリセルのサイズ
を約８５〜９５％に縮小することができる。（実施形態２）次に、図７（ａ）および（ｂ）を参照し
ながら、本発明による強誘電体メモリの他の実施形態を
説明する。図７（ａ）はメモリセルアレイの一部を示す
平面図であり、図７（ｂ）はビットライン（例えばＢＬ
０）方向の断面図である。

【００５３】図示されている強誘電体メモリ装置は、第
１の実施形態と同様に、半導体基板１上に配列された複
数のメモリセルを備えており、メモリセルの各々は、強
誘電体キャパシタとメモリセルトランジスタとを含んで
いる。また、各メモリセルの構成も以下に述べる点を除
いて同様である。

【００５４】本実施形態と第１の実施形態との差異は、
図７（ａ）に示すように、本実施形態におけるキャパシ
タの上部電極４’が複数のメモリセルについて連続した
配線形状に形成され、セルプレートを兼ねている点にあ
る。

【００５５】第１の実施形態のように上部電極４’がメ
モリセル毎に孤立している場合は、他の導電材料から形
成したセルプレートによって各上部電極４’を接続する
必要があるが、本実施形態によれば、その必要はない。（実施形態３）次に、図８（ａ）および（ｂ）を参照し
ながら、本発明による強誘電体メモリの第３の実施形態
を説明する。図８（ａ）はメモリセルアレイの一部を示
す平面図であり、図８（ｂ）はビットライン（例えばＢ
Ｌ０）方向の断面図である。

【００５６】図示されている強誘電体メモリ装置は、第
１および第２の実施形態と同様に、半導体基板１上に配
列された複数のメモリセルを備えており、メモリセルの
各々は、強誘電体キャパシタとメモリセルトランジスタ
とを含んでいる。

【００５７】本実施形態と第１および第２の実施形態と
の差異は、図８（ｂ）に示すように、本実施形態におけ
るキャパシタがビットライン系配線よりも上方レベルに
設けられている点にある。

【００５８】本実施形態では、メモリセルトランジスタ
を形成した後、メモリセルトランジスタを覆う層間絶縁
膜７ａを基板１上に堆積する。層間絶縁膜７ａにコンタ
クトホールＣＭを形成した後、例えばタングステンポリ
サイドなどの材料からビットライン系配線ＢＬ０、／Ｂ
Ｌ０、ＢＬ１、／ＢＬ１、ＤＢＬ、／ＤＢＬを形成す
る。ビットライン系配線の材料としては、誘電体キャパ
シタを作製する際に必要となる比較的に高温のプロセス
に耐え得る材料（例えば高融点金属またはそのシリサイ
ドなど）を用いる必要がある。

【００５９】次に、ビットライン系配線ＢＬ０、／ＢＬ
０、ＢＬ１、／ＢＬ１、ＤＢＬ、／ＤＢＬを絶縁膜で覆
った後、その絶縁膜上に強誘電体キャパシタを形成す
る。より具体的には、セルプレート線ＣＰ０〜ＣＰ３を
兼ねる下部電極２’を例えばプラチナやイリジウム系を
含む材料から形成する。その後、下部電極２’上に強誘
電体膜３’とおよび上部電極４’を形成する。

【００６０】層間絶縁膜７ｂを形成した後、メモリセル
トランジスタのソース領域Ｓと上部電極４’とを接続す
るためのコンタクトホールＣＷ２およびＣＷ３を形成す
る。次に、図８（ｂ）に示すように、例えばアルミニウ
ム合金からなる導電部材を用いてメモリセルトランジス
タのソース領域Ｓと上部電極４’とを電気的に接続す
る。この後、必要に応じて他の絶縁膜８や、さらに上層
の配線層を形成してもよい。

【００６１】本実施形態では、ビットライン系配線がキ
ャパシタよりも下のレベルに形成されているため、平面
レイアウト上、キャパシタやその他の導電部材に対して
ビットライン系配線がオーバーラップしても良い。その
結果、設計の自由度が向上するとともにもメモリセルサ
イズを縮小することが可能になる。

【００６２】なお、図８（ａ）に示すレイアウト例で
は、キャパシタの上部電極４’をメモリセルトランジス
タのソース領域Ｓに接続する導電部材は、下層のビット
ライン系配線とオーバーラップしていないが、本発明は
このような構成に限定されるものではない。

【００６３】従来の強誘電体メモリ装置を製造する場合
の設計ルールと同一の設計ルールに従って本実施形態の
強誘電体メモリ装置を製造すると、メモリセルのサイズ
を約８０〜９０％に縮小することができる。

【００６４】（実施形態４）次に、図９（ａ）および
（ｂ）を参照しながら、本発明による強誘電体メモリの
第４の実施形態を説明する。図９（ａ）はメモリセルア
レイの一部を示す平面図であり、図９（ｂ）はビットラ
イン（例えばＢＬ０）方向の断面図である。

【００６５】本実施形態と第３の実施形態との差異は、
図９（ａ）および（ｂ）に示すように、本実施形態にお
けるキャパシタがワードラインとオーバーラップする位
置（ワードラインの上層レベル）に設けられている点に
ある。この結果、メモリセルのサイズを更に縮小するこ
とが可能である。

【００６６】従来の強誘電体メモリ装置を製造する場合
の設計ルールと同一の設計ルールに従って本実施形態の
強誘電体メモリ装置を製造すると、メモリセルのサイズ
を約５０〜５５％に縮小することができる。

【００６７】（実施形態５）次に、図１０（ａ）および
（ｂ）を参照しながら、本発明による強誘電体メモリの
第５の実施形態を説明する。図１０（ａ）はメモリセル
アレイの一部を示す平面図であり、図１０（ｂ）はビッ
トライン（例えばＢＬ０）方向の断面図である。

【００６８】本実施形態は、第１の実施形態の特徴部分
と第３の実施形態の特徴部分を併せ持つ構造を有してい
るため、両者のサイズ縮小効果が組み合わされる結果、
よりメモリセルサイズを縮小することが可能になる。

【００６９】従来の強誘電体メモリ装置を製造する場合
の設計ルールと同一の設計ルールに従って本実施形態の
強誘電体メモリ装置を製造すると、メモリセルのサイズ
を約５５〜６０％に縮小することができる。

【００７０】上記何れの実施形態でも、対応する平面図
に示すように、ビットライン系配線の中心が強誘電体部
３’の中心からシフトした位置を通るレイアウトを採用
しているが、本発明がこれに限定されるわれではない。
ビットライン系配線と下層の強誘電体部３’との位置関
係を調整することによって、強誘電体部３’に加わる応
力を最適な状態に維持することも可能である。

【００７１】なお、上記実施形態について具体的に示し
た材料、寸法および層間絶縁膜の構成などは本願明細書
に開示したものに限定されるものではない。

【００７２】

【発明の効果】本発明によれば、強誘電体キャパシタと
メモリセルトランジスタとを接続するために用いる導電
部材とビットライン系配線とを異なるレベルの金属膜か
ら形成するため、両者のセパレーションを確保する必要
がなくなり、メモリセル面積を縮小することができ、集
積度の向上した強誘電体メモリ装置を提供することが可
能になる。

【００７３】本発明によれば、ビットライン系配線の線
幅を広くすることができるため、設計の自由度が増大す
るという利点もある。

【図面の簡単な説明】

【図１】本発明による強誘電体メモリ装置の第１の実施
形態におけるメモリセルアレイの一部を上面からみた図
である。

【図２】図１の部分拡大図である。

【図３】本発明の第１の実施形態におけるメモリセルの
断面図である。

【図４】（ａ）から（ｄ）は、第１の実施形態にかかる
強誘電体メモリ装置を製造する方法を説明するための工
程断面図である。

【図５】（ａ）から（ｃ）は、第１の実施形態にかかる
強誘電体メモリ装置を製造する方法を説明するための工
程断面図である。

【図６】（ａ）から（ｄ）は、第１の実施形態にかかる
強誘電体メモリ装置を製造する方法を説明するためのレ
イアウト図である。

【図７】（ａ）は、本発明による強誘電体メモリ装置の
第２の実施形態におけるメモリセルアレイの平面図であ
り、（ｂ）は、その部分断面図である。

【図８】（ａ）は、本発明による強誘電体メモリ装置の
第３の実施形態におけるメモリセルアレイの平面図であ
り、（ｂ）は、その部分断面図である。

【図９】（ａ）は、本発明による強誘電体メモリ装置の
第４の実施形態におけるメモリセルアレイの平面図であ
り、（ｂ）は、その部分断面図である。

【図１０】（ａ）は、本発明による強誘電体メモリ装置
の第５の実施形態におけるメモリセルアレイの平面図で
あり、（ｂ）は、その部分断面図である。

【図１１】（ａ）は、従来の強誘電体メモリ装置におけ
るメモリセルアレイの一部を上面からみた図であり、
（ｂ）は、その部分断面図である。

【符号の説明】

１半導体基板１ａ活性領域２第１Ｐｔ膜２’ 下部電極３強誘電体膜３’ 強誘電体部４’ 上部電極４第２Ｐｔ膜６ａ〜６ｃ導電部材２０キャパシタ３０メモリセルトランジスタ４０層間絶縁膜４１ＮＳＧ膜４２ＮＳＧ膜４３ＰＳＧ膜５１レジスト開口部５２レジスト開口部Ｒ１レジスト層Ｒ２レジスト層Ｒ３レジスト層ＷＬ０〜ＷＬ３ワード線ＣＰ０〜ＣＰ３セルプレート線ＣＷ１コンタクトホールＣＷ２コンタクトホールＣＷ３コンタクトホールＣＸコンタクトホールＣＭコンタクトホールＢＬ０、／ＢＬ０ビットラインＢＬ１、／ＢＬ１ビットラインＤＢＬ、／ＤＢＬダミービットライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを備えた強誘電体メモ
リ装置であって、前記複数のメモリセルの各々は、強誘電体膜と、前記強誘電体膜を挟む下部電極および上
部電極とを有するキャパシタと、導電部材を介して前記キャパシタの下部電極に電気的に
接続されたメモリセルトランジスタとを含んでおり、前記導電部材が前記キャパシタの下部電極の少なくとも
側面部分を前記メモリセルトランジスタのソース領域に
接続していることを特徴とする強誘電体メモリ装置。
【請求項２】前記導電部材の一部は、前記キャパシタ
の下部電極の上面に接触しているが、前記下部電極の下
面には接触していないことを特徴とする請求項１に記載
の強誘電体メモリ装置。
【請求項３】前記複数のメモリセルのうちの任意のメ
モリセルに含まれるキャパシタの上部電極は、他の関連
するメモリセルに含まれるキャパシタの上部電極と連続
しており、これらの上部電極が配線形状を持つように形
成されていることを特徴とする請求項１または２に記載
の強誘電体メモリ装置。
【請求項４】複数のメモリセルを備えた強誘電体メモ
リ装置であって、前記複数のメモリセルの各々は、強誘電体膜と、前記強誘電体膜を挟む下部電極および上
部電極とを有するキャパシタと、導電部材を介して前記キャパシタの下部電極および上部
電極の何れか一方に電気的に接続されたメモリセルトラ
ンジスタとを含んでおり、前記メモリセルトランジスタのドレイン領域を相互接続
するビットラインよりも高い位置に前記キャパシタの下
部電極が設けられていることを特徴とする強誘電体メモ
リ装置。
【請求項５】前記下部電極は、前記メモリセルトラン
ジスタのゲート電極を覆う領域に位置していることを特
徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】前記導電部材が前記キャパシタの下部電
極の少なくとも側面部分を前記メモリセルトランジスタ
のソース領域に接続していることを特徴とする請求項４
または５に記載の強誘電体メモリ装置。
【請求項７】前記導電部材の一部は、前記キャパシタ
の下部電極の上面に接触しているが、前記下部電極の下
面には接触していないことを特徴とする請求項６に記載
の強誘電体メモリ装置。
【請求項８】前記複数のメモリセルは基板上に配列さ
れており、しかも、前記基板には前記メモリセルトラン
ジスタ以外のトランジスタを含む半導体集積回路が形成
されていることを特徴とする請求項１から７の何れか一
つに記載の強誘電体メモリ装置。