JP4386210B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4386210B2 JP4386210B2 JP53791597A JP53791597A JP4386210B2 JP 4386210 B2 JP4386210 B2 JP 4386210B2 JP 53791597 A JP53791597 A JP 53791597A JP 53791597 A JP53791597 A JP 53791597A JP 4386210 B2 JP4386210 B2 JP 4386210B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- ferroelectric
- upper electrode
- lower electrode
- ferroelectric capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims description 109
- 239000010410 layer Substances 0.000 description 84
- 239000000463 material Substances 0.000 description 33
- 238000009792 diffusion process Methods 0.000 description 28
- 239000011229 interlayer Substances 0.000 description 28
- 230000006866 deterioration Effects 0.000 description 26
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 18
- 238000000059 patterning Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005297 material degradation process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
技術分野
本発明は半導体装置に関し、特に強誘電体メモリ装置のおける特性のばらつきや特性劣化の改善に関するものである。
背景技術
従来の半導体装置としては、例えば増幅回路，発振回路，電源回路等を搭載した比較的規模の小さい集積回路から、マイクロプロセッサやメモリ装置としての大規模な集積回路まで種々のものが開発されている。特に近年、不揮発性メモリ装置の一種として、メモリセルを構成するキャパシタとして強誘電体キャパシタを備えた強誘電体メモリ装置が考案されている。
上記強誘電体キャパシタは、対向する一対の電極と、該両電極間に持挟された強誘電体材料からなる誘電体層とから構成されており、上記両電極間の印加電圧と強誘電体材料の分極率との対応関係についてヒステリシス特性を有している。つまり、強誘電体キャパシタは、電界（印加電圧）が零のときでも、電圧印加の履歴に応じた極性の残留分極が強誘電体層内に残る構成となっており、上記強誘電体メモリ装置では、記憶データを強誘電体キャパシタの残留分極で表わすことにより、記憶データの不揮発性を実現している。
このような強誘電体キャパシタを用いた不揮発性メモリ装置では、強誘電体キャパシタのヒステリシス特性のばらつきを少なくし、かつヒステリシス特性の使用による変動を少なくすることが重要な課題となっている。
以下、具体的に説明すると、図１４〜図１６は、従来の強誘電体メモリ装置を説明するための図であり、図１４は該強誘電体メモリ装置におけるメモリセルアレイを示す平面図、図１５は該図１４におけるXV−XV線部分の断面図、図１６は強誘電体キャパシタの上部電極と下部電極との位置関係を示す平面図である。
図において、２００は強誘電体メモリ装置を構成するメモリセルアレイであり、そのシリコン基板２０１上には、第１の方向Ｄ１に沿ってトランジスタ領域２２０ａが複数配列されており、該シリコン基板２０１の、トランジスタ領域２２０ａ以外の部分は、素子分離絶縁膜２０２が形成されている。
また、第１の方向Ｄ１に沿った１列のトランジスタ領域２２０ａの両側には、素子分離絶縁膜２０２上に第１の層間絶縁膜２０３を介して下部電極（第１の電極）２１１がセルプレート電極として形成されている。該下部電極２１１は、チタンや白金等の金属材料から構成されており、上記第１の方向Ｄ１に沿って延びる帯状平面形状を有している。この下部電極２１１の表面には、強誘電体層２１３が形成されている。
また、上記下部電極２１１表面の強誘電体層２１３上には、上記各トランジスタ領域２２０ａに対応して、チタンや白金等の金属材料からなる上部電極（第２の電極）２１２が形成されている。つまり上記強誘電体層２１３上には、上記第１の方向Ｄ１に沿って上部電極２１２が複数配置されている。各上部電極２１２の平面形状は、上記第１の方向Ｄ１を長手方向とする長方形形状となっており、また図１４から分かるように該各上部電極２１２の面積は下部電極２１１の面積より小さくなっている。ここで、強誘電体キャパシタ２１０は上記下部電極２１１，上部電極２１２及びこれらの間に位置する強誘電体層２１３により構成されており、上記強誘電体層２１３の表面及び上部電極２１１の表面は第２の層間絶縁膜２０４により被覆されている。
なおここでは、上記上部電極１１２は下部電極２１１の中央部分に配置されており、下部電極２１１の一方の側辺２１１ａ１とこれに対向する上部電極２１１の側辺２１１ａ１との距離（以下、非オーバーラップ幅）Ｏ11、及び下部電極２１１の他方の側辺２１１ａ２とこれに対向する上部電極２１１の側辺２１１ａ２との距離（以下、非オーバーラップ幅）Ｏ12は等しくしている。
また、上記トランジスタ領域２２０ａを挟んで対向する一対の下部電極２１１の間には、ポリシリコンからなる一対のワード線（第２の配線）２２３ａ，２２３ｂが、１列に並ぶ複数のトランジスタ領域２２０ａに跨がるよう配置されている。該各トランジスタ領域２２０ａにおける該ワード線２２３ａ，２２３ｂの両側には、メモリセルを構成するメモリトランジスタ２２０のソース拡散領域２２２，ドレイン拡散領域２２１が形成されている。上記ワード線２２３ａ，２２３ｂの各トランジスタ領域２２０ａ上に位置する部分は、上記メモリトランジスタ２２０のゲート電極を構成しており、基板表面上にゲート絶縁膜２０２ａを介して位置している。上記拡散領域２２１，２２２及びワート線２２３ａ，２２３ｂの表面は、上記第１及び第２の層間絶縁膜２０３，２０４により被覆されている。なお、図１４ではこれらの層間絶縁膜は省略している。
そして、上記各トランジスタ領域２２０ａにおける一対のワード線２２３ａ及び２２３ｂ間に位置するソース拡散領域２２２は、上記第１，第２の層間絶縁膜２０３，２０４に形成したコンタクトホール２０５ｂを介して、上記第１の方向Ｄ１と直交する第２の方向Ｄ２に沿って延びるビット線２３３ｂに接続されている。また、上記各トランジスタ領域２２０ａにおける対向するワード線２２３ａ，２２３ｂの外側に位置するドレイン拡散領域２２１は、接続配線２３３ａにより上記上部電極２１２に電気的に接続されている。つまり上記接続配線２３３ａの一端部は、上記第２の層間絶縁膜２０４に形成したコンタクトホール２０４ａを介して上記上部電極２１２に接続され、上記接続配線２３３ａの他端部は、上記第１，第２の層間絶縁膜２０３，２０４に形成したコンタクトホール２０５ａを介してドレイン拡散領域２２１に接続されている。
ここで、上記下部電極２１１及び強誘電体層２１３は、上記層間絶縁膜２０３上にチタンや白金等の金属材料、及び強誘電体材料を順次成膜し、これらをパターニングしてなるもの、上記上部電極２１２は、上記強誘電体層２１３上にチタンや白金等の金属材料を成膜し、これをパターニングしてなるものである。また、上記ビット線２３３ｂ及び接続配線２３３ａは、上記層間絶縁膜２０４上に形成したアルミ等の金属膜をパターニングして形成したものである。また上記ワード線２２３ａ，２２３ｂは、ゲート絶縁膜２０２ａ及び素子分離絶縁膜２０２上に形成したポリシリコン膜をパターニングしてなるものである。
上記第１の層間絶縁膜２０３はＮＳＧ（酸化珪素系）やＢＰＳＧ（ボロン燐ドープ酸化シリコン）等の絶縁材料からなり、第２の層間絶縁膜２０４は、例えばＰＳＧ（燐ドープ酸化シリコン）からなる。
また、上記強誘電体キャパシタの強誘電体層２１３を構成する強誘電体材料としては、ＫＮＯ３、ＰｂＬａ２Ｏ３−ＺｒＯ２−ＴｉＯ２、およびＰｂＴｉＯ３−ＰｂＺｒＯ３などが知られている。また、ＰＣＴ国際公開第ＷＯ９３／１２５４２号公報には、強誘電体メモリ装置に適した、ＰｂＴｉＯ３−ＰｂＺｒＯ３に比べて極端に疲労の小さい強誘電体材料も開示されている。
次に動作について簡単に説明する。
このような構成の強誘電体メモリ装置では、例えばワード線２２３ａを選択し、続いて下部電極２１１の１つ（例えば図１４に示す一番上の下部電極）を駆動して、その電圧レベルを論理電圧“Ｈ”に対応するレベルとすると、この下部電極上に形成された強誘電体キャパシタ２１０の記憶データが接続配線２３３ａ及びトランジスタ２２０を介して各ビット線２３３ｂに読み出される。
この読み出し動作の原理を簡単に説明する。図１７は強誘電体キャパシタのヒステリシス特性をグラフで示しており、縦軸を強誘電体キャパシタの分極電荷量Ｐ、横軸を強誘電体キャパシタへの印加電界Ｅに対応させている。また、Ｐ１，Ｐ２は、それぞれ強誘電体キャパシタに電界Ｅ１，Ｅ２（＝−Ｅ１）を印加したときに生ずる分極電荷量、Ｐr1は印加電圧Ｅ１に対する残留電荷量、Ｐr2は印加電圧Ｅ２（＝−Ｅ１）に対する残留電荷量、Ｅc1は残留電荷量Ｐr2に対する抗電界、Ｅc2は残留電荷量Ｐr1に対する抗電界である。なお、この強誘電体メモリ装置ではデータの読み出し時に強誘電体キャパシタに印加される読出し電圧（つまり下部電極に印加される電圧）は、上記強誘電体キャパシタの印加電界がＥ２となる電圧に決められている。
上記強誘電体メモリ装置では、各メモリセルに所定の記憶データが書き込まれており、該メモリセルを構成する強誘電体キャパシタの残留電荷量は、該記憶データ「１」あるいは「０」に対応した残留電荷量Ｐr1あるいはＰr2となっている。この状態で、所定のワード線が駆動され、強誘電体キャパシタの所定の下部電極に上記読み出し電圧が印加されると、該所定の下部電極上に位置する強誘電体キャパシタからは、残留電荷量Ｐr1あるいはＰr2に応じた電荷がビット線上に読み出される。
例えば、残留電荷量がＰr2である強誘電体キャパシタからは、印加電圧Ｅ２に対応する分極電荷量Ｐ２と残留電荷量Ｐr2との差ΔＰ２（＝Ｐr2−Ｐ２）が、記憶データに対応する信号電荷としてビット線２３３ｂ上に読みだされる。また残留電荷量がＰr1である強誘電体キャパシタからは、印加電圧Ｅ２に対応する分極電荷量Ｐ２と残留電荷量Ｐr1との差ΔＰ1（＝Ｐr1−Ｐ２）が、記憶データに対応する信号電荷としてビット線上に読みだされる。この場合、ビット線上に読みだされる電荷量（Ｐr1−Ｐ２）と電荷量（Ｐr2−Ｐ２）とは異なるため、この電荷量の違いによりメモリセルに記憶されているデータを識別することができる。また、このようにして強誘電体キャパシタからデータを読みだす構成では、強誘電体キャパシタの残留電荷量が残留電荷量Ｐr1であるメモリセルについては読み出し動作により、データ破壊が生ずる。このためこの強誘電体メモリ装置は、データの読み出しを行った後、各強誘電体キャパシタに読み出し前の記憶データを書き込んでメモリセルのデータを修復する回路構成を有している。
そして各ビット線２３３ｂに読み出された記憶データに対応する信号電荷は、センスアンプ（図示せず）により増幅されて、強誘電体メモリ装置の外部に出力される。その後、上記下部電極２１１の電圧レベルを論理電圧“Ｌ”に対応するレベルとし、上記ワード線２２３ａを非選択状態として読みだしを終了する。
ところが、従来の強誘電体キャパシタ２１０では、特性のばらつき，つまり強誘電体層の分極率のばらつきが大きく、また特性変動，つまり分極率の経時変化を起こしやすいという問題があった。
つまり、上記図１７に示す強誘電体キャパシタのヒステリシス特性曲線における、印加電界Ｅ１，Ｅ２に対する分極電荷量Ｐ１，Ｐ２、抗電界Ｅc1，Ｅc2、あるいは残留電荷量Ｐr1，Ｐr2の初期値が、１つのデバイス（強誘電体メモリ装置）内のメモリセル間、あるいはデバイス間で大きくばらついたり、時間の経過に伴うヒステリシス特性の変動（曲線Ｌａで示す正常な特性から、曲線Ｌｂで示す劣化した特性への変化）が短期間で生じたりする。
本発明は上記のような問題点を解決するためになされたもので、強誘電体キャパシタの特性のばらつきを抑え、かつ時間の経過に伴う特性変動を小さくすることができる、耐用年数が長く製造歩留りのよい半導体甜装置を得ることを目的とする。
発明の開示
本発明（請求項１）に係る半導体装置は、第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、該第１の電極と対向するよう配置され、上記第１の方向と第２の方向との間の方向をその長手方向とする平面形状を有する第２の電極と、上記第１の電極と第２の電極との間に配置された強誘電体層とを備え、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、上記第１，第２の電極及び該両電極間の強誘電体層により、強誘電体キャパシタが構成されているものである。
本発明（請求項２）に係る半導体装置は、請求項１記載の半導体装置において、上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上としたものである。
本発明（請求項３）に係る半導体装置は、第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、該第１の電極と対向するよう配置され、該第１の電極の第１の方向と平行な第１側辺に最も近接して対向する第１側辺、及び該第１の電極の第１の方向と平行な第２側辺に最も近接して対向する第２側辺を有する第２の電極と、上記第１の電極と第２の電極との間に挟持された強誘電体層とを備え、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、上記第１，第２の電極及び該両電極間の強誘電体層により強誘電体キャパシタが構成されており、上記第２の電極の第１側辺の長さがその第２側辺の長さよりも長くし、かつ該第２の電極の第１側辺から第１の電極の第１側辺までの距離が、該第２の電極の第２側辺から第１の電極の第２側辺までの距離より大きくしたものである。
本発明（請求項４）に係る半導体装置は、請求項３記載の半導体装置において、上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上としたものである。
【図面の簡単な説明】
第１図は、本発明の実施の形態１による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第２図は、第１図におけるII−II線部分の断面図である。
第３図は、上記実施の形態１の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第４図は、本発明の実施の形態２による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第５図は、上記実施の形態２の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第６図は、本発明の実施の形態３による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第７図は、上記実施の形態３の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第８図は、本発明の実施の形態４による強誘電体メモリ装置を説明するための平面図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示している。
第９図は、本発明の実施の形態５による強誘電体メモリ装置を説明するための平面図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示している。
第１０図は、本発明の実施の形態６による強誘電体メモリ装置を説明するための平面図であり、第１０(a)図は、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示す図、第１０(b)図は、この実施の形態６の上部電極の形状を説明するための図、第１０(c)図は、この実施の形態６の上部電極の形状を示す図である。
第１１図は、上記実施の形態６における強誘電体キャパシタの上部電極の構造を用いた、デバイス面積を有効利用したメモリセルアレイの構成を示す平面図である。
第１２図は、本発明の実施の形態７による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第１３図は、上記実施の形態７の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第１４図は、従来の強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第１５図は、第１４図のXV−XV線部分の断面図である。
第１６図は、従来の強誘電体メモリ装置における強誘電体キャパシタの下部電極と上部電極との位置関係を示す図である。
第１７図は、上記強誘電体キャパシタのヒステリシス特性をグラフで示す図である。
発明を実施するための最良の形態
まず、本発明の着眼点及び基本原理について説明する。
本件発明者等は、上記目的を達成すべく鋭意研究した結果、上記強誘電体キャパシタの特性のばらつきや特性変動は、強誘電体キャパシタを構成する強誘電体層を形成した後の種々の処理による強誘電体層の材質劣化等によるものであることを見い出した。
つまり、上記下部電極及び強誘電体層は、層間絶縁膜上に白金等の金属膜及び強誘電体膜を形成した後これらをパターニングして形成されるため、このパターニングを行う際、エッチング処理により露出した強誘電体層の側面からエッチャント等が不純物として侵入し、強誘電体層の側辺部分で材質劣化が生ずる。また、このエッチングの際には、強誘電体層と下部電極との界面も露出されるので、該界面部分に不純物の侵入により抵抗層等が形成される。
また、上部電極は、上記強誘電体層上に形成した白金等の金属膜をパターニングして形成されるため、このパターニングの際、該強誘電体層の、金属膜が除去されて露出した部分はエッチング処理にさらされ、これにより強誘電体層の、上部電極の周辺部で材質劣化が生ずる。
さらに、層間絶縁膜の上部電極上の部分を選択的に除去してコンタクトホールを形成する際には、該コンタクトホール内に露出する上部電極を介して不純物が強誘電体層に侵入し、さらに接続配線を形成する際には、該接続配線の構成材料であるチタン等が上記上部電極を介して強誘電体層に侵入する。これによって強誘電体層のコンタクトホールに対応する部分で材質の劣化が生ずる。
このようなことから、下部電極の長手方向と垂直な方向の幅寸法を大きくして上部電極を下部電極の側辺部からできるだけ離して配置し、しかも上部電極の面積を大きくすることにより、強誘電体キャパシタにおける強誘電体層の不純物拡散による劣化部分の影響を小さくすることができるが、単純に下部電極や上部電極のサイズを大きくする、例えば、図１６に示す上記非オーバーラップ幅Ｏ11，Ｏ12を上部電極２１２の幅Ｗ２以上に広くとると、下部電極２１１の幅Ｗ１は（Ｗ２＋Ｏ11＋Ｏ12）以上に広くなりメモリセルアレイの基板上でのレイアウト面積が著しく増大するととなるといった新たな問題が生ずる。
そこで、本件発明者等はさらに強誘電体キャパシタを構成する上部電極の形状と上記特性ばらつき等との関連性、及び上部電極上でのコンタクトホールの位置と上記特性ばらつき等との関連性を見いだし、これらに基づいて上記新たな問題の発生を回避可能なものを開発した。
つまり、本件発明者等は、従来の強誘電体キャパシタ２１０では、上記上部電極２１２の長さＬ２がその幅Ｗ２に対して長いため、強誘電体層側辺の材質劣化部分の影響を大きく受け、強誘電体キャパシタの特性ばらつきや特性変動を起こしやすくなっていることに気づき、強誘電体キャパシタを構成する強誘電体層の材質劣化が生ずる部分は、主に下部電極の側辺近傍に位置する部分であり、上部電極の平面形状を、下部電極の幅方向を長手方向とする形状とすることにより、上部電極の面積の縮小を招くことなく、強誘電体キャパシタに含まれる強誘電体層の材質劣化部分を少なくできることを見いだした。
さらに、上記上部電極のコンタクトホールを、上部電極の中央位置から下部電極の側辺側にずれた位置に配置することにより、該コンタクトホールから上部電極を介して強誘電体層に不純物が拡散するのを抑制できることを見いだした。
以下、このような着眼点及び基本原理に基づく本発明の各実施の形態について説明する。
実施の形態１．
図１〜図３は、本発明の実施の形態による強誘電体メモリ装置を説明するための図であり、図１は該強誘電体メモリ装置を構成するメモリセルアレイの一部を示す平面図、図２は図１におけるII−II線部分の断面図、図３はメモリセルを構成する強誘電体キャパシタの上部電極と下部電極との位置関係を示す平面図である。
図において、１００ａは強誘電体メモリ装置を構成するメモリセルアレイであり、そのシリコン基板１０１上には、第１の方向Ｄ１及びこれに垂直な第２の方向Ｄ２に沿ってトランジスタ領域１２０ａがマトクリス状に配列されており、該シリコン基板１０１の、各トランジスタ領域以外の表面領域には素子分離絶縁膜１０２が形成されている。
また、第１の方向Ｄ１に沿った各列のトランジスタ領域１２０ａの両側には、下部電極（第１の電極）１１１ａがセルプレート電極として設けられている。該下部電極１１１ａは、チタンや白金等の金属膜をパターニングして形成されており、素子分離絶縁膜１０２上に第１の層間絶縁膜１０３を介して配置されている。また上記下部電極１１１ａは、上記第１の方向Ｄ１に沿って延び、該第１の方向と垂直な第２の方向を配線幅方向とする帯状平面形状を有し、その表面には強誘電体層１１３が形成されている。
また、上記各下部電極１１１ａの表面の強誘電体層１１３上には、白金等の金属膜のパターニングにより上部電極（第２の電極）１１２ａが形成されている。つまり上記各下層電極１１１ａの強誘電体層１１３上には、上記第１の方向Ｄ１に沿って上部電極１１２ａが複数配置されている。また各上部電極１１２ａの平面形状は、上記第２の方向Ｄ２を長手方向とする長方形形状となっており、しかも該上部電極１１２ａの面積は下部電極１１１ａの面積より小さくなっている。そして、上記強誘電体層１１３の表面及び上部電極１１２ａの表面は第２の層間絶縁膜１０４により被覆されている。なお、図１では強誘電体層１１３及び第１，第２の層間絶縁膜１０３，１０４は省略している。
ここでは、上記下部電極１１１ａと、その上方に位置する上部電極１１２ａと、該下部電極と上部電極との間の強誘電体層１１３とにより、強誘電体キャパシタ１１０ａが構成されている。そして、強誘電体キャパシタ１１０ａは上記トランジスタ領域１２０ａの両側にそれぞれ配置されている。
また、上記トランジスタ領域１２０ａを挟んで対向する両下部電極１１１ａの間には、ポリシリコンからなる一対のワード線１２３ａ１，１２３ａ２が、１列に並ぶ複数のトランジスタ領域１２０ａに跨がるよう配置されている。ここでは、上記ワード線１２３ａ１，１２３ａ２は、トランジスタ領域１２０ａにおけるコンタクトホール１０５ａ，１０５ｂの形成位置と重ならないようその平面形状をジグザグ形状としている。該各トランジスタ領域における該ワード線の両側には、メモリセルを構成するトランジスタのソース拡散領域１２２，ドレイン拡散領域１２１が形成されている。上記ワード線の各トランジスタ領域上に位置する部分は上記トランジスタのゲートを構成しており、基板１０１の表面領域上にゲート絶縁膜１０２ａを介して位置している。上記拡散領域１２１，１２２及びワード線１２３ａ１，１２３ａ２の表面は、上記第１及び第２の層間絶縁膜１０３，１０４により被覆されている。
そして、上記各トランジスタ領域１２０ａにおける一対のワード線の内側に位置するソース拡散領域１２２は、上記第１，第２の層間絶縁膜１０３，１０４に形成したコンタクトホール１０５ｂを介して、上記第１の方向Ｄ１と直交する第２の方向に沿って延びるビット線１１３ｂに接続されている。また、上記各トランジスタ領域１２０ａにおける一対のワード線の外側に位置するドレイン拡散領域１２１は、接続配線１１３ａにより、各トランジスタ領域１２０ａに対応する強誘電体キャパシタ１１０ａの上部電極１１２ａに電気的に接続されている。つまり、上記接続配線１１３ａの一端部は、上記第２の層間絶縁膜１０４に形成したコンタクトホール１０４ａを介して上記上部電極１１２ａに接続され、上記接続配線１１３ａの他端部は、上記第１，第２の層間絶縁膜１０３，１０４に形成したコンクタトホール１０５ａを介してドレイン拡散領域１２１に接続されている。
ここで、上記第１の層間絶縁膜１０３はＮＳＧ（酸化珪素系）やＢＰＳＧ（ボロン燐ドープ酸化シリコン）等の絶縁材料からなり、第２の層間絶縁膜１０４は、例えばＰＳＧ（燐ドープ酸化シリコン）等の絶縁材料からなる。
また、上記強誘電体キャパシタ１１０ａの強誘電体層１１３を構成する強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰＣＴｉＯ3−ＰｂＺｒＯ3などが知られている。また、ＰＣＴ国際公開第ＷＯ９３／１２５４２号公報によれば、強誘電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の小さい強誘電体材料も知られている。
また、上記接続配線１１３ａとビット線１１３ｂとは、基板上に順次形成したチタン層及びアルミ層をパターニングして形成したものである。なお、上記接続配線１１３ａとビット線１１３ｂとは、アルミ層の単層構造でもよい。この場合同一のアルミ層をパターニングして形成しても、それぞれ異なるアルミ層のパターニングにより形成してもよい。
そして、本実施の形態１では、特に図３に示すように、上記上部電極１１２ａの平面形状を、上記第１の方向Ｄ１における寸法Ｌ２が、上記第２の方向Ｄ２における寸法Ｗ２より短い平面形状としている。また、下部電極１１１ａにこれと対向するよう配置される上部電極１１２ａの面積は、上記下部電極１１１ａの面積より小さくしている。ここでは、上記下部電極１１１ａの第１側辺１１１ａ１と、これに隣接して対向する上部電極１１２ａの第１側辺１１２ａ１との距離（以下、第１の非オーバーラップ幅という。）Ｏ11、及び上記下部電極１１１ａの第１側辺１１１ａ２と、これに隣接して対向する上部電極１１２ａの第１側辺１１２ａ２との距離Ｏ12（以下、第２の非オーバーラップ幅という。）は等しく、これら第１，第２の非オーバーラップ幅Ｏ11及びＯ12は、上記上部電極１１２ａの第２の方向（下部電極の幅方向）Ｄ２における寸法Ｗ２以下に設定している。
次に作用効果について説明する。
本実施の形態１の強誘電体メモリ装置のデータの読み出し動作は従来の強誘電体メモリ装置の動作と同一である。
本実施の形態１では、強誘電体メモリ装置において、帯状平面形状を有する下部電極（セルプレート電極）１１１ａ上に、強誘電体層１１３を介して該下部電極１１１ａの長手方向に沿って上部電極１１２ａを複数配置して、複数の強誘電体キャパシタ１１０ａを構成し、上記上部電極１１２ａの、下部電極の長手方向における寸法Ｌ２を、これと垂直な方向の寸法Ｗ２より短くしたので、上部電極１１２ａの面積を減少させることなく、上部電極１１２ａにおける、材質劣化が生じている強誘電体層１１３の側辺部と重なる領域を少なくできる。これにより強誘電体キャパシタ全体としての特性のばらつきが小さくなり、また時間の経過に伴う特性変動も緩やかになる。
また、この場合、上記上部電極１１２ａの、強誘電体層の材質劣化の影響を受ける領域の幅Ｌ２が狭いため、上記非オーバーラップ幅Ｏ11，Ｏ12を狭くしても、強誘電体キャパシタ全体としての特性のばらつきや特性変動を低く抑えることができ、この結果、下部電極１１１ａの幅Ｗ１（＝Ｗ２＋Ｏ11＋Ｏ12）を狭くでき、メモリセルアレイのレイアウト面積を狭めることも可能である。
また、この実施の形態１では、上部電極１１２ａ上に形成されるコンタクトホール１０４ａを、上部電極１１２ａの、その中央位置よりその一方の側辺側にずれた位置に配置しているので、コンタクトホールからの不純物の拡散による強誘電体層１１３の材質劣化が、上部電極１１２ａの中央に対応する部分に及ぶのを抑制できる。
つまり、コンタクトホール１０４ａの形成時及び接続配線１１３ａの形成時に、不純物が該コンタクトホール１０４ａ内に露出する上部電極１１２ａを介して強誘電体層１１３に侵入し、該強誘電体層１１３の材質を劣化させることとなる。このような材質劣化は、強誘電体キャパシタの特性のばらつきや特性劣化を招くものであるが、この材質劣化が、上部電極１１２ａの中央に対応する部分から生ずると、強誘電体層の材質劣化は、下部電極１１１ａの側辺側から生ずるものと合わさることとなって、強誘電体層の非常に広い範囲に及ぶこととなる。
これに対し、上記実施の形態１のように、上部電極１１２ａ上に形成されるコンタクトホール１０４ａを、上部電極１１２ａの、その中央位置よりその一方の側辺側にずれた位置に配置した強誘電体キャパシタでは、コンタクトホール１０４ａからの不純物の拡散による強誘電体層１１３の材質劣化の生ずる領域を、下部電極１１１ａの側辺側から材質劣化の生ずる領域に重ねあわせることができ、強誘電体層１１３の材質劣化の生じない領域を広く確保することができる。これにより、強誘電体キャパシタの特性ばらつきや特性劣化を効果的に抑制することができる。
なお、上記実施の形態１では、上部電極１１２ａの幅（第２の方向Ｄ２における寸法）Ｗ２をその長さ（第１の方向Ｄ１における寸法）Ｌ２より短くした場合について示したが、上記上部電極１１２ａの幅Ｗ２と長さＬ２とは同一寸法であってもよい。この場合も、強誘電体キャパシタ全体としての特性のばらつきや特性変動を小さく抑えることが可能である。
実施の形態２
図４及び図５は本発明の実施の形態２による強誘電体メモリ装置を説明するための図であり、図４は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図５は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
この実施の形態２の強誘電体メモリ装置のメモリセルアレイでは、上記実施の形態１における、隣接する上部電極の配置間隔を、該上部電極を構成する導電性材料層に形成可能な開口パターンの最小寸法（最小加工寸法）Ｓ2bとし、これに伴って、実施の形態１におけるトランジスタ領域における各コンタクトホールの配置を変更したものである。
以下詳述すると、図４及び図５において、図１〜図３と同一符号は上記実施の形態１のものと同一のものを示し、１００ｂは強誘電体メモリ装置を構成するメモリセルアレイである。このメモリセルアレイ１００ｂでは、シリコン基板１０１上には、第１の方向Ｄ１及びこれに垂直な第２の方向Ｄ２に沿ってトランジスタ領域１２０ｂがマトクリス状に配列されており、該シリコン基板１０１の、各トランジスタ領域以外の表面領域には素子分離絶縁膜１０２が形成されている。また、第１の方向Ｄ１に沿った各列のトランジスタ領域１２０ｂの両側には、上記実施の形態１と同様、その表面に強誘電体層１１３が形成された下部電極（第１の電極）１１１ａがセルプレート電極として設けられている。
また、上記各下部電極１１１ａの表面の強誘電体層１１３上には、白金等の金属膜をパターニングして形成された上部電極（第２の電極）１１２ｂが上記第１の方向Ｄ１に沿って複数配置されている。ここでは、隣接する上部電極１１２ｂの配置間隔を上記最小加工寸法Ｓ2bとしている。該各上部電極１１２ｂの平面形状は、上記実施の形態１のものと同様、上記第２の方向Ｄ２を長手方向とする長方形形状となっており、しかも該上部電極１１２ｂの面積は下部電極１１１ａの面積より小さくなっている。ここでは、上記下部電極１１１ａと、その上方に位置する複数の上部電極１１２ｂと、該下部電極と上部電極との間の強誘電体層１１３とにより、複数の強誘電体キャパシタ１１０ｂが構成されている。そして、強誘電体キャパシタ１１０ｂは上記トランジスタ領域１２０ｂの両側にそれぞれ配置されている。
また、上記トランジスタ領域１１０ｂを挟んで対向する両下部電極１１１ａの間には、ポリシリコンからなる一対のワード線１２３ｂ１，１２３ｂ２が、１列に並ぶ複数のトランジスタ領域１２０ｂに跨がるよう配置されている。ここでは、ワード線１２３ｂ１，１２３ｂ２の平面形状は一直線状となっている。該各トランジスタ領域における該ワード線の両側には、上記実施の形態１と同様、メモリセルを構成するトランジスタのソース拡散領域，ドレイン拡散領域が形成されている。上記ワード線の各トランジスタ領域上に位置する部分は上記トランジスタのゲート電極を構成しており、基板１０１の表面領域上にゲート絶縁膜を介して位置している。また、上記拡散領域及びワード線の表面は、上記実施の形態１と同様、上記第１及び第２の層間絶縁膜（図示せず）により被覆されている。
そして、上記各トランジスタ領域１２０ｂにおける一対のワード線の内側に位置するソース拡散領域は、上記第１，第２の層間絶縁膜に形成したコンタクトホール１０５ｂ内の接続配線１１３ｃに接続され、該接続配線１１３ｃは、その上の第３の層間絶縁膜（図示せず）に形成したコンタクトホール１０５ｃを介して、上記第１の方向Ｄ１と直交する第２の方向に沿って延びるビット線１１５に接続されている。また、上記各トランジスタ領域１２０ｂにおける一対のワード線の外側に位置するドレイン拡散領域は、接続配線１１３ａにより、各トランジスタ領域に対応する強誘電体キャパシタの上部電極１１２ｂに電気的に接続されている。つまり上記接続配線１１３ａの一端部は、上記第２の層間絶縁膜に形成したコンタクトホール１０４ａを介して上記上部電極１１２ｂに接続され、上記接続配線１１３ａの他端部は、上記第１，第２の層間絶縁膜に形成したコンクタトホール１０５ａを介してドレイン拡散領域に接続されている。
ここでは、上記上部電極１１２ｂの配置間隔を上記実施の形態１に比べて狭くしたことにより、トランジスタ領域１２０ｂでは、ドレイン拡散領域１２１（図２参照）上のコンタクトホール１０５ａ、及びソース拡散領域１２２（図２参照）上のコンタクトホール１０５ｂを、第２の方向Ｄ２に平行な直線上に並ぶよう配置している。また、上記接続配線１１３ａ及び１１３ｃは上記実施の形態１と同様チタンとアルミの２層構造としている。また上記ビット線１１５は、この２層構造の導体層の上側に形成したアルミ層等をパターニングしてなるものである。
なお、その他の構成は上記実施の形態１のものと同一であり、上記第１，第２の層間絶縁膜は上記実施の形態１のものと同一材料から構成され、上記強誘電体キャパシタの強誘電体層１１３も、上記実施の形態１のものと同一の強誘電体材料から構成されている。
このような構成の実施の形態２では、下部電極１１１ａ上に一列に配列される複数の上部電極１１２ｂの配置間隔を最小加工寸法となるようにしているので、上記実施の形態１の効果の他に、メモリセルアレイの占めるレイアウト面積を該実施の形態１に比べて６０％程度に縮小することができる効果がある。
実施の形態３．
図６及び図７は本発明の実施の形態３による強誘電体メモリ装置を説明するための図であり、図６は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図７は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
図において、１００ｃはこの実施の形態３の強誘電体メモリ装置のメモリセルアレイであり、図１〜図３と同一符号は実施の形態１のものと同一のものを示している。
このメモリセルアレイ１００ｃは、実施の形態１における下部電極１１１ａに換えて、この下部電極１１１ａに比べて幅（第２方向Ｄ２の寸法）Ｗ２を拡張した下部電極１１１ｃを備え、この下部電極１１１ｃ上には、上部電極１１２ａを上記第１の方向Ｄ１に沿って２列に配置している。
ここで、上記下部配線１１１ｃ上に第１の方向Ｄ１に沿って配置されている上部電極１１２ａの配置間隔は、上記実施の形態１におけるものと同様寸法Ｓ２となっており、また、第２の方向に沿って並ぶ上部電極１１２ａの配置間隔は、最小加工寸法Ｓ22cとしている。その他の構成は実施の形態１のメモリセルアレイ１００ａと同一である。
このような構成の実施の形態３では、下部電極１１１ｃ上に配置される上部電極１１２ａの平面形状を、長さ方向の寸法Ｌ２が幅方向の寸法Ｗ２より小さい形状としたので、上記上部電極１１２ａの、強誘電体層の材質劣化の影響を受ける領域の幅Ｌ２が短くなり、上記下部電極の側辺とこれに隣接する上部電極の側辺との距離（非オーバーラップ幅）Ｏ11，Ｏ12を狭くしても、強誘電体キャパシタ全体としての特性のばらつきや特性変動を低く抑えることができる。
また、下部電極１１１ｃを幅の広い構造とし、該下部電極１１１ｃ上に、上部電極１１２ａを上記第１の方向Ｄ１に沿って２列に配置するようにしたので、上記実施の形態１に比べて、上部電極１１２ａの２列分に相当する下部電極の面積を縮小することができ、メモリセルアレイの基板上での高密度レイアウトを図ることができる。
さらに、この実施の形態では、下部電極１１１ｃ上にその幅方向に配置されている上部電極１１２ａの配置間隔を加工最小寸法Ｓ22cとしているので、結果的に、メモリセルアレイの基板上で占める面積を実施の形態１に比べて約１０％程度縮小することができる。
実施の形態４．
図８は本発明の実施の形態４による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｄは、この実施の形態４における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｄは上記実施の形態１のものと同様、下部電極１１１ａ上に第２の方向Ｄ２に沿って所定間隔で複数配置されている。ここで、この上部電極１１２ｄは、上記実施の形態１における長方形形状の上部電極１１２ａの四隅を面取りしてなる平面形状となっている。つまり、この上部電極１１２ｄは、上記第２の方向Ｄ２を長手方向とする縦長の８角形形状をなし、いずれの内角もすべて９０度より大きいものとなっている。その他の構成は上記実施の形態１と同様である。
このような構成の実施の形態４では、上部電極１１２ｄを、いずれの内角も９０より大きい多角形形状としているので、上記上部電極１１２ｄのパターニングを行う際の、該上部電極角部での形状のばらつきを低減することができ、これにより、上記実施の形態１の効果に比べて、さらに強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制することができる。この場合、上部電極１１２ｄの面積は実施の形態１のものに比べると若干小さくなるが、長方形形状の上部電極１１２ａの面取りによる面積縮小は、強誘電体キャパシタの容量値にはほとんど影響が生じない程度にすることができる。
なお、上記実施の形態４では、実施の形態１のメモリセルアレイにおいて上部電極１１２ａの四隅を面取りしたものを示したが、これは、実施の形態２あるいは３のメモリセルアレイ１００ｂあるいは１１０ｃにおいて、上部電極１１２ｂあるいは１１２ａの４隅を面取りしたものであってもよく、この場合も上記実施の形態４と同様の効果が得られる。
実施の形態５．
図９は本発明の実施の形態５による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｅは、この実施の形態５における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｅは上記実施の形態１のものと同様、第１の方向Ｄ１に沿って延びる下部電極１１１ａ上に、該第１の方向Ｄ１と垂直な第２の方向Ｄ２に沿って所定ピッチで複数配置されている。ここで、この上部電極１１２ｅは、上記実施の形態１における長方形形状の上部電極１１２ａとは異なり、その平面形状が、上記第１の方向Ｄ１に対して４５°をなす方向Ｄ３を長手方向とする６角形形状となっている。
つまり、この上部電極１１２ｅの６角形形状は、上記第１の方向Ｄ１と平行な相対向する２つの横辺１１２ｅ１，１１２ｅ２と、それぞれこれらの横辺につながり、上記第２の方向Ｄ２と平行な相対向する２つの縦辺１１２ｅ３，１１２ｅ４と、該縦辺１１２ｅ４及び横辺１１２ｅ１との間を結ぶ斜辺１１２ｅ６と、該縦辺１１２ｅ３及び横辺１１２ｅ２との間を結ぶ斜辺１１２ｅ５とから構成されている。ここで、上記斜辺１１２ｅ６及び１１２ｅ５は上記第３の方向Ｄ３と平行となっている。その他の構成は上記実施の形態１と同様である。
このような構成の実施の形態５では、上部電極１１２ｅの平面形状を、上記第１の方向Ｄ１，つまり下部電極１１１ａの長手方向に対して４５°をなす方向Ｄ３を長手方向とする６角形形状としているので、実施の形態１と同様、強誘電体層の第１の方向Ｄ１と平行な両側辺部での材質劣化の影響を受ける、上部電極１１２ｅの領域を少なくすることができる。
また、この実施の形態５では、上部電極１１２ｅの長手方向を、下部電極の幅方向（第２の方向）Ｄ２に対して４５°をなす斜め方向Ｄ３としているので、上記実施の形態１に比べると、決められた幅寸法Ｗ１の下部電極１１１ａ上にて、上部電極１１２ｅの長さを長くすることができる。この結果、本実施の形態５では、強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制しつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができる。具体的には、強誘電体キャパシタの容量値を実施の形態１の強誘電体キャパシタに比べて約２５％程度大きくできる。
さらに、実施の形態５では、隣接する上部電極１１２ｅの、対向する斜辺の距離を、例えば最小加工寸法としても、隣接する上部電極１１２ｅ間の、下部電極１１１ａの両側辺近傍部分には、空き領域１１６ｅが形成されることとなる。この空き領域１１６ｅには、例えばポリシリコンの配線層や半導体素子等を配置することができ、これによりデバイス面積，つまり強誘電体メモリ装置における基板面積を有効に利用することが可能である。
実施の形態６．
図１０は本発明の実施の形態６による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｆは、この実施の形態６における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｆは上記実施の形態１のものと同様、下部電極１１１ａ上に第１の方向Ｄ１に沿って所定ピッチで複数配置されている。ここで、この上部電極１１２ｆは、上記実施の形態１における長方形形状の上部電極１１２ａとは異なり、第１の方向Ｄ１を長手方向とする長方形形状Ｆ０（図１０(b)）の１つの角部ｆｃを切り欠いてなる平面形状Ｆ（図１０(c)）となっている。
つまり、この上部電極１１２ｆの６角形形状Ｆは、上記第１の方向Ｄ１と平行な相対向する横長辺１１２ｆ１及び第１横短辺１１２ｆ２と、上記第１の方向Ｄ１と垂直な第２の方向Ｄ２と平行な相対向する縦長辺１１２ｆ３及び縦短辺１１２ｆ４とを有している。ここで、一端同士がつながった該横長辺１１２ｆ１及び縦長辺１１２ｆ３はそれぞれ、上記長方形形状Ｆ０の横辺ａ１，縦辺ｂ１に一致し、該横短辺１１２ｆ２，縦短辺１１２ｆ４はそれぞれその一端が上記横長辺１１２ｆ１及び縦長辺１１２ｆ３の他端につながり、上記長方形形状Ｆ０の縦辺ａ２及び横辺ｂ２上に位置している。そして、上記形状Ｆは、その一端が上記縦短辺１１２ｆ４の他端につながり、上記横長辺１１２ｆ１と平行な第２の横短辺１１２ｆ５と、一端が上記横短辺１１２ｆ２の他端につながり、他端が上記第２の横短辺１１２ｆ５の他端につながり、かつ上記横短辺１１２ｆ２となす内角が鈍角となる斜辺１１２ｆ６とを有している。
そしてこの実施の形態６では、上記下部電極１１１ａ上には、図１０(c)に示す配置のものと、これを１８０°回転移動させた配置のものとを交互に上記第１の方向Ｄ１に沿って配列している。この際、隣接する両上部電極１１２ｆの一方のものの第２の横短辺１１２ｆ５と、その他方のものの横長辺１１２ｆ１とが同一直線上に位置するようにしている。しかも、隣接する両上部電極１１２ｆの縦辺間の距離は、上記最小加工寸法Ｓ22としている。その他の構成は上記実施の形態１のものと同一である。
このような構成の実施の形態６では、例えば上部電極１１２ｆ（図１０(c)に示す配置のもの）の、下部電極１１１ａの側辺１１１ａ２に近接する横短辺１１２ｆ２部分では、非オーバーラップ幅Ｏ22，つまり該上部電極１１２ｆの横短辺１１２ｆ２と下部電極１１１ａの側辺１１１ａ２との間隔を狭くしているので、強誘電体キャパシタの容量をかせぐことができる。また、上部電極１１２ｆ（図１０(c)に示す配置のもの）の、下部電極１１１ａの側辺１１１ａ１に近接する横長辺１１２ｆ１部分では、非オーバーラップ幅Ｏ21，つまり該上部電極１１２ｆの横長辺１１２ｆ１と下部電極１１１ａの側辺１１１ａ１との間隔を広くしているので、該下部電極１１１ａ上に形成された強誘電体層の側辺部分での材質劣化の影響が強誘電体キャパシタに及ぶのを抑えることができる。これにより強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制しつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができるという効果がある。
さらに、この実施の形態６では、強誘電体キャパシタが一直線上に並ぶのではなく、多少ジグザグに配置されることとなるので、メモリセルアレイのレイアウト，つまりメモリトランジスタと強誘電体キャパシタとの配置の自由度、ひいてはビット線やワード線の配置の自由度を向上させることができる。
さらに、上記実施の形態６においては、上部電極１１２ｆの、下部電極１１１ａの側辺に近接して位置する第１の横短辺１１２ｆ２の長さが、短くなればなるほど、該第１の横短辺１１２ｆ２と下部電極１１１ａの側辺との距離を短くすることにより、強誘電体キャパシタの特性ばらつきや特性変動が発生しやすくなるのを抑えつつ、容量値の増大を図ることができる。
また、上記実施の形態６において、上部電極１１２ｆの平面形状における内角が９０°である４つの隅を面取りして、その内角が９０°以上となるようにすることにより、容量値にもほとんど影響を与えずにさらに特性のばらつきを少なくし特性変動を生じにくくすることもできる。
また、上記実施の形態６においても、縦短辺１１２ｆ４同士が対向する隣接する上部電極１１２ｆの横辺と下部電極１１１ａの側辺との間の領域、つまり該両上部電極１１２ｆの一方の横長辺１１２ｆ１及びその他方の第２の横短辺１１２ｆ５と、下部電極１１１ａの側辺とに挟まれた空き領域１１６ｆには、例えばポリシリコンの配線層や半導体素子を配置することができ、デバイス面積を有効に利用できる効果がある。
図１１は、上記空き領域１１６ｆを、ワード線を構成するポリシリコン層の配置領域として有効利用したメモリセルアレイ１００ｆの構成を示している。
このメモリセルアレイ１００ｆでは、トランジスタ領域１２０ｆは第１の方向Ｄ１を長手方向とする横長形状としており、各トランジスタ領域１２０ｆにおけるドレイン拡散領域上のコンタクトホール１０５ａとソース拡散領域上のコンタクトホール１０５ｂとを第１の方向Ｄ１に平行な直線上に配置している。そして、上記第１の方向Ｄ１に沿って並ぶトランジスタ領域１２０ｆの両側に、該第１の方向Ｄ１に沿って一対のワード線１２３ｆ１及び１２３ｆ２を配置している。また上記ワード線１２３ｆ１及び１２３ｆ２は、それぞれ上記各トランジスタ領域１２０ｆのソース，ドレイン拡散領域間に位置する、ゲート電極を構成するゲート部１２３ｆ11及び１２３ｆ22を有している。このゲート部１２３ｆ11及び１２３ｆ22は上記ワード線と一体に形成され、該ワード線のゲート部との接続部分及びその近傍部分は、上記下部配線１１１ａの空き領域１１６ｆの直下部分に配置されている。
通常、下部電極１１１ａの強誘電体キャパシタが構成される部分は、平坦である必要があり、この部分の下側には他の構成部材を配置することができないが、この実施の形態６では、下部電極１１１ａの、上部電極１１２ｆ直下以外の部分には、上記空き領域１１６ｆが形成されるため、この空き領域１１６ｆの下側には、上記のように例えばワード線１２３ｆ１及び１２３ｆ２の一部を配置することができ、これによりデバイス面積，つまり基板上でのメモリセルアレイの占有面積を有効利用することができる。
なお、上述した実施の形態１〜６の他に、これらを組み合わせたメモリセルアレイの構成を実現することも可能である。
また、上記実施の形態では、強誘電体キャパシタの構造として、強誘電体メモリ装置を構成するメモリセルアレイにおけるものを挙げたが、各実施の形態で示した強誘電体キャパシタの構造は、メモリセルアレイ以外の回路に適用することも可能である。
実施の形態７．
図１２及び図１３は本発明の実施の形態７による強誘電体メモリ装置を説明するための図であり、図１２は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図１３は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
図において、１００ｇはこの実施の形態７の強誘電体メモリ装置を構成するメモリセルアレイである。このメモリセルアレイ１００ｇでは、上部電極１１２ｇの平面形状を、上記実施の形態２における上部電極１１２ｂの、第２の方向Ｄ２に沿った両側辺の中央部から切り込み１１２ｇ１を入れた形状としたものであり、その他の構成は上記実施の形態２の同一である。
このような構成の実施の形態７では、上部電極１１２ａ上に形成されるコンタクトホール１０４ａからの不純物の拡散による強誘電体層の材質劣化が、上部電極１１２ａの中央に対応する部分に及ぶのを、上記切り込み１１２ｇ１によりある程度阻止することができる。つまり上記コンタクトホール１０４ａからの不純物の拡散による強誘電体層の材質劣化の生ずる領域が上部電極１１２ｂの中央部側に広がるのを防止でき、強誘電体層の材質劣化の生じない領域を広く確保することができる。これにより、強誘電体キャパシタの特性ばらつきや特性劣化を効果的に抑制することができる。
産業上の利用可能性
以上のように本発明（請求項１）に係る半導体装置によれば、第１の方向を長手方向とし、該第１の方向と直交する第２の方向を幅方向とする帯状平面形状の第１の電極を有するとともに、該第１の電極上に強誘電体層を介して第２の電極を配置して強誘電体キャパシタを構成し、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有し、該第２の電極の平面形状を、上記第１の方向と第２の方向との間の方向を長手方向とする平面形状としたので、上記第２の電極における、第１の電極の側辺に沿って位置する領域が、第２の電極の全体に対して占める割合が少なくなり、これにより、強誘電体キャパシタが、上記強誘電体層の、第１の電極の側辺部に対応する領域での材質劣化の影響を受けにくい構造となる。この結果、強誘電体キャパシタの特性ばらつきを抑え、しかも特性変動を起こしにくくすることができる効果がある。
また、この場合、第２の電極の面積を縮小することなく、第１の電極の側辺とこれに隣接する第２の電極の側辺との距離を小さくでき、メモリセルアレイのレイアウト面積を強誘電体キャパシタの容量の低下を招くことなく小さくできるという効果がある。
また、この発明（請求項２）によれば、請求項１記載の半導体装置において、第２の電極の平面形状を多角形形状とし、第２の電極の平面形状における各内角の大きさをいずれも９０°度以上としたので、第２の電極の加工をより再現性よく行うことが可能となり、これにより強誘電体キャパシタの特性ばらつきや特性変動をより抑制することができる効果がある。
この発明（請求項３）に係る半導体装置によれば、第１の方向を長手方向とし、該第１の方向と直交する第２の方向を幅方向とする帯状平面形状の第１の電極を有するとともに、該第１の電極上に強誘電体層を介して第２の電極を配置して強誘電体キャパシタを構成し、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有し、上記第１の電極の第１の方向と平行な第１側辺に最も近接して対向する第２の電極の第１側辺の長さを、上記第１の電極の第１の方向と平行な第２側辺に最も近接して対向する第２の電極の第２側辺の長さより長くし、第２の電極の第１側辺から第１の電極の第１側辺までの距離が、第２の電極の第２側辺から第１の電極の第２側辺までの距離より大きくしたので、第２の電極の第１，第２側辺のうち長い方が第１の電極の側辺から遠ざかることとなって、強誘電体キャパシタが、上記強誘電体層の、第１の電極の側辺部に対応する領域での材質劣化の影響を受けにくくなる。また、第２の電極の第１，第２側辺のうち短い方が第１の電極の側辺に近づくこととなって、強誘電体キャパシタの容量が増大することとなる。この結果、強誘電体キャパシタの特性ばらつきや特性変動を抑えつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができる効果がある。
また、この発明では、強誘電体キャパシタをジグザグに配置しやすくなり、これによりメモリセルアレイのレイアウト，つまりメモリトランジスタと強誘電体キャパシタとの配置の自由度、ひいてはビット線やワード線の配置の自由度を簡単に向上できる。
また、この発明（請求項４）によれば、請求項３記載の半導体装置において、第２の電極の平面形状を多角形形状とし、第２の電極の平面形状における各内角の大きさをいずれも９０°度以上としたので、第２の電極の加工をより再現性よく行うことが可能となり、これにより強誘電体キャパシタの特性ばらつきや特性変動をより抑制することができる効果がある。
本発明は半導体装置に関し、特に強誘電体メモリ装置のおける特性のばらつきや特性劣化の改善に関するものである。
背景技術
従来の半導体装置としては、例えば増幅回路，発振回路，電源回路等を搭載した比較的規模の小さい集積回路から、マイクロプロセッサやメモリ装置としての大規模な集積回路まで種々のものが開発されている。特に近年、不揮発性メモリ装置の一種として、メモリセルを構成するキャパシタとして強誘電体キャパシタを備えた強誘電体メモリ装置が考案されている。
上記強誘電体キャパシタは、対向する一対の電極と、該両電極間に持挟された強誘電体材料からなる誘電体層とから構成されており、上記両電極間の印加電圧と強誘電体材料の分極率との対応関係についてヒステリシス特性を有している。つまり、強誘電体キャパシタは、電界（印加電圧）が零のときでも、電圧印加の履歴に応じた極性の残留分極が強誘電体層内に残る構成となっており、上記強誘電体メモリ装置では、記憶データを強誘電体キャパシタの残留分極で表わすことにより、記憶データの不揮発性を実現している。
このような強誘電体キャパシタを用いた不揮発性メモリ装置では、強誘電体キャパシタのヒステリシス特性のばらつきを少なくし、かつヒステリシス特性の使用による変動を少なくすることが重要な課題となっている。
以下、具体的に説明すると、図１４〜図１６は、従来の強誘電体メモリ装置を説明するための図であり、図１４は該強誘電体メモリ装置におけるメモリセルアレイを示す平面図、図１５は該図１４におけるXV−XV線部分の断面図、図１６は強誘電体キャパシタの上部電極と下部電極との位置関係を示す平面図である。
図において、２００は強誘電体メモリ装置を構成するメモリセルアレイであり、そのシリコン基板２０１上には、第１の方向Ｄ１に沿ってトランジスタ領域２２０ａが複数配列されており、該シリコン基板２０１の、トランジスタ領域２２０ａ以外の部分は、素子分離絶縁膜２０２が形成されている。
また、第１の方向Ｄ１に沿った１列のトランジスタ領域２２０ａの両側には、素子分離絶縁膜２０２上に第１の層間絶縁膜２０３を介して下部電極（第１の電極）２１１がセルプレート電極として形成されている。該下部電極２１１は、チタンや白金等の金属材料から構成されており、上記第１の方向Ｄ１に沿って延びる帯状平面形状を有している。この下部電極２１１の表面には、強誘電体層２１３が形成されている。
また、上記下部電極２１１表面の強誘電体層２１３上には、上記各トランジスタ領域２２０ａに対応して、チタンや白金等の金属材料からなる上部電極（第２の電極）２１２が形成されている。つまり上記強誘電体層２１３上には、上記第１の方向Ｄ１に沿って上部電極２１２が複数配置されている。各上部電極２１２の平面形状は、上記第１の方向Ｄ１を長手方向とする長方形形状となっており、また図１４から分かるように該各上部電極２１２の面積は下部電極２１１の面積より小さくなっている。ここで、強誘電体キャパシタ２１０は上記下部電極２１１，上部電極２１２及びこれらの間に位置する強誘電体層２１３により構成されており、上記強誘電体層２１３の表面及び上部電極２１１の表面は第２の層間絶縁膜２０４により被覆されている。
なおここでは、上記上部電極１１２は下部電極２１１の中央部分に配置されており、下部電極２１１の一方の側辺２１１ａ１とこれに対向する上部電極２１１の側辺２１１ａ１との距離（以下、非オーバーラップ幅）Ｏ11、及び下部電極２１１の他方の側辺２１１ａ２とこれに対向する上部電極２１１の側辺２１１ａ２との距離（以下、非オーバーラップ幅）Ｏ12は等しくしている。
また、上記トランジスタ領域２２０ａを挟んで対向する一対の下部電極２１１の間には、ポリシリコンからなる一対のワード線（第２の配線）２２３ａ，２２３ｂが、１列に並ぶ複数のトランジスタ領域２２０ａに跨がるよう配置されている。該各トランジスタ領域２２０ａにおける該ワード線２２３ａ，２２３ｂの両側には、メモリセルを構成するメモリトランジスタ２２０のソース拡散領域２２２，ドレイン拡散領域２２１が形成されている。上記ワード線２２３ａ，２２３ｂの各トランジスタ領域２２０ａ上に位置する部分は、上記メモリトランジスタ２２０のゲート電極を構成しており、基板表面上にゲート絶縁膜２０２ａを介して位置している。上記拡散領域２２１，２２２及びワート線２２３ａ，２２３ｂの表面は、上記第１及び第２の層間絶縁膜２０３，２０４により被覆されている。なお、図１４ではこれらの層間絶縁膜は省略している。
そして、上記各トランジスタ領域２２０ａにおける一対のワード線２２３ａ及び２２３ｂ間に位置するソース拡散領域２２２は、上記第１，第２の層間絶縁膜２０３，２０４に形成したコンタクトホール２０５ｂを介して、上記第１の方向Ｄ１と直交する第２の方向Ｄ２に沿って延びるビット線２３３ｂに接続されている。また、上記各トランジスタ領域２２０ａにおける対向するワード線２２３ａ，２２３ｂの外側に位置するドレイン拡散領域２２１は、接続配線２３３ａにより上記上部電極２１２に電気的に接続されている。つまり上記接続配線２３３ａの一端部は、上記第２の層間絶縁膜２０４に形成したコンタクトホール２０４ａを介して上記上部電極２１２に接続され、上記接続配線２３３ａの他端部は、上記第１，第２の層間絶縁膜２０３，２０４に形成したコンタクトホール２０５ａを介してドレイン拡散領域２２１に接続されている。
ここで、上記下部電極２１１及び強誘電体層２１３は、上記層間絶縁膜２０３上にチタンや白金等の金属材料、及び強誘電体材料を順次成膜し、これらをパターニングしてなるもの、上記上部電極２１２は、上記強誘電体層２１３上にチタンや白金等の金属材料を成膜し、これをパターニングしてなるものである。また、上記ビット線２３３ｂ及び接続配線２３３ａは、上記層間絶縁膜２０４上に形成したアルミ等の金属膜をパターニングして形成したものである。また上記ワード線２２３ａ，２２３ｂは、ゲート絶縁膜２０２ａ及び素子分離絶縁膜２０２上に形成したポリシリコン膜をパターニングしてなるものである。
上記第１の層間絶縁膜２０３はＮＳＧ（酸化珪素系）やＢＰＳＧ（ボロン燐ドープ酸化シリコン）等の絶縁材料からなり、第２の層間絶縁膜２０４は、例えばＰＳＧ（燐ドープ酸化シリコン）からなる。
また、上記強誘電体キャパシタの強誘電体層２１３を構成する強誘電体材料としては、ＫＮＯ３、ＰｂＬａ２Ｏ３−ＺｒＯ２−ＴｉＯ２、およびＰｂＴｉＯ３−ＰｂＺｒＯ３などが知られている。また、ＰＣＴ国際公開第ＷＯ９３／１２５４２号公報には、強誘電体メモリ装置に適した、ＰｂＴｉＯ３−ＰｂＺｒＯ３に比べて極端に疲労の小さい強誘電体材料も開示されている。
次に動作について簡単に説明する。
このような構成の強誘電体メモリ装置では、例えばワード線２２３ａを選択し、続いて下部電極２１１の１つ（例えば図１４に示す一番上の下部電極）を駆動して、その電圧レベルを論理電圧“Ｈ”に対応するレベルとすると、この下部電極上に形成された強誘電体キャパシタ２１０の記憶データが接続配線２３３ａ及びトランジスタ２２０を介して各ビット線２３３ｂに読み出される。
この読み出し動作の原理を簡単に説明する。図１７は強誘電体キャパシタのヒステリシス特性をグラフで示しており、縦軸を強誘電体キャパシタの分極電荷量Ｐ、横軸を強誘電体キャパシタへの印加電界Ｅに対応させている。また、Ｐ１，Ｐ２は、それぞれ強誘電体キャパシタに電界Ｅ１，Ｅ２（＝−Ｅ１）を印加したときに生ずる分極電荷量、Ｐr1は印加電圧Ｅ１に対する残留電荷量、Ｐr2は印加電圧Ｅ２（＝−Ｅ１）に対する残留電荷量、Ｅc1は残留電荷量Ｐr2に対する抗電界、Ｅc2は残留電荷量Ｐr1に対する抗電界である。なお、この強誘電体メモリ装置ではデータの読み出し時に強誘電体キャパシタに印加される読出し電圧（つまり下部電極に印加される電圧）は、上記強誘電体キャパシタの印加電界がＥ２となる電圧に決められている。
上記強誘電体メモリ装置では、各メモリセルに所定の記憶データが書き込まれており、該メモリセルを構成する強誘電体キャパシタの残留電荷量は、該記憶データ「１」あるいは「０」に対応した残留電荷量Ｐr1あるいはＰr2となっている。この状態で、所定のワード線が駆動され、強誘電体キャパシタの所定の下部電極に上記読み出し電圧が印加されると、該所定の下部電極上に位置する強誘電体キャパシタからは、残留電荷量Ｐr1あるいはＰr2に応じた電荷がビット線上に読み出される。
例えば、残留電荷量がＰr2である強誘電体キャパシタからは、印加電圧Ｅ２に対応する分極電荷量Ｐ２と残留電荷量Ｐr2との差ΔＰ２（＝Ｐr2−Ｐ２）が、記憶データに対応する信号電荷としてビット線２３３ｂ上に読みだされる。また残留電荷量がＰr1である強誘電体キャパシタからは、印加電圧Ｅ２に対応する分極電荷量Ｐ２と残留電荷量Ｐr1との差ΔＰ1（＝Ｐr1−Ｐ２）が、記憶データに対応する信号電荷としてビット線上に読みだされる。この場合、ビット線上に読みだされる電荷量（Ｐr1−Ｐ２）と電荷量（Ｐr2−Ｐ２）とは異なるため、この電荷量の違いによりメモリセルに記憶されているデータを識別することができる。また、このようにして強誘電体キャパシタからデータを読みだす構成では、強誘電体キャパシタの残留電荷量が残留電荷量Ｐr1であるメモリセルについては読み出し動作により、データ破壊が生ずる。このためこの強誘電体メモリ装置は、データの読み出しを行った後、各強誘電体キャパシタに読み出し前の記憶データを書き込んでメモリセルのデータを修復する回路構成を有している。
そして各ビット線２３３ｂに読み出された記憶データに対応する信号電荷は、センスアンプ（図示せず）により増幅されて、強誘電体メモリ装置の外部に出力される。その後、上記下部電極２１１の電圧レベルを論理電圧“Ｌ”に対応するレベルとし、上記ワード線２２３ａを非選択状態として読みだしを終了する。
ところが、従来の強誘電体キャパシタ２１０では、特性のばらつき，つまり強誘電体層の分極率のばらつきが大きく、また特性変動，つまり分極率の経時変化を起こしやすいという問題があった。
つまり、上記図１７に示す強誘電体キャパシタのヒステリシス特性曲線における、印加電界Ｅ１，Ｅ２に対する分極電荷量Ｐ１，Ｐ２、抗電界Ｅc1，Ｅc2、あるいは残留電荷量Ｐr1，Ｐr2の初期値が、１つのデバイス（強誘電体メモリ装置）内のメモリセル間、あるいはデバイス間で大きくばらついたり、時間の経過に伴うヒステリシス特性の変動（曲線Ｌａで示す正常な特性から、曲線Ｌｂで示す劣化した特性への変化）が短期間で生じたりする。
本発明は上記のような問題点を解決するためになされたもので、強誘電体キャパシタの特性のばらつきを抑え、かつ時間の経過に伴う特性変動を小さくすることができる、耐用年数が長く製造歩留りのよい半導体甜装置を得ることを目的とする。
発明の開示
本発明（請求項１）に係る半導体装置は、第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、該第１の電極と対向するよう配置され、上記第１の方向と第２の方向との間の方向をその長手方向とする平面形状を有する第２の電極と、上記第１の電極と第２の電極との間に配置された強誘電体層とを備え、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、上記第１，第２の電極及び該両電極間の強誘電体層により、強誘電体キャパシタが構成されているものである。
本発明（請求項２）に係る半導体装置は、請求項１記載の半導体装置において、上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上としたものである。
本発明（請求項３）に係る半導体装置は、第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、該第１の電極と対向するよう配置され、該第１の電極の第１の方向と平行な第１側辺に最も近接して対向する第１側辺、及び該第１の電極の第１の方向と平行な第２側辺に最も近接して対向する第２側辺を有する第２の電極と、上記第１の電極と第２の電極との間に挟持された強誘電体層とを備え、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、上記第１，第２の電極及び該両電極間の強誘電体層により強誘電体キャパシタが構成されており、上記第２の電極の第１側辺の長さがその第２側辺の長さよりも長くし、かつ該第２の電極の第１側辺から第１の電極の第１側辺までの距離が、該第２の電極の第２側辺から第１の電極の第２側辺までの距離より大きくしたものである。
本発明（請求項４）に係る半導体装置は、請求項３記載の半導体装置において、上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上としたものである。
【図面の簡単な説明】
第１図は、本発明の実施の形態１による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第２図は、第１図におけるII−II線部分の断面図である。
第３図は、上記実施の形態１の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第４図は、本発明の実施の形態２による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第５図は、上記実施の形態２の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第６図は、本発明の実施の形態３による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第７図は、上記実施の形態３の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第８図は、本発明の実施の形態４による強誘電体メモリ装置を説明するための平面図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示している。
第９図は、本発明の実施の形態５による強誘電体メモリ装置を説明するための平面図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示している。
第１０図は、本発明の実施の形態６による強誘電体メモリ装置を説明するための平面図であり、第１０(a)図は、該強誘電体メモリ装置を構成する強誘電体キャパシタの下部電極と上部電極との位置関係を示す図、第１０(b)図は、この実施の形態６の上部電極の形状を説明するための図、第１０(c)図は、この実施の形態６の上部電極の形状を示す図である。
第１１図は、上記実施の形態６における強誘電体キャパシタの上部電極の構造を用いた、デバイス面積を有効利用したメモリセルアレイの構成を示す平面図である。
第１２図は、本発明の実施の形態７による強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第１３図は、上記実施の形態７の強誘電体キャパシタを構成する下部電極と上部電極との位置関係を示す平面図である。
第１４図は、従来の強誘電体メモリ装置を構成するメモリセルアレイを示す平面図である。
第１５図は、第１４図のXV−XV線部分の断面図である。
第１６図は、従来の強誘電体メモリ装置における強誘電体キャパシタの下部電極と上部電極との位置関係を示す図である。
第１７図は、上記強誘電体キャパシタのヒステリシス特性をグラフで示す図である。
発明を実施するための最良の形態
まず、本発明の着眼点及び基本原理について説明する。
本件発明者等は、上記目的を達成すべく鋭意研究した結果、上記強誘電体キャパシタの特性のばらつきや特性変動は、強誘電体キャパシタを構成する強誘電体層を形成した後の種々の処理による強誘電体層の材質劣化等によるものであることを見い出した。
つまり、上記下部電極及び強誘電体層は、層間絶縁膜上に白金等の金属膜及び強誘電体膜を形成した後これらをパターニングして形成されるため、このパターニングを行う際、エッチング処理により露出した強誘電体層の側面からエッチャント等が不純物として侵入し、強誘電体層の側辺部分で材質劣化が生ずる。また、このエッチングの際には、強誘電体層と下部電極との界面も露出されるので、該界面部分に不純物の侵入により抵抗層等が形成される。
また、上部電極は、上記強誘電体層上に形成した白金等の金属膜をパターニングして形成されるため、このパターニングの際、該強誘電体層の、金属膜が除去されて露出した部分はエッチング処理にさらされ、これにより強誘電体層の、上部電極の周辺部で材質劣化が生ずる。
さらに、層間絶縁膜の上部電極上の部分を選択的に除去してコンタクトホールを形成する際には、該コンタクトホール内に露出する上部電極を介して不純物が強誘電体層に侵入し、さらに接続配線を形成する際には、該接続配線の構成材料であるチタン等が上記上部電極を介して強誘電体層に侵入する。これによって強誘電体層のコンタクトホールに対応する部分で材質の劣化が生ずる。
このようなことから、下部電極の長手方向と垂直な方向の幅寸法を大きくして上部電極を下部電極の側辺部からできるだけ離して配置し、しかも上部電極の面積を大きくすることにより、強誘電体キャパシタにおける強誘電体層の不純物拡散による劣化部分の影響を小さくすることができるが、単純に下部電極や上部電極のサイズを大きくする、例えば、図１６に示す上記非オーバーラップ幅Ｏ11，Ｏ12を上部電極２１２の幅Ｗ２以上に広くとると、下部電極２１１の幅Ｗ１は（Ｗ２＋Ｏ11＋Ｏ12）以上に広くなりメモリセルアレイの基板上でのレイアウト面積が著しく増大するととなるといった新たな問題が生ずる。
そこで、本件発明者等はさらに強誘電体キャパシタを構成する上部電極の形状と上記特性ばらつき等との関連性、及び上部電極上でのコンタクトホールの位置と上記特性ばらつき等との関連性を見いだし、これらに基づいて上記新たな問題の発生を回避可能なものを開発した。
つまり、本件発明者等は、従来の強誘電体キャパシタ２１０では、上記上部電極２１２の長さＬ２がその幅Ｗ２に対して長いため、強誘電体層側辺の材質劣化部分の影響を大きく受け、強誘電体キャパシタの特性ばらつきや特性変動を起こしやすくなっていることに気づき、強誘電体キャパシタを構成する強誘電体層の材質劣化が生ずる部分は、主に下部電極の側辺近傍に位置する部分であり、上部電極の平面形状を、下部電極の幅方向を長手方向とする形状とすることにより、上部電極の面積の縮小を招くことなく、強誘電体キャパシタに含まれる強誘電体層の材質劣化部分を少なくできることを見いだした。
さらに、上記上部電極のコンタクトホールを、上部電極の中央位置から下部電極の側辺側にずれた位置に配置することにより、該コンタクトホールから上部電極を介して強誘電体層に不純物が拡散するのを抑制できることを見いだした。
以下、このような着眼点及び基本原理に基づく本発明の各実施の形態について説明する。
実施の形態１．
図１〜図３は、本発明の実施の形態による強誘電体メモリ装置を説明するための図であり、図１は該強誘電体メモリ装置を構成するメモリセルアレイの一部を示す平面図、図２は図１におけるII−II線部分の断面図、図３はメモリセルを構成する強誘電体キャパシタの上部電極と下部電極との位置関係を示す平面図である。
図において、１００ａは強誘電体メモリ装置を構成するメモリセルアレイであり、そのシリコン基板１０１上には、第１の方向Ｄ１及びこれに垂直な第２の方向Ｄ２に沿ってトランジスタ領域１２０ａがマトクリス状に配列されており、該シリコン基板１０１の、各トランジスタ領域以外の表面領域には素子分離絶縁膜１０２が形成されている。
また、第１の方向Ｄ１に沿った各列のトランジスタ領域１２０ａの両側には、下部電極（第１の電極）１１１ａがセルプレート電極として設けられている。該下部電極１１１ａは、チタンや白金等の金属膜をパターニングして形成されており、素子分離絶縁膜１０２上に第１の層間絶縁膜１０３を介して配置されている。また上記下部電極１１１ａは、上記第１の方向Ｄ１に沿って延び、該第１の方向と垂直な第２の方向を配線幅方向とする帯状平面形状を有し、その表面には強誘電体層１１３が形成されている。
また、上記各下部電極１１１ａの表面の強誘電体層１１３上には、白金等の金属膜のパターニングにより上部電極（第２の電極）１１２ａが形成されている。つまり上記各下層電極１１１ａの強誘電体層１１３上には、上記第１の方向Ｄ１に沿って上部電極１１２ａが複数配置されている。また各上部電極１１２ａの平面形状は、上記第２の方向Ｄ２を長手方向とする長方形形状となっており、しかも該上部電極１１２ａの面積は下部電極１１１ａの面積より小さくなっている。そして、上記強誘電体層１１３の表面及び上部電極１１２ａの表面は第２の層間絶縁膜１０４により被覆されている。なお、図１では強誘電体層１１３及び第１，第２の層間絶縁膜１０３，１０４は省略している。
ここでは、上記下部電極１１１ａと、その上方に位置する上部電極１１２ａと、該下部電極と上部電極との間の強誘電体層１１３とにより、強誘電体キャパシタ１１０ａが構成されている。そして、強誘電体キャパシタ１１０ａは上記トランジスタ領域１２０ａの両側にそれぞれ配置されている。
また、上記トランジスタ領域１２０ａを挟んで対向する両下部電極１１１ａの間には、ポリシリコンからなる一対のワード線１２３ａ１，１２３ａ２が、１列に並ぶ複数のトランジスタ領域１２０ａに跨がるよう配置されている。ここでは、上記ワード線１２３ａ１，１２３ａ２は、トランジスタ領域１２０ａにおけるコンタクトホール１０５ａ，１０５ｂの形成位置と重ならないようその平面形状をジグザグ形状としている。該各トランジスタ領域における該ワード線の両側には、メモリセルを構成するトランジスタのソース拡散領域１２２，ドレイン拡散領域１２１が形成されている。上記ワード線の各トランジスタ領域上に位置する部分は上記トランジスタのゲートを構成しており、基板１０１の表面領域上にゲート絶縁膜１０２ａを介して位置している。上記拡散領域１２１，１２２及びワード線１２３ａ１，１２３ａ２の表面は、上記第１及び第２の層間絶縁膜１０３，１０４により被覆されている。
そして、上記各トランジスタ領域１２０ａにおける一対のワード線の内側に位置するソース拡散領域１２２は、上記第１，第２の層間絶縁膜１０３，１０４に形成したコンタクトホール１０５ｂを介して、上記第１の方向Ｄ１と直交する第２の方向に沿って延びるビット線１１３ｂに接続されている。また、上記各トランジスタ領域１２０ａにおける一対のワード線の外側に位置するドレイン拡散領域１２１は、接続配線１１３ａにより、各トランジスタ領域１２０ａに対応する強誘電体キャパシタ１１０ａの上部電極１１２ａに電気的に接続されている。つまり、上記接続配線１１３ａの一端部は、上記第２の層間絶縁膜１０４に形成したコンタクトホール１０４ａを介して上記上部電極１１２ａに接続され、上記接続配線１１３ａの他端部は、上記第１，第２の層間絶縁膜１０３，１０４に形成したコンクタトホール１０５ａを介してドレイン拡散領域１２１に接続されている。
ここで、上記第１の層間絶縁膜１０３はＮＳＧ（酸化珪素系）やＢＰＳＧ（ボロン燐ドープ酸化シリコン）等の絶縁材料からなり、第２の層間絶縁膜１０４は、例えばＰＳＧ（燐ドープ酸化シリコン）等の絶縁材料からなる。
また、上記強誘電体キャパシタ１１０ａの強誘電体層１１３を構成する強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰＣＴｉＯ3−ＰｂＺｒＯ3などが知られている。また、ＰＣＴ国際公開第ＷＯ９３／１２５４２号公報によれば、強誘電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の小さい強誘電体材料も知られている。
また、上記接続配線１１３ａとビット線１１３ｂとは、基板上に順次形成したチタン層及びアルミ層をパターニングして形成したものである。なお、上記接続配線１１３ａとビット線１１３ｂとは、アルミ層の単層構造でもよい。この場合同一のアルミ層をパターニングして形成しても、それぞれ異なるアルミ層のパターニングにより形成してもよい。
そして、本実施の形態１では、特に図３に示すように、上記上部電極１１２ａの平面形状を、上記第１の方向Ｄ１における寸法Ｌ２が、上記第２の方向Ｄ２における寸法Ｗ２より短い平面形状としている。また、下部電極１１１ａにこれと対向するよう配置される上部電極１１２ａの面積は、上記下部電極１１１ａの面積より小さくしている。ここでは、上記下部電極１１１ａの第１側辺１１１ａ１と、これに隣接して対向する上部電極１１２ａの第１側辺１１２ａ１との距離（以下、第１の非オーバーラップ幅という。）Ｏ11、及び上記下部電極１１１ａの第１側辺１１１ａ２と、これに隣接して対向する上部電極１１２ａの第１側辺１１２ａ２との距離Ｏ12（以下、第２の非オーバーラップ幅という。）は等しく、これら第１，第２の非オーバーラップ幅Ｏ11及びＯ12は、上記上部電極１１２ａの第２の方向（下部電極の幅方向）Ｄ２における寸法Ｗ２以下に設定している。
次に作用効果について説明する。
本実施の形態１の強誘電体メモリ装置のデータの読み出し動作は従来の強誘電体メモリ装置の動作と同一である。
本実施の形態１では、強誘電体メモリ装置において、帯状平面形状を有する下部電極（セルプレート電極）１１１ａ上に、強誘電体層１１３を介して該下部電極１１１ａの長手方向に沿って上部電極１１２ａを複数配置して、複数の強誘電体キャパシタ１１０ａを構成し、上記上部電極１１２ａの、下部電極の長手方向における寸法Ｌ２を、これと垂直な方向の寸法Ｗ２より短くしたので、上部電極１１２ａの面積を減少させることなく、上部電極１１２ａにおける、材質劣化が生じている強誘電体層１１３の側辺部と重なる領域を少なくできる。これにより強誘電体キャパシタ全体としての特性のばらつきが小さくなり、また時間の経過に伴う特性変動も緩やかになる。
また、この場合、上記上部電極１１２ａの、強誘電体層の材質劣化の影響を受ける領域の幅Ｌ２が狭いため、上記非オーバーラップ幅Ｏ11，Ｏ12を狭くしても、強誘電体キャパシタ全体としての特性のばらつきや特性変動を低く抑えることができ、この結果、下部電極１１１ａの幅Ｗ１（＝Ｗ２＋Ｏ11＋Ｏ12）を狭くでき、メモリセルアレイのレイアウト面積を狭めることも可能である。
また、この実施の形態１では、上部電極１１２ａ上に形成されるコンタクトホール１０４ａを、上部電極１１２ａの、その中央位置よりその一方の側辺側にずれた位置に配置しているので、コンタクトホールからの不純物の拡散による強誘電体層１１３の材質劣化が、上部電極１１２ａの中央に対応する部分に及ぶのを抑制できる。
つまり、コンタクトホール１０４ａの形成時及び接続配線１１３ａの形成時に、不純物が該コンタクトホール１０４ａ内に露出する上部電極１１２ａを介して強誘電体層１１３に侵入し、該強誘電体層１１３の材質を劣化させることとなる。このような材質劣化は、強誘電体キャパシタの特性のばらつきや特性劣化を招くものであるが、この材質劣化が、上部電極１１２ａの中央に対応する部分から生ずると、強誘電体層の材質劣化は、下部電極１１１ａの側辺側から生ずるものと合わさることとなって、強誘電体層の非常に広い範囲に及ぶこととなる。
これに対し、上記実施の形態１のように、上部電極１１２ａ上に形成されるコンタクトホール１０４ａを、上部電極１１２ａの、その中央位置よりその一方の側辺側にずれた位置に配置した強誘電体キャパシタでは、コンタクトホール１０４ａからの不純物の拡散による強誘電体層１１３の材質劣化の生ずる領域を、下部電極１１１ａの側辺側から材質劣化の生ずる領域に重ねあわせることができ、強誘電体層１１３の材質劣化の生じない領域を広く確保することができる。これにより、強誘電体キャパシタの特性ばらつきや特性劣化を効果的に抑制することができる。
なお、上記実施の形態１では、上部電極１１２ａの幅（第２の方向Ｄ２における寸法）Ｗ２をその長さ（第１の方向Ｄ１における寸法）Ｌ２より短くした場合について示したが、上記上部電極１１２ａの幅Ｗ２と長さＬ２とは同一寸法であってもよい。この場合も、強誘電体キャパシタ全体としての特性のばらつきや特性変動を小さく抑えることが可能である。
実施の形態２
図４及び図５は本発明の実施の形態２による強誘電体メモリ装置を説明するための図であり、図４は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図５は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
この実施の形態２の強誘電体メモリ装置のメモリセルアレイでは、上記実施の形態１における、隣接する上部電極の配置間隔を、該上部電極を構成する導電性材料層に形成可能な開口パターンの最小寸法（最小加工寸法）Ｓ2bとし、これに伴って、実施の形態１におけるトランジスタ領域における各コンタクトホールの配置を変更したものである。
以下詳述すると、図４及び図５において、図１〜図３と同一符号は上記実施の形態１のものと同一のものを示し、１００ｂは強誘電体メモリ装置を構成するメモリセルアレイである。このメモリセルアレイ１００ｂでは、シリコン基板１０１上には、第１の方向Ｄ１及びこれに垂直な第２の方向Ｄ２に沿ってトランジスタ領域１２０ｂがマトクリス状に配列されており、該シリコン基板１０１の、各トランジスタ領域以外の表面領域には素子分離絶縁膜１０２が形成されている。また、第１の方向Ｄ１に沿った各列のトランジスタ領域１２０ｂの両側には、上記実施の形態１と同様、その表面に強誘電体層１１３が形成された下部電極（第１の電極）１１１ａがセルプレート電極として設けられている。
また、上記各下部電極１１１ａの表面の強誘電体層１１３上には、白金等の金属膜をパターニングして形成された上部電極（第２の電極）１１２ｂが上記第１の方向Ｄ１に沿って複数配置されている。ここでは、隣接する上部電極１１２ｂの配置間隔を上記最小加工寸法Ｓ2bとしている。該各上部電極１１２ｂの平面形状は、上記実施の形態１のものと同様、上記第２の方向Ｄ２を長手方向とする長方形形状となっており、しかも該上部電極１１２ｂの面積は下部電極１１１ａの面積より小さくなっている。ここでは、上記下部電極１１１ａと、その上方に位置する複数の上部電極１１２ｂと、該下部電極と上部電極との間の強誘電体層１１３とにより、複数の強誘電体キャパシタ１１０ｂが構成されている。そして、強誘電体キャパシタ１１０ｂは上記トランジスタ領域１２０ｂの両側にそれぞれ配置されている。
また、上記トランジスタ領域１１０ｂを挟んで対向する両下部電極１１１ａの間には、ポリシリコンからなる一対のワード線１２３ｂ１，１２３ｂ２が、１列に並ぶ複数のトランジスタ領域１２０ｂに跨がるよう配置されている。ここでは、ワード線１２３ｂ１，１２３ｂ２の平面形状は一直線状となっている。該各トランジスタ領域における該ワード線の両側には、上記実施の形態１と同様、メモリセルを構成するトランジスタのソース拡散領域，ドレイン拡散領域が形成されている。上記ワード線の各トランジスタ領域上に位置する部分は上記トランジスタのゲート電極を構成しており、基板１０１の表面領域上にゲート絶縁膜を介して位置している。また、上記拡散領域及びワード線の表面は、上記実施の形態１と同様、上記第１及び第２の層間絶縁膜（図示せず）により被覆されている。
そして、上記各トランジスタ領域１２０ｂにおける一対のワード線の内側に位置するソース拡散領域は、上記第１，第２の層間絶縁膜に形成したコンタクトホール１０５ｂ内の接続配線１１３ｃに接続され、該接続配線１１３ｃは、その上の第３の層間絶縁膜（図示せず）に形成したコンタクトホール１０５ｃを介して、上記第１の方向Ｄ１と直交する第２の方向に沿って延びるビット線１１５に接続されている。また、上記各トランジスタ領域１２０ｂにおける一対のワード線の外側に位置するドレイン拡散領域は、接続配線１１３ａにより、各トランジスタ領域に対応する強誘電体キャパシタの上部電極１１２ｂに電気的に接続されている。つまり上記接続配線１１３ａの一端部は、上記第２の層間絶縁膜に形成したコンタクトホール１０４ａを介して上記上部電極１１２ｂに接続され、上記接続配線１１３ａの他端部は、上記第１，第２の層間絶縁膜に形成したコンクタトホール１０５ａを介してドレイン拡散領域に接続されている。
ここでは、上記上部電極１１２ｂの配置間隔を上記実施の形態１に比べて狭くしたことにより、トランジスタ領域１２０ｂでは、ドレイン拡散領域１２１（図２参照）上のコンタクトホール１０５ａ、及びソース拡散領域１２２（図２参照）上のコンタクトホール１０５ｂを、第２の方向Ｄ２に平行な直線上に並ぶよう配置している。また、上記接続配線１１３ａ及び１１３ｃは上記実施の形態１と同様チタンとアルミの２層構造としている。また上記ビット線１１５は、この２層構造の導体層の上側に形成したアルミ層等をパターニングしてなるものである。
なお、その他の構成は上記実施の形態１のものと同一であり、上記第１，第２の層間絶縁膜は上記実施の形態１のものと同一材料から構成され、上記強誘電体キャパシタの強誘電体層１１３も、上記実施の形態１のものと同一の強誘電体材料から構成されている。
このような構成の実施の形態２では、下部電極１１１ａ上に一列に配列される複数の上部電極１１２ｂの配置間隔を最小加工寸法となるようにしているので、上記実施の形態１の効果の他に、メモリセルアレイの占めるレイアウト面積を該実施の形態１に比べて６０％程度に縮小することができる効果がある。
実施の形態３．
図６及び図７は本発明の実施の形態３による強誘電体メモリ装置を説明するための図であり、図６は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図７は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
図において、１００ｃはこの実施の形態３の強誘電体メモリ装置のメモリセルアレイであり、図１〜図３と同一符号は実施の形態１のものと同一のものを示している。
このメモリセルアレイ１００ｃは、実施の形態１における下部電極１１１ａに換えて、この下部電極１１１ａに比べて幅（第２方向Ｄ２の寸法）Ｗ２を拡張した下部電極１１１ｃを備え、この下部電極１１１ｃ上には、上部電極１１２ａを上記第１の方向Ｄ１に沿って２列に配置している。
ここで、上記下部配線１１１ｃ上に第１の方向Ｄ１に沿って配置されている上部電極１１２ａの配置間隔は、上記実施の形態１におけるものと同様寸法Ｓ２となっており、また、第２の方向に沿って並ぶ上部電極１１２ａの配置間隔は、最小加工寸法Ｓ22cとしている。その他の構成は実施の形態１のメモリセルアレイ１００ａと同一である。
このような構成の実施の形態３では、下部電極１１１ｃ上に配置される上部電極１１２ａの平面形状を、長さ方向の寸法Ｌ２が幅方向の寸法Ｗ２より小さい形状としたので、上記上部電極１１２ａの、強誘電体層の材質劣化の影響を受ける領域の幅Ｌ２が短くなり、上記下部電極の側辺とこれに隣接する上部電極の側辺との距離（非オーバーラップ幅）Ｏ11，Ｏ12を狭くしても、強誘電体キャパシタ全体としての特性のばらつきや特性変動を低く抑えることができる。
また、下部電極１１１ｃを幅の広い構造とし、該下部電極１１１ｃ上に、上部電極１１２ａを上記第１の方向Ｄ１に沿って２列に配置するようにしたので、上記実施の形態１に比べて、上部電極１１２ａの２列分に相当する下部電極の面積を縮小することができ、メモリセルアレイの基板上での高密度レイアウトを図ることができる。
さらに、この実施の形態では、下部電極１１１ｃ上にその幅方向に配置されている上部電極１１２ａの配置間隔を加工最小寸法Ｓ22cとしているので、結果的に、メモリセルアレイの基板上で占める面積を実施の形態１に比べて約１０％程度縮小することができる。
実施の形態４．
図８は本発明の実施の形態４による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｄは、この実施の形態４における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｄは上記実施の形態１のものと同様、下部電極１１１ａ上に第２の方向Ｄ２に沿って所定間隔で複数配置されている。ここで、この上部電極１１２ｄは、上記実施の形態１における長方形形状の上部電極１１２ａの四隅を面取りしてなる平面形状となっている。つまり、この上部電極１１２ｄは、上記第２の方向Ｄ２を長手方向とする縦長の８角形形状をなし、いずれの内角もすべて９０度より大きいものとなっている。その他の構成は上記実施の形態１と同様である。
このような構成の実施の形態４では、上部電極１１２ｄを、いずれの内角も９０より大きい多角形形状としているので、上記上部電極１１２ｄのパターニングを行う際の、該上部電極角部での形状のばらつきを低減することができ、これにより、上記実施の形態１の効果に比べて、さらに強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制することができる。この場合、上部電極１１２ｄの面積は実施の形態１のものに比べると若干小さくなるが、長方形形状の上部電極１１２ａの面取りによる面積縮小は、強誘電体キャパシタの容量値にはほとんど影響が生じない程度にすることができる。
なお、上記実施の形態４では、実施の形態１のメモリセルアレイにおいて上部電極１１２ａの四隅を面取りしたものを示したが、これは、実施の形態２あるいは３のメモリセルアレイ１００ｂあるいは１１０ｃにおいて、上部電極１１２ｂあるいは１１２ａの４隅を面取りしたものであってもよく、この場合も上記実施の形態４と同様の効果が得られる。
実施の形態５．
図９は本発明の実施の形態５による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｅは、この実施の形態５における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｅは上記実施の形態１のものと同様、第１の方向Ｄ１に沿って延びる下部電極１１１ａ上に、該第１の方向Ｄ１と垂直な第２の方向Ｄ２に沿って所定ピッチで複数配置されている。ここで、この上部電極１１２ｅは、上記実施の形態１における長方形形状の上部電極１１２ａとは異なり、その平面形状が、上記第１の方向Ｄ１に対して４５°をなす方向Ｄ３を長手方向とする６角形形状となっている。
つまり、この上部電極１１２ｅの６角形形状は、上記第１の方向Ｄ１と平行な相対向する２つの横辺１１２ｅ１，１１２ｅ２と、それぞれこれらの横辺につながり、上記第２の方向Ｄ２と平行な相対向する２つの縦辺１１２ｅ３，１１２ｅ４と、該縦辺１１２ｅ４及び横辺１１２ｅ１との間を結ぶ斜辺１１２ｅ６と、該縦辺１１２ｅ３及び横辺１１２ｅ２との間を結ぶ斜辺１１２ｅ５とから構成されている。ここで、上記斜辺１１２ｅ６及び１１２ｅ５は上記第３の方向Ｄ３と平行となっている。その他の構成は上記実施の形態１と同様である。
このような構成の実施の形態５では、上部電極１１２ｅの平面形状を、上記第１の方向Ｄ１，つまり下部電極１１１ａの長手方向に対して４５°をなす方向Ｄ３を長手方向とする６角形形状としているので、実施の形態１と同様、強誘電体層の第１の方向Ｄ１と平行な両側辺部での材質劣化の影響を受ける、上部電極１１２ｅの領域を少なくすることができる。
また、この実施の形態５では、上部電極１１２ｅの長手方向を、下部電極の幅方向（第２の方向）Ｄ２に対して４５°をなす斜め方向Ｄ３としているので、上記実施の形態１に比べると、決められた幅寸法Ｗ１の下部電極１１１ａ上にて、上部電極１１２ｅの長さを長くすることができる。この結果、本実施の形態５では、強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制しつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができる。具体的には、強誘電体キャパシタの容量値を実施の形態１の強誘電体キャパシタに比べて約２５％程度大きくできる。
さらに、実施の形態５では、隣接する上部電極１１２ｅの、対向する斜辺の距離を、例えば最小加工寸法としても、隣接する上部電極１１２ｅ間の、下部電極１１１ａの両側辺近傍部分には、空き領域１１６ｅが形成されることとなる。この空き領域１１６ｅには、例えばポリシリコンの配線層や半導体素子等を配置することができ、これによりデバイス面積，つまり強誘電体メモリ装置における基板面積を有効に利用することが可能である。
実施の形態６．
図１０は本発明の実施の形態６による強誘電体メモリ装置を説明するための図であり、該強誘電体メモリ装置を構成する強誘電体キャパシタの上部電極の平面形状を示している。
図において、１１２ｆは、この実施の形態６における強誘電体キャパシタを構成する上部電極であり、この上部電極１１２ｆは上記実施の形態１のものと同様、下部電極１１１ａ上に第１の方向Ｄ１に沿って所定ピッチで複数配置されている。ここで、この上部電極１１２ｆは、上記実施の形態１における長方形形状の上部電極１１２ａとは異なり、第１の方向Ｄ１を長手方向とする長方形形状Ｆ０（図１０(b)）の１つの角部ｆｃを切り欠いてなる平面形状Ｆ（図１０(c)）となっている。
つまり、この上部電極１１２ｆの６角形形状Ｆは、上記第１の方向Ｄ１と平行な相対向する横長辺１１２ｆ１及び第１横短辺１１２ｆ２と、上記第１の方向Ｄ１と垂直な第２の方向Ｄ２と平行な相対向する縦長辺１１２ｆ３及び縦短辺１１２ｆ４とを有している。ここで、一端同士がつながった該横長辺１１２ｆ１及び縦長辺１１２ｆ３はそれぞれ、上記長方形形状Ｆ０の横辺ａ１，縦辺ｂ１に一致し、該横短辺１１２ｆ２，縦短辺１１２ｆ４はそれぞれその一端が上記横長辺１１２ｆ１及び縦長辺１１２ｆ３の他端につながり、上記長方形形状Ｆ０の縦辺ａ２及び横辺ｂ２上に位置している。そして、上記形状Ｆは、その一端が上記縦短辺１１２ｆ４の他端につながり、上記横長辺１１２ｆ１と平行な第２の横短辺１１２ｆ５と、一端が上記横短辺１１２ｆ２の他端につながり、他端が上記第２の横短辺１１２ｆ５の他端につながり、かつ上記横短辺１１２ｆ２となす内角が鈍角となる斜辺１１２ｆ６とを有している。
そしてこの実施の形態６では、上記下部電極１１１ａ上には、図１０(c)に示す配置のものと、これを１８０°回転移動させた配置のものとを交互に上記第１の方向Ｄ１に沿って配列している。この際、隣接する両上部電極１１２ｆの一方のものの第２の横短辺１１２ｆ５と、その他方のものの横長辺１１２ｆ１とが同一直線上に位置するようにしている。しかも、隣接する両上部電極１１２ｆの縦辺間の距離は、上記最小加工寸法Ｓ22としている。その他の構成は上記実施の形態１のものと同一である。
このような構成の実施の形態６では、例えば上部電極１１２ｆ（図１０(c)に示す配置のもの）の、下部電極１１１ａの側辺１１１ａ２に近接する横短辺１１２ｆ２部分では、非オーバーラップ幅Ｏ22，つまり該上部電極１１２ｆの横短辺１１２ｆ２と下部電極１１１ａの側辺１１１ａ２との間隔を狭くしているので、強誘電体キャパシタの容量をかせぐことができる。また、上部電極１１２ｆ（図１０(c)に示す配置のもの）の、下部電極１１１ａの側辺１１１ａ１に近接する横長辺１１２ｆ１部分では、非オーバーラップ幅Ｏ21，つまり該上部電極１１２ｆの横長辺１１２ｆ１と下部電極１１１ａの側辺１１１ａ１との間隔を広くしているので、該下部電極１１１ａ上に形成された強誘電体層の側辺部分での材質劣化の影響が強誘電体キャパシタに及ぶのを抑えることができる。これにより強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制しつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができるという効果がある。
さらに、この実施の形態６では、強誘電体キャパシタが一直線上に並ぶのではなく、多少ジグザグに配置されることとなるので、メモリセルアレイのレイアウト，つまりメモリトランジスタと強誘電体キャパシタとの配置の自由度、ひいてはビット線やワード線の配置の自由度を向上させることができる。
さらに、上記実施の形態６においては、上部電極１１２ｆの、下部電極１１１ａの側辺に近接して位置する第１の横短辺１１２ｆ２の長さが、短くなればなるほど、該第１の横短辺１１２ｆ２と下部電極１１１ａの側辺との距離を短くすることにより、強誘電体キャパシタの特性ばらつきや特性変動が発生しやすくなるのを抑えつつ、容量値の増大を図ることができる。
また、上記実施の形態６において、上部電極１１２ｆの平面形状における内角が９０°である４つの隅を面取りして、その内角が９０°以上となるようにすることにより、容量値にもほとんど影響を与えずにさらに特性のばらつきを少なくし特性変動を生じにくくすることもできる。
また、上記実施の形態６においても、縦短辺１１２ｆ４同士が対向する隣接する上部電極１１２ｆの横辺と下部電極１１１ａの側辺との間の領域、つまり該両上部電極１１２ｆの一方の横長辺１１２ｆ１及びその他方の第２の横短辺１１２ｆ５と、下部電極１１１ａの側辺とに挟まれた空き領域１１６ｆには、例えばポリシリコンの配線層や半導体素子を配置することができ、デバイス面積を有効に利用できる効果がある。
図１１は、上記空き領域１１６ｆを、ワード線を構成するポリシリコン層の配置領域として有効利用したメモリセルアレイ１００ｆの構成を示している。
このメモリセルアレイ１００ｆでは、トランジスタ領域１２０ｆは第１の方向Ｄ１を長手方向とする横長形状としており、各トランジスタ領域１２０ｆにおけるドレイン拡散領域上のコンタクトホール１０５ａとソース拡散領域上のコンタクトホール１０５ｂとを第１の方向Ｄ１に平行な直線上に配置している。そして、上記第１の方向Ｄ１に沿って並ぶトランジスタ領域１２０ｆの両側に、該第１の方向Ｄ１に沿って一対のワード線１２３ｆ１及び１２３ｆ２を配置している。また上記ワード線１２３ｆ１及び１２３ｆ２は、それぞれ上記各トランジスタ領域１２０ｆのソース，ドレイン拡散領域間に位置する、ゲート電極を構成するゲート部１２３ｆ11及び１２３ｆ22を有している。このゲート部１２３ｆ11及び１２３ｆ22は上記ワード線と一体に形成され、該ワード線のゲート部との接続部分及びその近傍部分は、上記下部配線１１１ａの空き領域１１６ｆの直下部分に配置されている。
通常、下部電極１１１ａの強誘電体キャパシタが構成される部分は、平坦である必要があり、この部分の下側には他の構成部材を配置することができないが、この実施の形態６では、下部電極１１１ａの、上部電極１１２ｆ直下以外の部分には、上記空き領域１１６ｆが形成されるため、この空き領域１１６ｆの下側には、上記のように例えばワード線１２３ｆ１及び１２３ｆ２の一部を配置することができ、これによりデバイス面積，つまり基板上でのメモリセルアレイの占有面積を有効利用することができる。
なお、上述した実施の形態１〜６の他に、これらを組み合わせたメモリセルアレイの構成を実現することも可能である。
また、上記実施の形態では、強誘電体キャパシタの構造として、強誘電体メモリ装置を構成するメモリセルアレイにおけるものを挙げたが、各実施の形態で示した強誘電体キャパシタの構造は、メモリセルアレイ以外の回路に適用することも可能である。
実施の形態７．
図１２及び図１３は本発明の実施の形態７による強誘電体メモリ装置を説明するための図であり、図１２は該強誘電体メモリ装置を構成するメモリセルアレイを示す平面図、図１３は上記メモリセルアレイにおける、強誘電体キャパシタを構成する上部電極と下部電極との位置関係を示す図である。
図において、１００ｇはこの実施の形態７の強誘電体メモリ装置を構成するメモリセルアレイである。このメモリセルアレイ１００ｇでは、上部電極１１２ｇの平面形状を、上記実施の形態２における上部電極１１２ｂの、第２の方向Ｄ２に沿った両側辺の中央部から切り込み１１２ｇ１を入れた形状としたものであり、その他の構成は上記実施の形態２の同一である。
このような構成の実施の形態７では、上部電極１１２ａ上に形成されるコンタクトホール１０４ａからの不純物の拡散による強誘電体層の材質劣化が、上部電極１１２ａの中央に対応する部分に及ぶのを、上記切り込み１１２ｇ１によりある程度阻止することができる。つまり上記コンタクトホール１０４ａからの不純物の拡散による強誘電体層の材質劣化の生ずる領域が上部電極１１２ｂの中央部側に広がるのを防止でき、強誘電体層の材質劣化の生じない領域を広く確保することができる。これにより、強誘電体キャパシタの特性ばらつきや特性劣化を効果的に抑制することができる。
産業上の利用可能性
以上のように本発明（請求項１）に係る半導体装置によれば、第１の方向を長手方向とし、該第１の方向と直交する第２の方向を幅方向とする帯状平面形状の第１の電極を有するとともに、該第１の電極上に強誘電体層を介して第２の電極を配置して強誘電体キャパシタを構成し、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有し、該第２の電極の平面形状を、上記第１の方向と第２の方向との間の方向を長手方向とする平面形状としたので、上記第２の電極における、第１の電極の側辺に沿って位置する領域が、第２の電極の全体に対して占める割合が少なくなり、これにより、強誘電体キャパシタが、上記強誘電体層の、第１の電極の側辺部に対応する領域での材質劣化の影響を受けにくい構造となる。この結果、強誘電体キャパシタの特性ばらつきを抑え、しかも特性変動を起こしにくくすることができる効果がある。
また、この場合、第２の電極の面積を縮小することなく、第１の電極の側辺とこれに隣接する第２の電極の側辺との距離を小さくでき、メモリセルアレイのレイアウト面積を強誘電体キャパシタの容量の低下を招くことなく小さくできるという効果がある。
また、この発明（請求項２）によれば、請求項１記載の半導体装置において、第２の電極の平面形状を多角形形状とし、第２の電極の平面形状における各内角の大きさをいずれも９０°度以上としたので、第２の電極の加工をより再現性よく行うことが可能となり、これにより強誘電体キャパシタの特性ばらつきや特性変動をより抑制することができる効果がある。
この発明（請求項３）に係る半導体装置によれば、第１の方向を長手方向とし、該第１の方向と直交する第２の方向を幅方向とする帯状平面形状の第１の電極を有するとともに、該第１の電極上に強誘電体層を介して第２の電極を配置して強誘電体キャパシタを構成し、上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有し、上記第１の電極の第１の方向と平行な第１側辺に最も近接して対向する第２の電極の第１側辺の長さを、上記第１の電極の第１の方向と平行な第２側辺に最も近接して対向する第２の電極の第２側辺の長さより長くし、第２の電極の第１側辺から第１の電極の第１側辺までの距離が、第２の電極の第２側辺から第１の電極の第２側辺までの距離より大きくしたので、第２の電極の第１，第２側辺のうち長い方が第１の電極の側辺から遠ざかることとなって、強誘電体キャパシタが、上記強誘電体層の、第１の電極の側辺部に対応する領域での材質劣化の影響を受けにくくなる。また、第２の電極の第１，第２側辺のうち短い方が第１の電極の側辺に近づくこととなって、強誘電体キャパシタの容量が増大することとなる。この結果、強誘電体キャパシタの特性ばらつきや特性変動を抑えつつ、強誘電体キャパシタの面積を大きくして容量値を大きくすることができる効果がある。
また、この発明では、強誘電体キャパシタをジグザグに配置しやすくなり、これによりメモリセルアレイのレイアウト，つまりメモリトランジスタと強誘電体キャパシタとの配置の自由度、ひいてはビット線やワード線の配置の自由度を簡単に向上できる。
また、この発明（請求項４）によれば、請求項３記載の半導体装置において、第２の電極の平面形状を多角形形状とし、第２の電極の平面形状における各内角の大きさをいずれも９０°度以上としたので、第２の電極の加工をより再現性よく行うことが可能となり、これにより強誘電体キャパシタの特性ばらつきや特性変動をより抑制することができる効果がある。
Claims (4)
- 第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、
該第１の電極と対向するよう配置され、上記第１の方向と第２の方向との間の方向をその長手方向とする平面形状を有する第２の電極と、
上記第１の電極と第２の電極との間に配置された強誘電体層とを備え、
上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、
上記第１，第２の電極及び該両電極間の強誘電体層により強誘電体キャパシタが構成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上であることを特徴とする半導体装置。 - 第１の方向に沿って延び、該第１の方向と垂直な第２の方向を幅方向とする平面形状を有する第１の電極と、
該第１の電極と対向するよう配置され、該第１の電極の第１の方向と平行な第１側辺に最も近接して対向する第１側辺、及び該第１の電極の第１の方向と平行な第２側辺に最も近接して対向する第２側辺を有する第２の電極と、
上記第１の電極と第２の電極との間に挟持された強誘電体層とを備え、
上記第１の電極が上記強誘電体層の下部に配置され、且つ、上記第１の電極と上記強誘電体層とが同一のパターン形状を有しており、
上記第１，第２の電極及び該両電極間の強誘電体層により強誘電体キャパシタが構成されており、
上記第２の電極の第１側辺の長さがその第２側辺の長さよりも長く、かつ該第２の電極の第１側辺から第１の電極の第１側辺までの距離が、該第２の電極の第２側辺から第１の電極の第２側辺までの距離より大きくなっていることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
上記第２の電極の平面形状は多角形形状であり、該第２の電極の平面形状における内角の大きさは、いずれも９０度以上であることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9826796 | 1996-04-19 | ||
| PCT/JP1997/001347 WO1997040531A1 (fr) | 1996-04-19 | 1997-04-18 | Dispositif pour semi-conducteur |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4386210B2 true JP4386210B2 (ja) | 2009-12-16 |
Family
ID=14215177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53791597A Expired - Lifetime JP4386210B2 (ja) | 1996-04-19 | 1997-04-18 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6163043A (ja) |
| EP (1) | EP0836226A4 (ja) |
| JP (1) | JP4386210B2 (ja) |
| KR (1) | KR100303682B1 (ja) |
| CN (1) | CN1142587C (ja) |
| TW (1) | TW322635B (ja) |
| WO (1) | WO1997040531A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW322635B (ja) * | 1996-04-19 | 1997-12-11 | Matsushita Electron Co Ltd | |
| US6452776B1 (en) * | 2000-04-06 | 2002-09-17 | Intel Corporation | Capacitor with defect isolation and bypass |
| JP3901432B2 (ja) * | 2000-08-22 | 2007-04-04 | セイコーエプソン株式会社 | 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法 |
| TWI224578B (en) * | 2001-01-18 | 2004-12-01 | Ibm | Fabrication of silicon micro mechanical structures |
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US20030001188A1 (en) * | 2001-06-27 | 2003-01-02 | Nakagawa Osamu Samuel | High-dielectric constant metal-insulator metal capacitor in VLSI multi-level metallization systems |
| JP2004047943A (ja) | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| DE10308927A1 (de) * | 2003-02-28 | 2004-09-16 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn |
| EP1793367A3 (en) * | 2005-12-02 | 2009-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US20100308390A1 (en) * | 2007-12-21 | 2010-12-09 | Nxp B.V. | Memory cell suitable for dram memory |
| KR101037501B1 (ko) * | 2008-10-30 | 2011-05-26 | 주식회사 하이닉스반도체 | 고집적 반도체 기억 장치 |
| JP6142710B2 (ja) * | 2013-07-24 | 2017-06-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその設計方法 |
| TWI550830B (zh) * | 2014-05-23 | 2016-09-21 | 旺宏電子股份有限公司 | 半導體結構及其製造方法 |
| CN105226061B (zh) * | 2014-06-10 | 2018-04-24 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
| US9252155B2 (en) * | 2014-06-20 | 2016-02-02 | Macronix International Co., Ltd. | Memory device and method for manufacturing the same |
| CN110164489B (zh) * | 2019-05-28 | 2021-05-07 | 珠海创飞芯科技有限公司 | 优化Nor Flash存储阵列面积的相关方法及系统 |
| CN110349960B (zh) * | 2019-07-08 | 2021-06-18 | 上海华虹宏力半导体制造有限公司 | 嵌入式闪存的版图结构、嵌入式闪存及其形成方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006498A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| JPH04144282A (ja) * | 1990-10-05 | 1992-05-18 | Seiko Epson Corp | 半導体装置 |
| JPH04225510A (ja) * | 1990-12-27 | 1992-08-14 | Tosoh Corp | コンデンサアレー |
| JPH0590489A (ja) * | 1991-09-30 | 1993-04-09 | Fujitsu Ltd | 半導体集積回路 |
| JPH05182857A (ja) * | 1991-12-27 | 1993-07-23 | Rohm Co Ltd | 薄膜コンデンサ |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| JP3239445B2 (ja) * | 1992-06-09 | 2001-12-17 | セイコーエプソン株式会社 | 誘電体素子及びその製造方法並びに半導体記憶装置 |
| JP3476845B2 (ja) * | 1992-06-09 | 2003-12-10 | セイコーエプソン株式会社 | 誘電体素子及び半導体記憶装置 |
| JPH0669418A (ja) * | 1992-08-21 | 1994-03-11 | Fujitsu Ltd | 半導体装置 |
| JPH06204404A (ja) * | 1992-12-28 | 1994-07-22 | Hitachi Ltd | 半導体装置、並びに容量素子およびその製造方法 |
| JPH06244133A (ja) * | 1993-02-22 | 1994-09-02 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP2912816B2 (ja) * | 1994-02-24 | 1999-06-28 | 松下電子工業株式会社 | 半導体装置および半導体装置の製造方法 |
| EP0736905B1 (en) * | 1993-08-05 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor and manufacturing method thereof |
| JP2845727B2 (ja) * | 1993-08-05 | 1999-01-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3110605B2 (ja) * | 1994-03-25 | 2000-11-20 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US5548475A (en) * | 1993-11-15 | 1996-08-20 | Sharp Kabushiki Kaisha | Dielectric thin film device |
| US5508881A (en) * | 1994-02-01 | 1996-04-16 | Quality Microcircuits Corporation | Capacitors and interconnect lines for use with integrated circuits |
| JP2875733B2 (ja) * | 1994-02-15 | 1999-03-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3460347B2 (ja) * | 1994-03-30 | 2003-10-27 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5760432A (en) * | 1994-05-20 | 1998-06-02 | Kabushiki Kaisha Toshiba | Thin film strained layer ferroelectric capacitors |
| US5519235A (en) * | 1994-11-18 | 1996-05-21 | Bell Communications Research, Inc. | Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes |
| KR100322695B1 (ko) * | 1995-03-20 | 2002-05-13 | 윤종용 | 강유전성캐패시터의제조방법 |
| US5638252A (en) * | 1995-06-14 | 1997-06-10 | Hughes Aircraft Company | Electrical device and method utilizing a positive-temperature-coefficient ferroelectric capacitor |
| US5804823A (en) * | 1995-10-10 | 1998-09-08 | Raytheon Company | Bismuth layered structure pyroelectric detectors |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| TW322635B (ja) * | 1996-04-19 | 1997-12-11 | Matsushita Electron Co Ltd | |
| US5773314A (en) * | 1997-04-25 | 1998-06-30 | Motorola, Inc. | Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells |
-
1997
- 1997-04-18 TW TW086105036A patent/TW322635B/zh not_active IP Right Cessation
- 1997-04-18 US US08/981,265 patent/US6163043A/en not_active Expired - Fee Related
- 1997-04-18 EP EP97917434A patent/EP0836226A4/en not_active Withdrawn
- 1997-04-18 JP JP53791597A patent/JP4386210B2/ja not_active Expired - Lifetime
- 1997-04-18 KR KR1019970709552A patent/KR100303682B1/ko not_active IP Right Cessation
- 1997-04-18 WO PCT/JP1997/001347 patent/WO1997040531A1/ja not_active Application Discontinuation
- 1997-04-18 CN CNB971906068A patent/CN1142587C/zh not_active Expired - Fee Related
-
2000
- 2000-08-11 US US09/637,723 patent/US6420743B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW322635B (ja) | 1997-12-11 |
| CN1142587C (zh) | 2004-03-17 |
| EP0836226A4 (en) | 2001-09-05 |
| EP0836226A1 (en) | 1998-04-15 |
| US6420743B1 (en) | 2002-07-16 |
| CN1194723A (zh) | 1998-09-30 |
| KR19990028241A (ko) | 1999-04-15 |
| KR100303682B1 (ko) | 2001-11-02 |
| WO1997040531A1 (fr) | 1997-10-30 |
| US6163043A (en) | 2000-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4386210B2 (ja) | 半導体装置 | |
| JP3174209B2 (ja) | 不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法 | |
| US6768151B2 (en) | Semiconductor memory device with memory cells having same characteristics and manufacturing method for the same | |
| US6967365B2 (en) | Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same | |
| US20140091430A1 (en) | Semiconductor device including operative capacitors and dummy capacitors | |
| JPH03124059A (ja) | 半導体記憶装置 | |
| JPH0412564A (ja) | 半導体記憶装置およびその製造方法 | |
| US6867447B2 (en) | Ferroelectric memory cell and methods for fabricating the same | |
| JPH02156566A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08288470A (ja) | 不揮発性ランダムアクセスメモリアレイ | |
| JP3236262B2 (ja) | 強誘電体メモリ装置 | |
| JP3629123B2 (ja) | Ｄｒａｍセルアレイ及びｄｒａｍセルアレイの構成要素を配列する方法 | |
| US6795329B2 (en) | Memory integrated circuit | |
| US6323510B1 (en) | Semiconductor memory device having an array of memory cells including a select transistor and a storage capacitor wiring lines at 45° angles | |
| JP3250665B2 (ja) | 誘電体メモリおよびその製造方法並びに誘電体キャパシタ | |
| US20040169202A1 (en) | Ferroelectric memory devices having an expanded plate electrode and methods for fabricating the same | |
| US20060039177A1 (en) | Ferroelectric memory | |
| US8129766B2 (en) | Semiconductor memory device comprising shifted contact plugs | |
| JP3930978B2 (ja) | 強誘電体メモリ装置 | |
| JP2000294743A (ja) | 強誘電体メモリ装置 | |
| US20080067567A1 (en) | Semiconductor device | |
| JP2002026278A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JPS61194867A (ja) | 半導体集積回路装置 | |
| JPH04354389A (ja) | 強誘電体メモリセル | |
| JPH05175454A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080218 |
|
| A72 | Notification of change in name of applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A721 Effective date: 20081203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090716 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090924 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |