CN110164489B - 优化Nor Flash存储阵列面积的相关方法及系统 - Google Patents

优化Nor Flash存储阵列面积的相关方法及系统 Download PDF

Info

Publication number
CN110164489B
CN110164489B CN201910450923.XA CN201910450923A CN110164489B CN 110164489 B CN110164489 B CN 110164489B CN 201910450923 A CN201910450923 A CN 201910450923A CN 110164489 B CN110164489 B CN 110164489B
Authority
CN
China
Prior art keywords
optimized
storage
target
array
memory array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910450923.XA
Other languages
English (en)
Other versions
CN110164489A (zh
Inventor
冯一飞
王志刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Chuangfeixin Technology Co Ltd
Original Assignee
Zhuhai Chuangfeixin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Chuangfeixin Technology Co Ltd filed Critical Zhuhai Chuangfeixin Technology Co Ltd
Priority to CN201910450923.XA priority Critical patent/CN110164489B/zh
Publication of CN110164489A publication Critical patent/CN110164489A/zh
Application granted granted Critical
Publication of CN110164489B publication Critical patent/CN110164489B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2113/00—Details relating to the application field
    • G06F2113/18—Chip packaging

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法，有效的将较大比特的待优化Nor Flash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标Nor Flash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。

Description

优化Nor Flash存储阵列面积的相关方法及系统
技术领域
本发明涉及存储器技术领域，更为具体地说，涉及一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法。
背景技术
对于芯片设计来说，芯片版图设计是其中重要的一步。尤其的对于消费型芯片，在版图设计中控制芯片的尺寸，进而通过优化版图的结构缩小芯片的尺寸，能够有效的控制芯片的成本。如在Nor Flash(非易失性)存储器中，主要面积是存储阵列的面积，通过优化存储阵列的面积就可以缩小芯片的尺寸，因此，如何优化Nor Flash存储阵列面积为现今研究人员的研发方向之一。
发明内容
有鉴于此，本发明提供了一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法，有效的将较大比特的待优化Nor Flash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标Nor Flash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了NorFlash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。
为实现上述目的，本发明提供的技术方案如下：
一种优化Nor Flash存储阵列面积的版图布局方法，包括：
提供一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；
将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
可选的，所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。
可选的，在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。
相应的，本发明还提供了一种优化Nor Flash存储阵列面积的版图布局系统，包括：
获取模块，所述获取模块用于获取一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
截取模块，所述截取模块在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
以及，处理模块，所述处理模块将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；并将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
可选的，所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。
可选的，在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。
相应的，本发明还提供了一种Nor Flash存储器的制备方法，采用上述优化NorFlash存储阵列面积的版图布局方法得到的目标Nor Flash存储阵列版图进行制备。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种优化Nor Flash存储阵列面积的版图布局方法及系统、NorFlash存储器的制备方法，包括：提供一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
由上述内容可知，本发明提供的技术方案，有效的将较大比特的待优化Nor Flash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标Nor Flash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种优化Nor Flash存储阵列面积的版图布局方法的流程图；
图2为本申请实施例提供的另一种优化Nor Flash存储阵列面积的版图布局方法的流程图；
图3-图6为图2中各步骤相应的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，对于芯片设计来说，芯片版图设计是其中重要的一步。尤其的对于消费型芯片，在版图设计中控制芯片的尺寸，进而通过优化版图的结构缩小芯片的尺寸，能够有效的控制芯片的成本。如在Nor Flash存储器中，主要面积是存储阵列的面积，通过优化存储阵列的面积就可以缩小芯片的尺寸，因此，如何优化Nor Flash存储阵列面积为现今研究人员的研发方向之一。
基于此，本申请实施例提供了一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法，有效的将较大比特的待优化Nor Flash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标Nor Flash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图6对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种优化Nor Flash存储阵列面积的版图布局方法的流程图，其中，优化Nor Flash存储阵列面积的版图布局方法包括：
S1、提供一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
S2、在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
S3、将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；
S4、将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
由上述内容可知，本申请实施例提供的技术方案，有效的将较大比特的待优化NorFlash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标NorFlash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。
下面通过一具体的Nor Flash存储阵列版图对本申请实施例提供的技术方案进行详细的描述。需要说明的是，本申请实施例提供的所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。以及，本申请实施例提供的在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。其中，每一存储块为2Mb存储块，因此，本申请实施例提供的待优化Nor Flash存储阵列版图为16Mb的Nor Flash存储阵列版图，以及，目标Nor Flash存储阵列版图为4Mb的NorFlash存储阵列版图。
具体参考图2所示，为本申请实施例提供的另一种优化Nor Flash存储阵列面积的版图布局方法的流程图，其中，优化Nor Flash存储阵列面积的版图布局方法包括：
S1’、提供一16Mb的待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧；
S2’、在所述待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应；
S3’、将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；
S4’、将所述目标存储阵列和所述外围电路整体旋转90°得到4Mb的目标Nor Flash存储阵列版图。
结合图3至图6所示，图3至图6为对应图2中各步骤的结构示意图。如图3所示，对应步骤S1’，提供一16Mb的待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列100及外围电路200，所述待优化存储阵列100包括2列待优化存储库110，每一待优化存储库110包括4个存储块111，且每列所述待优化存储库110的存储块111相对应，所述外围电路200位于所述待优化存储阵列100在列排列方向X上的一侧。
如图4所示，对应步骤S2’，在所述待优化存储库中截取1个存储块得到目标存储阵列300，其中，所述目标存储阵列300包括2列目标存储库310，每一目标存储库包括1个存储块111，且每列所述目标存储库310的存储块111相对应。
可以理解的，在截取2列目标存储库中的存储块时，可以截取其中位于任意同一行的存储块，对此本申请不做具体限制，需要根据实际应用进行具体截取。
如图5所示，对应步骤S3’，将所述目标存储阵列300旋转90°并靠向所述外围电路200，所述目标存储阵列300位于所述外围电路200在列的延伸方向Y的延伸长度范围内。
可以理解的，在对目标存储阵列进行旋转90度时，可以以图示中目标存储阵列的任意一端角为原点进行旋转，且旋转后将目标存储阵列靠近外围电路所在区域，以较小当前版图在X方向上的长度。
如图6所示，对应步骤S3’，将所述目标存储阵列300和所述外围电路200整体旋转90°得到4Mb的目标Nor Flash存储阵列版图。
可以理解的是，最终将目标存储阵列和外围电路整体旋转90°，进而能够使得目标Nor Flash存储阵列版图的存储阵列，与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。以及，通过图3和图6所示版图对比，可以明显看出目标Nor Flash存储阵列版图的面积达到了缩小的目的。
相应的，本申请实施例还提供了一种优化Nor Flash存储阵列面积的版图布局系统，包括：
获取模块，所述获取模块用于获取一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
截取模块，所述截取模块在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
以及，处理模块，所述处理模块将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；并将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
在本申请一实施例中，本申请提供的所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。以及，在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。
相应的，本申请实施例还提供了一种Nor Flash存储器的制备方法，采用上述任意一实施例提供的优化Nor Flash存储阵列面积的版图布局方法得到的目标Nor Flash存储阵列版图进行制备。
本申请实施例提供了一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法，包括：提供一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
由上述内容可知，本申请实施例提供的技术方案，有效的将较大比特的待优化NorFlash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标NorFlash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种优化Nor Flash存储阵列面积的版图布局方法，其特征在于，包括：
提供一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内，所述列方向为所述待优化存储库的M个存储块的延伸排列方向；
将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图。
2.根据权利要求1所述的优化Nor Flash存储阵列面积的版图布局方法，其特征在于，所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。
3.根据权利要求2所述的优化Nor Flash存储阵列面积的版图布局方法，其特征在于，在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。
4.一种优化Nor Flash存储阵列面积的版图布局系统，其特征在于，包括：
获取模块，所述获取模块用于获取一待优化Nor Flash存储阵列版图，其中，所述待优化Nor Flash存储阵列版图包括待优化存储阵列及外围电路，所述待优化存储阵列包括N列待优化存储库，每一待优化存储库包括M个存储块，且每列所述待优化存储库的存储块相对应，所述外围电路位于所述待优化存储阵列在列排列方向上的至少一侧，M和N均为不小于2的整数；
截取模块，所述截取模块在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，其中，所述目标存储阵列包括N列目标存储库，每一目标存储库包括K个存储块，且每列所述目标存储库的存储块相对应，K为不大于M的一半的正整数、且K小于N；
以及，处理模块，所述处理模块将所述目标存储阵列旋转90°并靠向所述外围电路，所述目标存储阵列位于所述外围电路在列方向的延伸长度范围内；并将所述目标存储阵列和所述外围电路整体旋转90°得到目标Nor Flash存储阵列版图，所述列方向为所述待优化存储库的M个存储块的延伸排列方向。
5.根据权利要求4所述的优化Nor Flash存储阵列面积的版图布局系统，其特征在于，所述待优化存储阵列包括2列待优化存储库，每一待优化存储库包括4个存储块。
6.根据权利要求5所述的优化Nor Flash存储阵列面积的版图布局系统，其特征在于，在所述待优化存储库中截取互相相邻的K个存储块得到目标存储阵列，包括：
在待优化存储库中截取1个存储块得到目标存储阵列，其中，所述目标存储阵列包括2列目标存储库，每一目标存储库包括1个存储块，且每列所述目标存储库的存储块相对应。
7.一种Nor Flash存储器的制备方法，其特征在于，采用权利要求1～3任意一项所述优化Nor Flash存储阵列面积的版图布局方法得到的目标Nor Flash存储阵列版图进行制备。
CN201910450923.XA 2019-05-28 2019-05-28 优化Nor Flash存储阵列面积的相关方法及系统 Active CN110164489B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910450923.XA CN110164489B (zh) 2019-05-28 2019-05-28 优化Nor Flash存储阵列面积的相关方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910450923.XA CN110164489B (zh) 2019-05-28 2019-05-28 优化Nor Flash存储阵列面积的相关方法及系统

Publications (2)

Publication Number Publication Date
CN110164489A CN110164489A (zh) 2019-08-23
CN110164489B true CN110164489B (zh) 2021-05-07

Family

ID=67629561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910450923.XA Active CN110164489B (zh) 2019-05-28 2019-05-28 优化Nor Flash存储阵列面积的相关方法及系统

Country Status (1)

Country Link
CN (1) CN110164489B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1194723A (zh) * 1996-04-19 1998-09-30 松下电子工业株式会社 半导体器件
US7495943B2 (en) * 2006-01-24 2009-02-24 Hitachi, Ltd. Semiconductor memory device
CN102831268A (zh) * 2012-08-16 2012-12-19 复旦大学 支持用户定制的可编程逻辑器件版图快速生成方法
CN107680963A (zh) * 2017-10-09 2018-02-09 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
US9899100B2 (en) * 2016-06-22 2018-02-20 Magnachip Semiconductor, Ltd. One time programmable (OTP) cell and an OTP memory array using the same
CN108257166A (zh) * 2018-01-11 2018-07-06 上海华虹宏力半导体制造有限公司 版图的仿真图像和硅片sem图像自动匹配的方法
CN108446412A (zh) * 2017-02-16 2018-08-24 龙芯中科技术有限公司 存储器编译方法、装置及生成的存储器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022032B (zh) * 2012-12-07 2015-11-18 中国科学院微电子研究所 标准单元库版图设计方法、布局方法及标准单元库
CN104681558B (zh) * 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法
CN108984805B (zh) * 2017-05-31 2021-10-22 中国科学院微电子研究所 一种改善cmp缺陷的优化方法及系统

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1194723A (zh) * 1996-04-19 1998-09-30 松下电子工业株式会社 半导体器件
US7495943B2 (en) * 2006-01-24 2009-02-24 Hitachi, Ltd. Semiconductor memory device
CN102831268A (zh) * 2012-08-16 2012-12-19 复旦大学 支持用户定制的可编程逻辑器件版图快速生成方法
US9899100B2 (en) * 2016-06-22 2018-02-20 Magnachip Semiconductor, Ltd. One time programmable (OTP) cell and an OTP memory array using the same
CN108446412A (zh) * 2017-02-16 2018-08-24 龙芯中科技术有限公司 存储器编译方法、装置及生成的存储器
CN107680963A (zh) * 2017-10-09 2018-02-09 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
CN108257166A (zh) * 2018-01-11 2018-07-06 上海华虹宏力半导体制造有限公司 版图的仿真图像和硅片sem图像自动匹配的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Scalable Self-Aligned Contact NOR Flash Technology;M. Wei;《2007 IEEE Symposium on VLSI Technology》;20071008;226-227 *

Also Published As

Publication number Publication date
CN110164489A (zh) 2019-08-23

Similar Documents

Publication Publication Date Title
CA3069185C (en) Operation accelerator
JP6276296B2 (ja) トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法
US9219072B2 (en) Nonvolatile memory devices having a three dimensional structure utilizing strapping of a common source region and/or a well region
US8645749B2 (en) Systems and methods for storing and recovering controller data in non-volatile memory devices
US20140359225A1 (en) Multi-core processor and multi-core processor system
US20160085625A1 (en) Self-accumulating exclusive or program
CN109785882B (zh) 具有虚拟体化架构的sram及包括其的系统和方法
US20180276161A1 (en) PCIe VIRTUAL SWITCHES AND AN OPERATING METHOD THEREOF
KR20170093211A (ko) 메모리 액세스 방법, 저장-클래스 메모리, 및 컴퓨터 시스템
CN110164489B (zh) 优化Nor Flash存储阵列面积的相关方法及系统
WO2021242349A1 (en) Memory access commands with near-memory address generation
CN111382001A (zh) 用于存储装置中的扩展性错误校正的方法和装置
CN108169716B (zh) 基于sdram芯片的sar成像系统矩阵转置装置和图案交织方法
CN112447224A (zh) 行锤击减轻
US20200233819A1 (en) Memory rank design for a memory channel that is optimized for graph applications
JP6391719B2 (ja) トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法
US20160358642A1 (en) Mobile device and operation method thereof
US11010304B2 (en) Memory with reduced exposure to manufacturing related data corruption errors
CN111124290A (zh) 应用于闪存存储装置的冗余方法及闪存存储装置
Balasubramonian Making the case for feature-rich memory systems: The march toward specialized systems
US20100259963A1 (en) Data line layouts
WO2019112937A1 (en) Data movement operations in non-volatile memory
US20170131933A1 (en) Integrated circuit memory devices with customizable standard cell logic
US20140198555A1 (en) Methods and Apparatus for ROM Devices
US20230207013A1 (en) Memory device including row decoder

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant