JPH08288470A - 不揮発性ランダムアクセスメモリアレイ - Google Patents

不揮発性ランダムアクセスメモリアレイ

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JPH08288470A
JPH08288470A JP8048121A JP4812196A JPH08288470A JP H08288470 A JPH08288470 A JP H08288470A JP 8048121 A JP8048121 A JP 8048121A JP 4812196 A JP4812196 A JP 4812196A JP H08288470 A JPH08288470 A JP H08288470A
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memory
source
transistor
drain region
memory cells
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JP8048121A
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Jr Robert E Jones
ロバート・エドウィン・ジョーンズ・ジュニア
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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Abstract

(57)【要約】 【課題】 小型かつ信頼性ある不揮発性ランダムアクセ
スメモリ（ＮＶＲＡＭ）装置を実現する。 【解決手段】 ＮＶＲＡＭアレイ３０はドライブ線セグ
メントＤＳＬ１１に関連する部分３１を有する。ドライ
ブ線セグメントＤＳＬ１１は制御トランジスタ３２によ
ってドライブ線ＤＬ１に結合されている。この配置はド
ライブ線セグメントＤＳＬ１１の部分である導電性部材
１１２がメモリ容量１１８とほぼ同じ高さで形成できる
ようにする。このレイアウトはさらにドライブ線Ｄ
Ｌ１，ＤＬ２とビット線ＢＬ１１，ＢＬ１２，Ｂ
Ｌ１３，ＢＬ１４が、トランジスタの間ではなく、制御
およびメモリトランジスタ３２，３４の上に形成できる
ようにする。このプロセスは小型かつ信頼性あるＮＶＲ
ＡＭ装置を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
かつより特定的には、不揮発性ランダムアクセスメモリ
（ＮＶＲＡＭ）に関する。
【０００２】
【従来の技術】図１は、不揮発性ランダムアクセスメモ
リセル１の回路図を含む。メモリセル１は強誘電体容量
（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｃａｐａｃｉｔｏｒ）
２およびｎチャネル金属−酸化物−半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）３を含む。ＭＯＳＦＥＴ３の
ゲートはワード線ＷＬに結合されている。ＭＯＳＦＥＴ
３のソース／ドレイン領域はビット線ＢＬに結合されて
いる。強誘電体容量２の１つの電極はＭＯＳＦＥＴ３の
他のソース／ドレイン領域に結合され、かつ強誘電体容
量２の他の電極はドライブ線ＤＬに結合されている。メ
モリセル１は１トランジスタ、１容量ＮＶＲＡＭセルの
例である。他の実施形態では、ＮＶＲＡＭセルは２つの
トランジスタおよび１つの強誘電体容量、あるいは４つ
のトランジスタおよび２つの強誘電体容量を含む。２お
よび４トランジスタＮＶＲＡＭについては、等しい数の
ｐチャネルおよびｎチャネルトランジスタが使用され
る。これらの他のメモリセルは当業者に知られている。
【０００３】図２は１つの形式のＮＶＲＡＭセル１の平
面図を含む。ＮＶＲＡＭセル２０の平面図はビット線で
ある相互接続部２１、ワード線であるポリシリコン導電
部材２２、アクティブ領域２３、導電性ストラップ２
４、強誘電体容量２５、およびドライブ線２６を含む。
フィールドアイソレーション領域２８はアクティブ領域
２３の外側のいたるところに横たわっている。相互接続
部２１、ポリシリコン導電部材２２、導電性ストラップ
２４、強誘電体容量２５、およびドライブ線２６はフィ
ールドアイソレーション領域２８の上に横たわってい
る。相互接続部２１および導電性ストラップ２４は同じ
層から形成される。従って、ビット線は強誘電体容量２
５の上に形成することができず、かつメモリセルは比較
的大型化する傾向にある。
【０００４】伝統的なＮＶＲＡＭにおいては、ドライブ
線は典型的には図１に示される容量２と同様の１列また
は行の強誘電体容量に接続される。ドライブ線はその行
または列に沿って横たわる多数の強誘電体容量に電気的
に接続される。ドライブ線に沿ったメモリセルのいずれ
かをアクセスする場合、その行または列に沿ったすべて
の強誘電体容量が影響を受ける。
【０００５】
【発明が解決しようとする課題】ＮＶＲＡＭ内の強誘電
体容量にともなう問題はそれらが「疲労（ｆａｔｉｇｕ
ｅ）」と称される問題を受けることである。強誘電体容
量における電位がきわめて多数回切り替えられた後に、
該強誘電体容量は最終的にＮＶＲＡＭセルのために必要
な残留分極（ｒｅｍａｎｅｎｔ ｐｏｌａｒｉｚａｔｉ
ｏｎ）を保持することかできなくなる。そのような場
合、メモリセルはもはやＮＶＲＡＭセルとして機能しな
い。
【０００６】従って、本発明の目的は上記従来例の問題
を解決し、小型かつ信頼性あるＮＶＲＡＭを実現するこ
とにある。
【０００７】
【課題を解決するための手段】不揮発性ランダムアクセ
スメモリ（ＮＶＲＡＭ）アレイは積層された容量および
スペース効率のよい容量の形式のＮＶＲＡＭセルによっ
て特に有用なものとなる。ドライブ線セグメントである
導電性部材が制御トランジスタのソース／ドレイン領域
の上に形成される。ドライブ線およびビット線のための
相互接続部は、トランジスタの間に対して、制御および
メモリトランジスタの上に形成される。本プロセスは小
型かつ信頼性あるＮＶＲＡＭが形成できるようにする。
本発明は以下に説明する実施形態によりさらによく理解
できる。
【０００８】
【発明の実施の形態】図３は、“ｘ４”形のメモリアー
キテクチャを有するＮＶＲＡＭアレイ３０の回路図を示
す。“ｘ４”メモリアーキテクチャはワード長が４ビッ
ト（４つのメモリセル）の長さであることを意味する。
もしＮＶＲＡＭアレイ３０が約１メガビット（Ｍｂ）の
メモリセルを有していれば、ＮＶＲＡＭアレイ３０は２
５６キロビット（Ｋｂ）×４（２５６Ｋｂ×４）の構成
をもつよう編成される。ｘ８，ｘ９，ｘ１６，ｘ１８，
ｘ３２その他を含む他の構成も可能なメモリアーキテク
チャである。図３に見られるように、ドライブ線Ｄ
Ｌ１，ＤＬ２；ビット線ＢＬ１１，ＢＬ１２，Ｂ
Ｌ１３，ＢＬ１４，ＢＬ２１，ＢＬ２２，ＢＬ２３，Ｂ
Ｌ２４；およびワード線ＷＬ１，ＷＬ２およびＷＬＮが
ある。他のドライブ線、ビット線およびワード線もメモ
リアレイ３０内に含まれているが図示されていない。
【０００９】各ドライブ線はワード長に対応するドライ
ブ線セグメントを有する。ＮＶＲＡＭアレイ３０は“ｘ
４”構成を有するから、各ドライブ線セグメントは４つ
のメモリセルに対してのみ共通である。図３を参照する
と、ＤＬ１は電気的にドライブ線セグメントＤＬ
Ｓ１１，ＤＬＳ１２，…，ＤＬＳ１Ｎに接続され、かつ
ＤＬ ２は電気的にドライブ線セグメントＤＬＳ２１，Ｄ
ＬＳ２２，…，ＤＬＳ２Ｎに接続されている。各ドライ
ブ線ゼグメントは電気的に４つの強誘電体容量にのみ接
続されている。もしおのおののＮＶＲＡＭセルが４つの
トランジスタおよび２つの強誘電体容量を含んでいれ
ば、ドライブ線セグメントは電気的にｘ４構成における
８個の強誘電体容量にのみ接続される。
【００１０】ＮＶＲＡＭアレイ３０内で、部分３１は概
略的にＤＬＳ１１に関連するＮＶＲＡＭセルに対応す
る。部分３１内には、制御トランジスタ３２、メモリト
ランジスタ３４および強誘電体容量３６がある。各メモ
リセルは１つのトランジスタ３４とその対応する強誘電
体容量３６を含む。
【００１１】制御トランジスタはどのドライブ線セグセ
メントがアクティブであるかを決定するために使用され
る。部分３１を参照すると、トランジスタ３２のソース
／ドレイン領域は電気的にＤＬ１に接続され、かつトラ
ンジスタ３２の他のソース／ドレイン領域は電気的にＤ
ＬＳ１１に接続されている。制御トランジスタ３２がオ
ンである場合、ＤＬＳ１１はＤＬ１とほぼ同じ電位を有
する。制御トランジスタ３２がオフである場合、ＤＬＳ
１１は電気的にＤＬ１から切り離される。ＷＬ１上の電
位はＤＬＳ１１がオンであるかオフであるかを決定す
る。
【００１２】前記メモリセルに対しては、トランジスタ
３４のソース／ドレイン領域はビット線ＢＬ１１，ＢＬ
１２，ＢＬ１３，ＢＬ１４の内の１つに電気的に接続さ
れ、かつトランジスタ３４の他のソース／ドレイン領域
は強誘電体容量３６の電極の１つに電気的に接続されて
いる。強誘電体容量３６の他の電極はＤＬＳ１１に電気
的に接続されている。従来の強誘電体ランダムアクセス
メモリ（ＦＥＲＡＭ）と異なり、ドライブ線は数多くの
強誘電体容量に電気的に接続されていない。ＤＬＳ１１
は部分３１内の４つの強誘電体容量３６にのみ電気的に
接続されている。
【００１３】次に部分３１を含むＮＶＲＡＭアレイ３０
の製造に注目して説明する。図４は、ｐ形単結晶シリコ
ン基板のような、半導体基板４０の一部の断面図を示
す。フィールドアイソレーション領域４２が基板４０の
一部の上に形成され、かつゲート誘電体層４４および導
電性部材４６が基板４０の他の部分の上に形成されてい
る。
【００１４】基板４０の露出した部分はドーピングされ
て図５および図６に示されるようにソース／ドレイン領
域５２および５４が形成される。図５は処理のこの時点
における部分３１の平面図を示している。図５は部分３
１の種々の部分の間の位置関係をより明瞭に示すために
側壁スペーサは示していない。図５においては、フィー
ルドアイソレーション領域４２はハッチングした線によ
って示されている。
【００１５】導電性部材４６は図５のエッジを越えて延
びるワード線でありかつ典型的には同じワード線に沿っ
た他のトランジスタに接続される。ソース／ドレイン領
域５４はドライブ線およびビット線接続が引き続き形成
される位置である。ソース／ドレイン領域５２はその上
に強誘電体容量が引き続き形成される位置である。制御
トランジスタ３２およびメモリトランジスタ３４は導電
性部材４６がフィールドアイソレーション領域４２によ
って覆われていない基板４０の部分と交差する位置に対
応する。トランジスタ３２および３４のチャネル領域は
導電性部材４６の下に横たわっている。
【００１６】図６は、図５の断面線６−６における断面
図を示す。ソース／ドレイン領域５２および５４および
側壁スペーサ５６が図６に見られる。ソース／ドレイン
領域５２および５４は少なくとも毎立方センチメートル
当たり少なくとも１Ｅ１９アトムのドーパント濃度でｎ
形のドーパントを含む。ソース／ドレイン領域５２およ
び５４を形成するために使用されるドーパントはリン、
ひ素、その他を含む。
【００１７】図７に示されるように、絶縁層７２が基板
４０の上に形成されかつパターニングされて開口を形成
し、該開口はソース／ドレイン領域５２の上に横たわる
導電性プラグによって満たされる。導電層７６、強誘電
体層７７、および導電層７８が引き続き絶縁層７２およ
び導電性プラグ７４の上に形成される。
【００１８】導電性プラグ７４は前記強誘電体層７７を
そのペロブスカイト状態（ｐｅｒｏｖｓｋｉｔｅ ｓｔ
ａｔｅ）に変えるために使用される酸化サイクルの間導
電状態に留まっている。もし導電性プラグがシリコンを
含んでいれば、窒化チタン、窒化タンタル、または窒化
タングステンが該シリコンを封入するために使用され
る。この実施形態では、酸化サイクルは導電性プラグ７
４内のシリコンを酸化せず、それは該酸化は容易には窒
化物を通って拡散しないからである。
【００１９】別の実施形態では、導電性プラグ７４は、
ルテニウムおよび２酸化ルテニウムのような、金属およ
びその導電性金属酸化物を含む。導電性の金属酸化物を
有する他の金属はレニウム、オスミウムおよびイリジウ
ムを含む。前記開口を導電性プラグを形成するための材
料で充填する前に接着層または障壁層を絶縁層７２の開
口内に形成することができる。
【００２０】強誘電体層７７はビスマスストロンチウム
タンタレート（Ｂｉ２ＳｒＴａ２Ｏ９）、リードジルコ
ネートタンタネート（ＰＺＴ）、バリウムチタネート、
その他を含む。強誘電体層７７のために使用される材料
はそのペロブスカイト状態に変換されることができなけ
ればならない。導電層７６および７８のための材料の選
択は典型的には強誘電体層７７のために選択される材料
に依存する。導電層７６は、あまりにも抵抗性になるこ
となく強誘電体層７７をそのペロブスカイト状態に変換
するために使用される酸化サイクルに耐えることができ
なければならない。もし導電層７８が強誘電体層７７が
酸化された後に形成されれば、導電層７８は事実上任意
の金属含有材料を含むことができる。しかしながら、も
し導電層７８が被着された後に付加的な酸素アニール
（ｏｘｙｇｅｎ ａｎｎｅａｌｓ）が使用されれば、導
電層７８はあまりにも抵抗性になることなく酸素アニー
ルに耐えることができなければならない。プラチナは酸
素アニールに耐えることができる金属含有材料の例であ
る。
【００２１】前記各層は図８に示される構造を形成する
ためパターニングされて部材７６〜７８を形成する。該
パターニングは電子サイクロトロン共鳴、プラズマエッ
チング、またはイオンミリングを使用して行なわれる。
３つの層の側部は一般に互いに一致する。図８に見られ
るように、前記構造はソース／ドレイン領域５２および
導電性部材４６の少なくとも一部の上に横たわってい
る。スペーサ９２が次に、図９に示されるように、部材
７６〜７８に隣接して形成される。スペーサ９２は絶縁
材料を含む。
【００２２】図１０に示されるように、最も左の構造部
分がパターニングされて部材７７および７８の一部を除
去し開口１０１を形成する。あるいは、該パターニング
は部材７６をも除去するように行なわれ、その場合は、
導電性プラグ７４が露出されることになる。
【００２３】導電性部材１１２が開口１０１内に形成さ
れる。導電性部材１１２は図１１に示されるようにＮＶ
ＲＡＭアレイの大部分であるが全てではない部分３１に
わたって伸びている。図１１においては、図１１内の種
々の要素の間の位置関係をより良く示すため側壁スペー
サは図示されていない。導電性部材１１２はドライブ線
セグメントＤＬＳ１１の一部である。ＷＬ１である、導
電性部材４６と異なり、導電性部材１１２は図１１のエ
ッジを超えて伸びていない。コンタクト１１４は導電性
部材が開口１０１内に横たわっている位置である（図１
０に見られる）。
【００２４】図１２は、図１１における断面線１２−１
２によって示される断面表示を含む。図１２から分かる
ように、導電性部材１１２は図１２の最も左の構造の導
電性部材７６および７８の部分を電気的に接続する。該
最も左の構造は電気的に短絡された容量であり、これは
容量と同様の構造であるがその電極が互いに電気的に短
絡されている。導電性部材１１２および最も左の導電性
プラグ７４の組合わせはＤＬＳ１１である。
【００２５】他の構造内で、部材７６〜７８はメモリ容
量１１８を形成する。導電性部材７８は該メモリ容量１
１８の上部電極でありかつ電気的に導電性部材１１２お
よび導電性プラグ７４を介して制御トランジスタのソー
ス／ドレイン領域５２に接続されている。導電性部材７
６はメモリ容量１１８の下部電極である。
【００２６】前記構造はさらに処理されて図１３および
図１４に示されるような実質的に完成した装置を形成す
る。絶縁層１３２が導電性部材１１２を含む基板上に形
成される。絶縁層７２および１３２を通して開口が形成
されかつ導電性プラグ１３４で満たされる。相互接続部
１３６が導電性プラグ１３４の上に形成され、かつパッ
シベイション層１３８が該相互接続部１３６の上に被着
される。他の層および電気的接続も形成することができ
るが示されていない。
【００２７】相互接続部１３６は図１３の頭部から底部
へと伸びている。最も左の相互接続部１３６は図３に示
されるＤＬ１である。他の相互接続部１３６はＢ
Ｌ１１，ＢＬ１２，ＢＬ１３およびＢＬ１４を含むその
関連するドライブ線のためのビット線に対応する。前と
同様に、図１３においては装置の種々の構成要素の間の
位置関係をより良く示すために絶縁層およびスペーサは
示されていない。
【００２８】図１４は図１３の断面線１４−１４におけ
る断面図を示す。図１４はメモリトランジスタおよびそ
の関連するメモリ容量を含む。相互接続部１３６はＢＬ
１２でありかつ電気的に導電性プラグ１３４を介してソ
ース／ドレイン領域５４に接続されている。導電性部材
４６は前記メモリセルのためのＷＬ１である。前記トラ
ンジスタはまた導電性プラグ７４を介して上に横たわる
メモリ容量に接続されたソース／ドレイン領域５２を含
む。導電性部材７６は下部電極であり、強誘電体部材７
７は容量の誘電体であり、かつ導電性部材７８は該容量
の上部電極である。導電性部材１１２は導電性部材７８
にコンタクトしておりかつＤＬＳ１１である。したがっ
て、図１４はメモリトランジスタおよびメモリ容量を含
む単一のメモリセルを示している。
【００２９】メモリセルの１つのドライブ線セグメント
のみが示されたが、他のドライブ線セグメントに沿った
他のメモリセルも同様に形成される。ＤＬＳ１２に沿っ
た制御トランジスタ、メモリトランジスタ、およびメモ
リ容量は図５、図１１および図１３に示される構造の下
に横たわる。ＤＬＳ１２に沿ったレイアウトは図５、図
１１および図１３に示されるレイアウトのミラーイメー
ジとなる。ＤＬＳ２１に沿った制御トランジスタ、メモ
リトランジスタ、およびメモリ容量は図５、図１１およ
び図１３に示された構造の右側に横たわる。
【００３０】行および列にかかわりなく、多数のメモリ
セルは直接ドライブ線に接続されない。ＷＬ１およびＤ
Ｌ１のみがアクティブであると仮定すると、部分３１内
の４つのメモリセルのみが影響を受ける。ＤＬ１に沿っ
た他のメモリセルは影響を受けず、それはＷＬ２〜ＷＬ
Ｎはアクティブでないからである。従来のＮＶＲＡＭに
おいては、ドライブ線は単一の時間に数多くのメモリ容
量に電気的に接続される。したがって、従来のＮＶＲＡ
Ｍでは、ＤＬ１に沿った全ての容量はＤＬ１上の電位が
変化したとき影響を受け、これに対し上に述べた本発明
の実施形態では１つのドライブ線セグメント（すなわ
ち、ＤＬＳ１１）に沿った４つの容量のみが影響を受け
る。図３を参照すると、ＤＬＳ１１およびＤＬＳ２１に
関連するメモリセルは同じ行（ｒｏｗ）に沿って横たわ
っているが、異なるドライブ線によって制御されかつ別
個の制御トランジスタを有している。
【００３１】〈他の実施形態〉図１５は、本発明の他の
実施形態を示す。図１５においては、導電層７８は除去
されている。強誘電体層を形成した後、導電層および強
誘電体層がパターニングされて導電性および強誘電性部
材７６および７７を形成する。側壁スペーサ９２が次に
基板に隣接して形成されかつ開口が図１５の最も左の構
造に対して強誘電体部材７７を通って形成される。導電
性部材１４２が次に図１５に示されるように構造体の上
に形成される。導電性部材１４２はＤＬＳ１１の一部で
ありかつ容量１１６および１１８のための上部電極であ
る。図１５は部材７８が存在しないことを除き事実上図
１２と同じである。図１４と異なり、この実施形態の導
電性部材１４２は導電性部材１１２の幅の代わりに図１
４における部材７８と少なくとも同じ幅となっている。
【００３２】図１６はさらに別の実施形態を示す。この
特定の実施形態では、強誘電体および導電性部材７７お
よび７８は最も左のソース／ドレイン領域５２の上で除
去されている。また、図１６に示されるように、開口が
層７２および部材７６〜７８を通ってソース／ドレイン
領域５２へと形成されている。メモリセルのために、絶
縁側壁スペーサ９２および１５２が次に、それぞれ、構
造体のエッジに沿っておよび内壁または開口に沿って形
成される。
【００３３】前の実施形態と異なり、電気的に短絡され
た容量は形成されない。この特定の実施形態では、導電
性部材７６はＤＬＳ１１の一部でありかつ導電性プラグ
１５６によって最も左のソース／ドレイン領域５２に電
気的に接続されている。導電性部材７６はそれが図１５
のエッジを超えて伸びないようにパターニングされる。
導電性プラグ１５４はメモリトランジスタのソース／ド
レイン領域５２をメモリ容量の上部電極である導電性部
材７８と電気的に接続する。
【００３４】図１７は導電性部材７６がＤＬＳ１１の一
部であるさらに別の実施形態を示す。この特定の実施形
態では、図１６について説明したのと同様の構造が最も
左のソース／ドレイン領域５２の上に形成される。該構
造を形成した後、開口を充填しかつ導電性部材７８の一
部の上に横たわる層が被着される。該層はパターニング
されて導電性プラグ１５４および１６６を形成する。導
電性プラグ１６６は導電性プラグ１５４と同様である
が、例外として１６６は導電性部材７６および７８を電
気的に接続するためにより広く、それによって電気的に
短絡された容量を形成する。
【００３５】
【発明の効果】本発明は積層容量ＮＶＲＡＭアレイ（図
１２および図１５）のためのおよびスペース効率の良い
容量のＮＶＲＡＭアレイ（図１６および図１７）のため
の、ドライブ線をドライブ線セグメントに結合する効率
的な方法を可能にする。ドライブ線セグメントはソース
／ドレイン領域から該ソース／ドレイン領域の上に横た
わらない別個の導電性部材へのストラップを介して作製
されない。例えば、図２を参照すると、ドライブ線２６
はメモリ容量のソース領域のいずれの部分の上にも横た
わっていない。本発明のスペース効率のため、より小さ
な量のスペース内により多くのセルを形成できかつ何ら
かのはなはだしいプロセスの複雑さなしにそうすること
ができる。本発明はメモリセルおよびメモリアレイを寸
法的に低減できるようにする。この場合、図１３および
図１４に示されるようにドライブ線およびビット線はソ
ース／ドレイン領域および強誘電体容量の上に横たわ
る。これを図２に示されるストラップ式の容量と比較さ
れたい。
【００３６】以上の説明において、本発明が特定の実施
形態に関して説明された。しかしながら、添付の特許請
求の範囲に記載された本発明の範囲から離れることなく
本発明に対し種々の修正および変更を行なうことができ
ることは明らかであろう。したがって、本明細書および
図面は制限的な意味ではなくむしろ例示的なものと見な
すべきである。
【図面の簡単な説明】
【図１】従来技術に係わる不揮発性ランダムアクセスメ
モリセルを示す回路図である。
【図２】不揮発性メモリセルを示す平面図である。
【図３】不揮発性ランダムアクセスメモリを示す回路図
である。
【図４】ポリシリコン導電性部材を形成した後の半導体
基板の一部を示す断面図である。
【図５】ソース／ドレイン領域を形成した後の図４の基
板の平面図である。
【図６】ソース／ドレイン領域を形成した後の図４の基
板の断面図である。
【図７】強誘電体容量の層を形成した後の図６の基板を
示す断面図である。
【図８】強誘電体容量のための層をパターニングした後
の図７の基板を示す断面図である。
【図９】スペーサを形成した後の図８の基板を示す断面
図である。
【図１０】１つの構造の強誘電体層を通して開口を形成
した後の図９の基板を示す断面図である。
【図１１】ドライブ線セグメントを形成した後の図１０
の基板を示す平面図である。
【図１２】ドライブ線セグメントを形成した後の図１０
の基板を示す断面図である。
【図１３】ドライブ線およびビット線を形成した後の図
１２の基板を示す平面図である。
【図１４】ドライブ線およびビット線を形成した後の図
１２の基板を示す断面図である。
【図１５】他の実施形態を示す断面図である。
【図１６】他の実施形態を示す断面図である。
【図１７】他の実施形態を示す断面図である。
【符号の説明】
３０ 不揮発性ランダムアクセスメモリアレイ ３２ 制御トランジスタ ３４ メモリトランジスタ ３６ メモリ容量 ５２ ソース／ドレイン領域 ７６ 第１の電極 １１６ 導電性部材 ３１ メモリセル

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性ランダムアクセスメモリアレイ
    （３０）であって、 ソース／ドレイン領域（５２）を含む制御トランジスタ
    （３２）であって、該制御トランジスタ（３２）は電気
    的にドライブ線に接続されているもの、 メモリトランジスタ（３４）およびメモリ容量（３６）
    を含むメモリセルであって、 前記メモリトランジスタ（３４）はソース／ドレイン領
    域（５２）を有し、かつ前記メモリ容量（３６）は前記
    メモリトランジスタ（３４）のソース／ドレイン領域
    （５２）の上に横たわりかつ該ソース／ドレイン領域
    （５２）に電気的に接続された第１の電極（７６）を含
    むもの、そして前記制御およびメモリトランジスタ（３
    ２および３４）のソース／ドレイン領域（５２）の上に
    横たわる導電性部材（１１６）であって、該導電性部材
    （１１６）は前記制御トランジスタ（３２）のソース／
    ドレイン領域（５２）に電気的に接続されているもの、 を具備することを特徴とする不揮発性ランダムアクセス
    メモリアレイ（３０）。
  2. 【請求項２】 ｎビットのワード長を有する不揮発性ラ
    ンダムアクセスメモリアレイ（３０）であって、 ソース／ドレイン領域（５２）を含む制御トランジスタ
    （３２）であって、該制御トランジスタ（３２）は電気
    的にドライブ線に接続されているもの、 第１の複数のｎ個のメモリセル（３１）であって、 ｎは１より大きな整数であり、 前記ｎ個のメモリセルの各々はメモリトランジスタ（３
    ４）およびメモリ容量（３６）を有し、 前記メモリトランジスタ（３４）はソース／ドレイン領
    域（５２）を含み、かつ前記メモリ容量（３６）は前記
    メモリトランジスタ（３４）のソース／ドレイン領域
    （５２）の上に横たわりかつ電気的に接続された第１の
    電極（７６）を含むもの、そして前記第１の複数のｎ個
    のメモリセル（３１）内の前記制御およびメモリトラン
    ジスタ（３２および３４）のソース／ドレイン領域（５
    ２）の上に横たわる導電性部材（１１６）であって、該
    導電性部材（１１６）は前記制御トランジスタ（３２）
    の前記ソース／ドレイン領域（５２）および前記ｎ個の
    メモリセルの内の前記第１の複数のメモリセル（３１）
    に電気的に接続され他のメモリセルには接続されていな
    いもの、 を具備することを特徴とする不揮発性ランダムアクセス
    メモリアレイ（３０）。
  3. 【請求項３】 不揮発性ランダムアクセスメモリアレイ
    （３０）であって、 ソース／ドレイン領域（５２）を含む制御トランジスタ
    （３２）であって、該制御トランジスタ（３２）は電気
    的にドライブ線に接続されているもの、 第１の複数個のメモリセル（３１）であって、該第１の
    複数個のメモリセル（３１）の内のメモリセルの各々は
    メモリトランジスタ（３４）およびメモリ容量（３６）
    を含み、 前記メモリトランジスタ（３４）はソース／ドレイン領
    域（５２）を有し、かつ前記メモリ容量（３６）は前記
    メモリトランジスタ（３４）のソース／ドレイン領域
    （５２）の上に横たわりかつ電気的に接続された第１の
    電極（７６）を有するもの、 第２の複数個のメモリセルであって、該第２の複数個の
    メモリセルの内のメモリセルの各々はメモリトランジス
    タおよびメモリ容量を含み、 前記メモリトランジスタはソース／ドレイン領域を有
    し、 前記メモリ容量は前記メモリトランジスタのソース／ド
    レイン領域の上に横たわりかつ電気的に接続された第１
    の電極を有し、 いずれのメモリセルも前記第１および第２の複数のメモ
    リセルの両方には所属せず、かつ前記第１および第２の
    複数のメモリセルは同じ行または同じ列に沿って配置さ
    れているもの、そして前記第１の複数のメモリセル（３
    １）内の制御およびメモリトランジスタ（３２および３
    ４）のソース／ドレイン領域（５２）の上に横たわる導
    電性部材（１１６）であって、該導電性部材（１１６）
    は電気的に前記第１の複数のメモリセル（３１）内の制
    御トランジスタ（３２）およびメモリトランジスタ（３
    ４）のソース／ドレイン領域（５２）に接続されている
    が、前記第２の複数のメモリセルには電気的に接続され
    ていないもの、 を具備することを特徴とする不揮発性ランダムアクセス
    メモリアレイ（３０）。
  4. 【請求項４】 不揮発性ランダムアクセスメモリアレイ
    （３０）であって、 ソース／ドレイン領域（５２）を含む制御トランジスタ
    （３２）、 第１の電極（７６）および第２の電極（７８）を含む電
    気的に短絡された容量、 メモリセル、そして前記メモリセル、前記制御トランジ
    スタ（３２）のソース／ドレイン領域（５２）、そして
    前記電気的に短絡された容量の第１および第２の電極
    （７６および７８）に電気的に接続された導電性部材
    （１１６）、 を具備することを特徴とする不揮発性ランダムアクセス
    メモリアレイ（３０）。
  5. 【請求項５】 ｎビットのワード長を有する不揮発性ラ
    ンダムアクセスメモリアレイ（３０）であって、 ソース／ドレイン領域（５２）を含む制御トランジス
    タ、 第１の電極（７６）および第２の電極（７８）を含む電
    気的に短絡された容量、 第１の複数のｎ個のメモリセル（３１）であって、 ｎは１より大きな整数であり、 前記メモリセルの各々はメモリトランジスタ（３４）お
    よびメモリ容量（３６）を含み、 前記メモリトランジスタ（３４）はソース／ドレイン領
    域（５２）を有し、かつ前記メモリ容量（３６）は前記
    メモリトランジスタ（３４）のソース／ドレイン領域
    （５２）に電気的に接続された第１の電極（７６）を有
    するもの、そして前記第１の複数のメモリセル（３１）
    のメモリトランジスタ（３４）のソース／ドレイン領域
    （５２）の上に横たわりかつ前記制御トランジスタ（３
    ２）のソース／ドレイン領域（５２）、前記電気的に短
    絡された容量の前記第１および第２の電極（７６および
    ７８）、および前記ｎ個のメモリセルの内の第１の複数
    のメモリセル（３１）に電気的に接続されているが他の
    メモリセルには接続されていない導電性部材（１１
    ６）、 を具備することを特徴とする不揮発性ランダムアクセス
    メモリアレイ（３０）。
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