KR19980026793A - 강유전체 메모리 장치 - Google Patents

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KR19980026793A
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정동진
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김광호
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 강유전체 메모리 장치는 피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 형성되는 소자분리막과; 상기 활성영역내에 이온주입에 의해 형성되는 드레인 및 소오스영역과; 상기 드레인 및 소오스영역사이에 형성되는 채널상에 게이트산화막을 개재하여 형성되는 게이트전극과; 상기 결과물 전면에 형성되는 제1층간절연막과; 상기 소오스영역상에 형성된 제1층간절연막상에 소정폭을 가지는 마스크를 사용하여 형성되는 콘택과; 상기 콘택과 상기 제1층간절연막상에 걸쳐 형성되는 하부전극과; 상기 결과물 전면에 형성되는 제2층간절연막과; 상기 하부전극상에 형성되는 제2층간절연막상에 콘택을 형성한후 이 콘택의 양측면에 물질확산방지 및 접합강화를 위해 형성되는 물질확산방지막과; 상기 하부전극상에 형성되는 강유전체막과; 상기 강유전체막상에 형성되는 상부전극과; 상기 결과물 전면에 형성되는 제3층간절연막과; 상기 드레인영역상에 콘택호울을 형성하여 접속되는 비트라인을 포함하는 것을 특징으로 한다.

Description

강유전체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고집적화가 가능한 강유전체 메모리 장치에 관한 것이다.
최근, 박막형성기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발하게 이루어지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 잔류분극을 이용한 것으로 고속으로 읽기(Read)/쓰기(Write)동작이 가능한 장점을 가지고 있다. 이러한 강유전체막의 분극 반전은 쌍극자(Dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리, 예컨데 EEPROM(Electrically Erasable Programmable ROM) 또는 플래쉬(Flash) 메모리 장치와 비교하여 동작속도가 배 빠르다. 또한, 미세화 및 최적 설계를 통하여 쓰기 동작 속도가 수백내지 수십 ㎱ 범위로 DRAM에 필적하는 고속성의 실현이 가능하다. 그리고 분극반전에 필요한 전압도 25V로서 충분하기 때문에 쓰기 동작에 1012V 정도의 높은 전압이 요구되는 EEPROM 또는 플래쉬 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다. 강유전체 메모리(FRAM) 장치는 유전체 커패시터의 축적 전하량을 검출하는 방식을 채용한 강유전체 커패시터형 메모리(Ferroelectric RAM; FeRAM)와 강유전체의 자발분극에 의한 반도체 표면의 저항변화를 검출하는 방식을 채용한 강유전체 FET형 메모리(Metal Ferroelectric Semiconductor FET; MFSFET)가 있다.
도 1은 전형적인 강유전체 메모리 장치중 1 트랜지스터/1 커패시터로 구성되는 단위 셀에 대한 등가회로도이다.
도 1에 도시된 회로의 구성에 있어서, 엔모오스 트랜지스터 T1는 워드라인 WL에 연결된 게이트를 가지고 있으며, 드레인은 비트라인 BL에 연결되고, 소오스는 강유전체 커패시터 C1의 한 전극에 연결된다. 이 커패시터 C1의 타 전극은 플레이트(Plate) 라인 PL에 연결된다.
도 2는 도 1에 도시된 회로 구성으로 이루어진 단위 셀을 가지는 종래의 강유전체 메모리 장치의 일 예를 나타낸 공정단면도이다.
도 2를 참조하면, 종래의 강유전체 메모리 장치는 엔형 모오스 트랜지스터 T1을 갖춘다. 이 엔형 모오스 트랜지스터 T1는 피형 실리콘 기판(1)상에서 게이트 산화막(2)위에 형성된 게이트 전극(3)과, 상기 실리콘 기판(1)내에 자기정합에 의해 형성된 엔형 소오스영역(4) 및 드레인영역(5)을 포함한다. 또한, 국부산화공정(LOCOS)에 의해 형성되는 소자 분리용 산화막(6)상에는 제1층간절연막(7)이 형성되고, 이 층간절연막(7)상에 예를 들면 백금으로 이루어진 하부전극(8)과 PZT로 이루어진 강유전체막(9) 및 알루미늄으로 이루어진 상부전극(10)이 순차적으로 적층된 강유전체 커패시터 C1가 형성되어 있다. 상기 소오스영역(4)과 상부전극(10)은 금속배선(12)에 의해 콘택홀(11)을 통해 서로 연결되어 있다. 또한 트랜지스터 T1상에는 제2층간절연막(13)이 적층되어 있다. 상기 드레인영역(5)에는 알루미늄으로 이루어지는 배선전극(14)이 형성되어 있다. 또한, 강유전체 커패시터를 구성하는 하부전극(7), 강유전체막(8), 상부전극(10)은 각각의 패터닝을 위한 포토마스크가 요구된다.
상기한 바와 같이 구성된 종래의 강유전체 메모리 장치는 강유전체 커패시터 데이타의 입출력을 위한 실리콘 기판(101)과 강유전체 커패시터 C1와의 연결 및 플레이트 라인 PL의 형성에 있어서, 강유전체 커패시터 C1의 하부전극을 백금으로 구성하므로써 플레이트 라인 PL을 형성하게 되므로, 강유전체 커패시터 C1의 강유전체를 구성하는 납(Pb)이나 티타늄(Ti)등의 물질확산문제가 있을 뿐만아니라, 백금과 같은 내열성 금속으로 이루어진 하부전극(8)과 그 하부의 층간절연막(7)과의 부착력이 나빠지는 문제가 있고, 실리콘 기판(1)과 강유전체 커패시터 C1와의 연결을 위한 콘택 형성 공정을 강유전체 커패시터의 형성 공정 이후에 별도로 진행하게 되므로, 콘택형성 공정에 난점이 있다. 또한 상기의 종래의 구성에 있어서, 강유전체 커패시터 형성을 위한 상부(10), 하부전극(8) 및 강유전체막(9)의 패턴형성을 위해 각각의 포토 마스크 공정이 요구됨에 따라 강유전체 메모리 소자의 신뢰성에 직접적으로 영향을 미칠 수 있는 플라즈마 에칭공정이 요구된다는 단점이 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 강유전체 메모리의 제조공정을 단순화시킬 수 있는 강유전체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 하부전극과 하부의 층간절연막간의 부착력을 향상시킬 수 있는 강유전체 메모리 장치를 제공함에 있다.
도 1은 일반적인 강유전체 메모리 장치의 기본 셀을 나타낸 등가회로도.
도 2는 도 1에 도시된 회로의 공정단면도.
도 3은 본 발명에 따라 설계된 강유전체 메모리 장치의 레이아웃.
도 4 내지 도 8은 본 발명의 실시예에 따라 제조되는 강유전체 메모리 장치의 순차적인 공정단면도들.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3은 본 발명의 실시예에 따라 구현된 강유전체 메모리 장치의 레이아웃이다. 이러한 레이아웃은 도 4 내지 도 8에 걸쳐 순차적으로 나타낸 강유전체 메모리 장치의 제조공정 단면도를 통하여 동시에 살펴볼 것이다.
도 4를 참조하면, 피형 반도체 기판(101)상에 소자간의 분리를 위한 산화막공정을 통하여 활성영역을 정의하고, 통상의 씨모오스 트랜지스터를 위한 게이트 산화막공정을 진행한 후 도 1에 나타낸 워드라인 WL 역할을 수행하는 게이트 전극(106)을 형성하고, 강유전체 커패시터와의 층간절연을 위한 제1층간절연막(109)을 형성한다. 여기서 게이트 전극(106)의 하부에는 게이트산화막(105)이 형성되고, 이 게이트 전극(106)의 측면과 상부에는 각기 스페이서(107)와 패드산화막(108)이 형성된다. 다음으로, 도 5에 도시된 바와 같이, 게이트전극(106)의 소오소영역에 해당하는 엔형확산영역(103)과 강유전체 커패시터의 하부전극(111)과의 전기적 도전을 위한 메몰콘택(110)을 형성하고, 강유전체 커패시터의 하부전극 역할을 수행하기 위한 하부전극(111)공정을 진행한다.
도 6를 참조하면, 강유전체 커패시터의 상부전극과 하부전극(111)의 분리를 위한 제2층간절연막(112)을 형성하고, 강유전체막 형성을 위한 콘택호울공정을 진행하고, 강유전체 물질과 제2층간절연막간의 물질확산을 방지하기 위해 콘택호울의 양측벽에 물질확산방지막(113)을 형성한 다음, 강유전체 커패시터를 위한 강유전체막(114)을 형성한다.
도 7 및 도 8을 참조하면, 도 1에서 명시했던 플레이트 라인 PL 역할을 수행하는 강유전체 커패시터의 상부전극(115)을 형성하고, 강유전체 커패시터 C1와 비트라인 BL간의 층간절연을 위한 제3층간절연막(116)공정을 진행한 후, 게이트전극(106)의 드레인영역에 해당하는 엔형확산영역(104)과 비트라인간의 전기적 도전을 위한 콘택호울(117A)공정을 진행하고, 도 1에서 명시하였던 비트라인(117B)을 형성하면 도 8과 같은 강유전체 메모리 장치의 공정단면도를 구현할 수 있다.
최종 공정 단면도를 나타내는 도 8을 참조하여 강유전체 메모리 장치를 살펴보면, 피형 기판(101)으로 부터 제1층간절연막(109)까지는 통산의 씨모오스 제조공정으로 진행될 수 있으며, 엔형확산영역(103)과 강유전체 커패시터의 하부전극(111)과의 전기적 연결을 위한 메몰콘택(110)의 형성은 저압화학기상증착(LPCVD)방법에 의하여 폴리실리콘을 증착(Deposition)한후 에치백(Etch-back)하여 구현할 수 있다. 강유전체 커패시터의 하부전극(111)은 Pt, Ir, Ru, W, IrO2, RuO2등으로 구현될 수 있으며, 이를 테면 Ti과 Pt의 순차적 적층에 의해서도 구현될 수 있다. 제2층간절연막을 CVD방법에 의해 증착하고, 확학적 기계적 연마(CMP)에 의해 제2층간절연막을 평탄화한 다음 강유전체 커패시터의 강유전체막 형성을 위한 콘택호울을 통상의 건식식각방법을 통하여 성취할 수 있다. 이렇게 하여 형성된 콘택호울에 PZT 혹은 Y1계라 불리는 강유전물질을 채워 강유전체 커패시터의 강유전체막을 형성하고, 강유전체 커패시터의 상부전극(115)을 Pt, Ir, Ru, W, IrO2, RuO2등으로 구현하여 도 1의 플레이트 라인 PL으로 형성한다. 이후 제3층간절연막을 통상의 화학기상증착방법에 의해 구현한 다음, 도 1의 비트라인을 위한 콘택을 건식식각방법으로 구성하고, 비트라인(117)을 폴리실리콘, 텅스텐, 알루미늄등으로 배선한다.
상기와 같이 구현된 강유전체 메모리 장치는 도 2에 도시한 종래의 강유전체 메모리 장치에 비해 강유전체 커패시터가 플라즈마에 의한 에칭 데미지(Damage)로 부터 보호되어 보다 신뢰성 있는 강유전체 메모리 소자로 실현될 수 있을 뿐만 아니라, 강유전체 커패시터의 상부전극(115)을 도 1에 명시한 플레이트 라인으로 이용함으로 보다 간단한 공정을 제공할 수 있는 이점을 가진다.
전술한 바와 같이, 본 발명은 강유전체 메모리 장치의 신뢰성을 향상시킬 수 있는 이점을 가진다. 또한, 본 발명은 강유전체 메모리의 제조공정을 단순화시킬 수 있는 이점을 가진다. 또한, 본 발명은 하부전극과 하부의 층간절연막간의 부착력을 향상시킬 수 있는 이점을 가진다.

Claims (4)

  1. 강유전체 메모리 장치에 있어서:
    피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 형성되는 소자분리막과,
    상기 활성영역내에 이온주입에 의해 형성되는 드레인 및 소오스영역과,
    상기 드레인 및 소오스영역사이에 형성되는 채널상에 게이트산화막을 개재하여 형성되는 게이트전극과,
    상기 결과물 전면에 형성되는 제1층간절연막과,
    상기 소오스영역상에 형성된 제1층간절연막상에 소정폭을 가지는 마스크를 사용하여 형성되는 콘택과,
    상기 콘택과 상기 제1층간절연막상에 걸쳐 형성되는 하부전극과,
    상기 결과물 전면에 형성되는 제2층간절연막과,
    상기 하부전극상에 형성되는 제2층간절연막상에 콘택을 형성한후 이 콘택의 양측면에 물질확산방지 및 접합강화를 위해 형성되는 물질확산방지막과,
    상기 하부전극상에 형성되는 강유전체막과,
    상기 강유전체막상에 형성되는 상부전극과,
    상기 결과물 전면에 형성되는 제3층간절연막과,
    상기 드레인영역상에 콘택호울을 형성하여 접속되는 비트라인을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 물질확산방지막은 TiO2로 구성되는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제1항에 있어서, 상기 상부전극과 하부전극은 각기 Pt, ITO, ReO2, RuO2, MoO3중의 한 물질로 이루어진 전극임을 특징으로 하는 강유전체 메모리 장치.
  4. 제1항에 있어서, 상기 강유전체막은 PZT로 이루어진 막임을 특징으로 하는 강유전체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050033672A (ko) * 2003-10-07 2005-04-13 삼성전자주식회사 커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조방법
KR100699206B1 (ko) * 1999-06-08 2007-03-27 오끼 덴끼 고오교 가부시끼가이샤 강유전성 메모리 셀 제조방법

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