KR20050033672A - 커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조방법 - Google Patents

커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조방법 Download PDF

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삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

게이트 구조물이 형성된 반도체 기판 상에 스토리지 콘택을 갖는 제1 절연층을 형성한다. 이후, 스토리지 콘택을 노출하는 커패시터 홀을 갖는 제2 절연층을 제1 절연층 상에 형성한다. 커패시터 홀에 하부 전극, 유전층 및 상부 전극을 순차적으로 적층하여 커패시터를 형성한 다음, 커패시터를 보호막으로 둘러싼다. 다음으로, 상부 전극에 접촉된 배선 콘택을 갖는 제3 절연층을 제2 절연층 및 보호막 상에 형성하고, 배선 콘택 상에 금속 배선을 형성한다. 이 경우, 커패시터는 MIM 구조를 갖는다. 커패시터를 보호막으로 둘러쌈으로써 구리와 같은 금속이 커패시터 내부로 침투하는 것을 방지할 수 있으며, 커패시터의 전기적 특성을 향상시킬 수 있다.

Description

커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICE HAVING CAPACITOR-UNDER-BITLINE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 CUB(Capacitor-Under-Bitline 구조의 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 MIM(Metal-dielectric Insulator-Metal) 구조의 커패시터가 비트라인(bltline) 하부에 형성된 CUB 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 하나의 칩 내에 다양한 기능들을 갖는 여러 가지 구조의 제품들을 집적하여 부가 가치를 높일 수 있는 SOC(system on a chip) 기술이 꾸준히 개발되고 있다.
SOC 타입의 EML(Embedded Memory Logic) 장치는 메모리 장치와 로직 장치를 하나의 칩 내에 집적한 것으로, 셀 어레이 영역과 로직 회로 영역으로 구성된다. 상기 셀 어레이 영역 내에는 복수개의 메모리 셀들이 배치되고, 셀 어레이 영역 내에 저장된 정보는 로직 회로에 의해 구동되어 새로운 정보를 생성한다. DRAM 셀이나 SRAM 셀이 EML 장치의 메모리 셀로서 주로 사용된다.
DRAM 장치와 로직 장치를 하나의 칩에 탑재하는 EDRAM(Embedded DRAM) 공정은 크게 로직 호환성을 강조하는 로직 기반의 구성(scheme)과 고집적화가 가능한 DRAM 기반의 구성으로 나눠지며, 각 제조 회사들은 시장에서 요구되는 특성과 제조 원가 등을 종합적으로 고려하여 적절한 구성을 선택하여 개발하고 있다. 특히, 수율 등의 생산성에서 우위를 보이는 적층형(stack type) 캐패시터 구조를 적용할 경우, 비트라인 형성 이전에 커패시터가 형성되는 CUB(capacitor-under-bitline) 구조나 비트라인 형성 후에 커패시터가 형성되는 COB(capacitor-over-bitline) 구조 중에서 다시 여러 가지 측면들을 고려하여 적절한 공정 구성을 선택하여야 한다.
상기 COB 구조는 비트라인 공정 마진에 관계없이 커패시터를 형성하는 것이 가능하여 고집적화에 유리한 반면, 표준 로직 공정 대비 8~10회 정도의 리소그라피 공정이 추가되어 원가가 상승하는 단점이 있다. 이에 반하여, 상기 CUB 구조는 집적도를 증가시키는 데에 한계가 있으나 표준 로직 공정 대비 3~5회 정도의 리소그라피 공정만이 추가되므로 가격 경쟁력이 우수하다.
따라서 표준 로직 공정에 비해 리소그라피 공정을 최소한으로 추가하여 비용 효율이 높은 EDRAM을 제조할 수 있는 공정 구조로는 CUB 구조가 주로 사용되고 있으며, 표준 로직 공정의 MOS 트랜지스터의 전기적 특성이 후속 공정의 열 다발(heat budget)에 영향을 많이 받기 때문에 열 다발이 최소한으로 요구되는 MIM 구조의 셀 커패시터를 탑재하는 것이 일반적이다.
MIM 구조의 캐패시터는 상, 하부 금속 전극 사이에 유전막이 개재되어 형성된다. MIM 커패시터는 주로 박스(box) 또는 실린더(cylinder)와 같은 구조를 갖는다.
MIM 구조의 커패시터는 커패시턴스의 한계를 극복하고자 안출된 것으로서 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO 2) 등과 같은 고유전율 유전체를 포함한다. 그리고 MIM 구조의 커패시터 상부 또는 하부 전극은 백금(Pt), 루테늄(Ru) 등과 같은 귀금속이나 구리(Cu), 텅스텐(W), 텅스텐 질화물(WN), 또는 티타늄 질화물(TiN) 등과 같은 내열 금속으로 형성된다.
종래에는 상기 커패시터 및 반도체 소자간의 연결을 위한 배선 재료로서 알루미늄(Al) 또는 알루미늄 합금을 사용하였다. 그러나 알루미늄은 접합 스파이크 불량, 일렉트로 마이그레이션(electro migration) 문제 등에 의해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되었다.
이에 따라 최근에는 낮은 비저항을 가지면서도 일렉트로 마이그레이션 특성이 우수한 구리 배선이 많이 이용되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로 반드시 확산 방지막이 필요하다.
도 1은 종래에 개시된 반도체 장치 및 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 게이트(11)가 형성된 웨이퍼(10) 상에 제1 절연층(20)을 형성한다. 이후, 제1 절연층(20)을 선택적으로 식각하고 도전성 물질을 매립하여 하부 전극(22)을 형성한다.
제1 절연층(20)에 제2 절연층(30) 형성한다. 제1 절연층(20)에 실리더 형 제1 트렌치(trench)를 형성한다. 제1 트렌치는 커패시터(40)를 제조하기 위한 홀이다. 제1 트렌치에 하부 전극(41), 유전막(42) 및 상부 전극(43)을 순차적으로 적층하여 커패시터(40)를 제조한다. 이 경우, 유전막(42) 및 상부 전극(43)은 제2 절연층(30)의 상면까지 형성된다.
다음으로, 유전막(42), 상부 전극(43) 및 제2 절연층(30) 상에 제3 절연층(60)을 형성한다. 제3 절연층(60)에 상부 전극(43)의 상면을 노출시키기 위한 제2 트렌치를 형성한다. 제2 트렌치는 상부 전극 콘택(62)을 형성하기 위한 홀이다. 제2 트렌치에 도전성 물질을 매립하여 상부 전극 콘택(62)을 형성함으로써 커패시터를 형성한다. 이 경우, 상부 및 하부 전극(43, 41)이 금속을 포함하기 때문에 커패시터(40)는 MIM 구조를 갖는다.
이어서, 제3 절연층(60) 상에 제4 절연층(70)을 형성하고, 제4 절연층(70)에 상부 전극을 노출하기 위한 제3 트렌치(trench)를 형성한다. 제3 트렌치는 금속 배선을 형성하기 위한 홀이다. 제3 트렌치에는 구리를 포함하는 금속 배선(80)이 다마신(damascene) 공정으로 형성된다. 금속 배선(80)은 커패시터(40)의 상부 배선 역할을 한다.
하나의 반도체 장치를 제조하기 위해서도 수많은 열처리 공정이 필요하다. 일반적인 반도체 제조 공정에서 저온처리도 섭씨 약 600도를 넘는다. 즉, 상당히 높은 고온이 반도체 부품들에게 제공된다. 하지만, 구리와 같은 금속은 열에 의하여 실리콘 또는 대부분의 금속층에서 빠르게 확산된다. 따라서 제3 트렌치에는 반드시 확산 방지막(72)이 증착되어야 한다.
하지만 일반적으로 확산 방지막(72)은 스퍼터(sputter) 방법으로 형성되기 때문에 제3 트렌치 내벽에 균일하게 증착되지 않는다. 그 결과, 열처리 공정 시 금속 배선(80)으로부터 구리와 같은 물질이 제3 유전막(60)으로 확산되고, 커패시터(40)까지 침투한다. 커패시터(40)가 금속에 의하여 오염될 경우, 누설 전류(leakage current)가 발생하는 등 커패시터(40)의 전기적 특성이 급격히 저하된다. 따라서 반도체 장치의 제도 단가는 상승하고, 반도체 장치의 신뢰성 또한 저하된다.
따라서 CUB 구조의 반도체 장치에서 금속 배선을 이용하더라도 커패시터의 특성이 저하되지 않는 반도체 장치 및 그 제조 방법이 요구된다.
본 발명은 전술한 종래 기술의 문제점을 해결하고자 안출된 것으로서, 본 발명의 일 목적은 커패시터를 보호막으로 둘러쌈으로써, 커패시터의 유전막이 오염되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
또한, 커패시터의 외부를 보호막으로 감쌈으로서, 구리와 같은 금속 배선의 확산으로 인한 커패시터의 전기적 특성 저하를 방지할 수 있는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따르면, 게이트 구조물이 형성된 반도체 기판 상에 제1 절연층을 형성한 후, 스토리지 콘택을 형성한다. 제1 절연층 상에 제2 절연층을 형성한 다음, 스토리지 콘택의 표면을 노출하는 커패시터 홀을 형성한다. 커패시터 홀에 하부 전극, 유전막 그리고 상부 전극을 순차적으로 적층하여 커패시터를 제조한다. 커패시터의 외부를 보호막으로 외부에 노출되지 않게 둘러쌈으로써 구리와 같은 금속 배선의 확산으로부터 커패시터를 보호한다. 보호막으로 둘러싸인 커패시터 및 제2 절연층 상에 제3 절연층을 형성한 다음, 상부 전극에 접촉되는 배선 콘택을 형성한다. 배선 콘택 및 제3 절연층 상에 제4 절연층을 형성한 다음, 배선 콘택에 접촉되는 금속 배선을 형성함으로써 CUB 구조의 반도체 장치를 제조한다. 이 경우, 보호막은 제2 절연층 및 커패시터 상에 형성된 보호막 층이 커패시터 및 커패시터의 주변에만 잔존하도록 선택적으로 식각되어 형성된다.
본 발명의 바람직한 일 실시예에 따른 반도체 장치는, 게이트 구조물이 형성된 반도체 기판, 스토리지 콘택을 포함하며 반도체 기판 상에 형성된 제1 절연층, 스토리지 콘택 표면을 노출하는 커패시터 홀을 갖으며 제1 절연층 상에 형성된 제2 절연층, 커패시터 홀에 하부 전극, 유전막, 그리고 상부 전극이 순차적으로 적층되어 형성된 커패시터, 제2 절연층으로부터 커패시터의 외부를 감싸도록 형성된 보호막, 상부 전극에 접촉된 배선 콘택을 포함하며 제2 절연층 상에 형성된 제3 절연층 및 배선 콘택에 연결된 금속 배선을 포함하며 제3 절연층 상에 형성된 제4 절연층을 포함한다. 이 경우, 금속 배선은 구리 또는 알루미늄을 포함하여, 보호막은 실리콘 산화물(SiO), 산화 실리콘 질화물(SiON), 탄탈률 질화물(TaN) 또는 티타늄 질화물(TiN)을 포함한다.
본 발명에 의하면, 커패시터를 보호막으로 둘러쌈으로써 커패시터 상부에 형성된 금속 배선의 확산으로 인한 커패시터 유전막의 오염을 방지할 수 있다. 따라서 커패시터의 특성은 향상되며 안정적으로 동작하는 반도체 장치를 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 CUB 구조의 반도체 장치 및 반도제 장치 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예에 의하여 제한되거나 한정되는 것은 아니다.
실시예
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 CUB 구조의 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 게이트 구조물(110)을 형성한다. 다음으로, 게이트 구조물(110)과 반도체 기판(100)의 표면 상에 제1 절연층(120)을 형성한다. 제1 절연층(120)은 산화물이나 질화물을 화학 기상 증착 공정 또는 물리 기상 증착 공정을 통하여 반도체 기판(100) 상에 형성하는 것이 바람직하다. 예를 들면, 제1 절연층(120)은 중온 산화물(MTO), TEOS(tetraethyl orthosilicate), BPSG(boro-phosphor silicate glass) 또는 USG(undoped silicate glass) 등과 같은 실리콘 산화물이나 실리콘 질화물(SixNy)로 이루어진다.
게이트 구조물(110)은 반도체 기판(100)의 액티브 영역 상에 게이트 산화막(도시하지 않음)을 형성한 후, 그 위에 폴리실리콘층을 증착하여 형성된다. 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 폴리실리콘층을 고농도로 도핑시킨 후, 리소그라피 공정으로 상기 폴리실리콘층을 패터닝하여 게이트 구조물을 형성한다. 게이트 구조물(110)는 소오스/드레인 영역으로 이루어진 MOS 트랜지스터 구조를 갖는다.
이어서, 게이트 구조물(110)에 인접한 반도체 기판(100) 표면이 노출되도록 제1 절연층(120)에 스토리지 콘택홀(121)을 형성한다. 스토리지 콘택홀(121)은 노광 및 현상 공정을 이용하여 형성된다. 이 경우, 스토리지 콘택홀(121)을 형성하는 방법과 유사한 방법으로 하부 비트라인 콘택홀(125)을 형성할 수도 있다. 하부 비트라인 콘택홀(125)은 커패시터를 형성한 다음에 형성될 수도 있으나, 본 실시예에서는 커패시터를 형성하기 전에 하부 비트라인 콘택홀(125)을 형성하는 것에 대하여만 설명한다. 하부 비트라인 콘택홀(125)은 스토리지 콘택홀(121)과 동시에 형성되거나, 나중에 형성되거나 또는 전에 형성될 수 있다.
다음으로, 스토리지 콘택홀(121) 및 하부 비트라인 콘택홀(125) 내부에 도전성 물질을 매립한다. 스토리지 콘택홀(121) 내부에 도전성 물질을 매립하여 스토리지 콘택(122)을 제조하고, 하부 비트라인 콘택홀(125) 내부에 도전성 물질을 매립하여 하부 비트라인 콘택(126)을 제조한다. 스토리지 콘택(122)은 이후 커패시터의 하부 전극에 접하는 하부 배선이 된다.
계속하여, 제1 절연층(120), 스토리지 콘택(122) 및 하부 비트라인 콘택(126) 상에 에칭 스토퍼(129)를 형성한 후, 제2 절연층(130)을 형성한다. 제2 절연층(130)은 제1 절연층(120)과 유사한 방법으로 형성된다.
이어서, 제2 절연층(130)에 커패시터홀(131)을 형성한다. 커패시터홀(131)은 여러 가지 방법으로 형성될 수 있다. 일예로, 제2 절연층(130) 상에 스핀 코팅 공정으로 포토레지스트막(도시되지 않음)을 도포한 다음, 도포된 포토레지스트막을 노광 및 현상하여 제2 절연층(130) 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 경우, 포토레지스트 패턴은 스토리지 콘택(122) 상에 캐패시터홀(131)이 위치되도록 포토레지스트막을 선택적으로 식각하여 형성한다. 이어서, 포토레지스트 패턴을 마스크로 이용하여 노출된 제2 절연층(130)을 식각함으로써, 제2 절연층(130)에 소정의 폭과 깊이를 가지는 트렌치형 커패시터홀(131)을 형성한다. 커패시터홀(131)을 형성한 후, 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 포토레지스트 패턴을 제2 절연층(130)으로부터 제거한다.
도 2b를 참조하면, 통상의 커패시터 형성 방법에 의하여 커패시터홀(131)에 MIM 구조의 커패시터(140)를 형성한다. 커패시터(140)는 커패시터홀(131)의 내면으로부터 하부 전극(141), 유전막(142), 및 상부 전극(143)이 순차적으로 적층된 구조를 갖는다. 바람직하게는, 하부 전극(141)을 커패시터홀(131) 내부에 수용되게 형성하고, 유전막(141)은 커패시터홀(131)에 인접한 제2 절연층(130)의 표면으로부터 하부 전극(141)을 따라 형성한다. 이후, 유전막(142) 상에 상부 전극(143)을 형성한다.
하부 전극(141) 및 상부 전극(143)은 금속으로 형성된다. 일예로, 하부 전극(141) 및 상부 전극(143)이 텅스텐 질화물(WN), 티타늄 질화물(TiN)로 형성될 수 있다. 바람직하게는, 하부 전극(141) 및 상부 전극(143)을 티타늄(Ti), 텅스텐(W), 또는 루테늄(Ru)을 포함하는 금속으로 형성한다.
커패시터(140)의 유전막(142)은 산화물, 질화물 또는 산화물과 질화물의 복합물을 포함한다. 보다 자세하게는, 유전막(142)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 산화 실리콘 질화물(SiON), 탄탈륨 산화물(Ta2O5), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 바륨-스트론튬 타이타나이트[(Ba, Sr)TiO3], 또는 리드-지르코늄 타이타나이트[(Ba, Sr)TiO3] 중에서 적어도 하나를 포함한다. 하지만, 본 발명이 전술한 유전막에 의하여 제한되거나 한정되는 것은 아니다. 현재 많은 공개공보에 고유전율을 갖는 유전막에 대한 기술이 나타나 있으며, 다양한 유전막이 본 실시예의 커패시터(140)에 이용될 수 있다.
도 2c를 참조하면, 하부 전극(141), 유전막(142) 및 상부 전극(143)이 순차적으로 적층된 구조의 커패시터(140)의 외부를 보호막(150)으로 둘러싼다. 보다 자세하게는, 제2 절연층(130)의 상면으로부터 유전막(142) 및 상부 전극(143)의 외부를 감싸도록 보호막(150)을 형성한다. 커패시터(140)는 커패시터홀(131)의 형상에 대응되게 형성되고, 보호막(150)은 커패시터(140)의 형상에 대응되게 형성된다. 일예로, 커패시터홀(131)이 실린더형상을 갖는 경우, 커패시터(140)도 실린더형상을 갖는다.
커패시터(140)의 외부를 보호막(150)을 감싸는 방법은 다양하다. 예를 들어, 포토 마스크를 이용하여 선택적으로 식각하는 노광 및 현상 방법으로 형성하거나, 커패시터(140)의 형상을 따라가며 식각하는 에치 백(etch back) 방법으로 형성할 수 있다. 바람직하게는, 커패시터(140) 및 제2 절연층(130) 상에 보호막(150)을 증착하고, 커패시터(140)의 단면적을 수용하는 포토 마스크를 이용하여 커패시터(140) 및 커패시터(140)의 주변에만 보호막(150)이 잔존하도록 보호막(150)을 선택적으로 식각한다. 또한, 커패시터(140) 둘레에 보호막(150)을 형성하는 방법은 에치 백 공정과 같은 다양한 방법을 이용하여 형성할 수 있다.
본 발명에서 중요한 것은, 커패시터(140)를 보호막(150)을 이용하여 둘러싸는 것이다. 보호막(150)은 커패시터(140)의 유전막(142)이 주변 금속의 확산에 의하여 오염되는 것을 방지하기 위하여 이용된다.
보호막(150)은 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta)을 포함한다. 바람직하게는, 보호막(150)은 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 탄탈륨 질화막(TaN) 또는 티타늄 질화막(TiN)중 하나를 포함한다.
또한, 보호막(150)을 형성한 후에 보호막(150)의 특성을 더욱 개선하기 위하여 커패시터(140)에 NH3 플라스마를 이용하여 가공하는 단계가 더 추가될 수 있다.
도 2d를 참조하면, 제2 절연층(130) 및 보호막(150) 상에 제3 절연층(160)을 형성한다. 제3 절연층(160)은 상술한 제1 절연층(120) 또는 제2 절연층(130)과 유사한 방법으로 형성된다.
제3 절연층(160)을 형성한 후, 커패시터(140)의 상부 전극(142)의 표면을 노출하는 배선 콘택홀(161)을 형성한다. 배선 콘택홀(161)은 제3 절연층(160)의 표면으로부터 상부 전극(142)까지 형성한다. 이 경우, 하부 비트라인 콘택(126)의 표면을 노출하는 상부 비트라인 콘택홀(165)도 형성한다. 상부 비트라인 콘택홀(165)은 제2 및 제3 절연층(130, 160)을 동시에 관통하여 형성된다.
배선 콘택홀(161)과 상부 비트라인 콘택홀(165)을 형성한 후에는, 도전성 물질을 이용하여 배선 콘택홀(161)과 상부 비트라인 콘택홀(165)을 매립한다. 배선콘택홀(161) 내부에 도전성 물질을 매립하여 배선 콘택(162)을 제조하고, 상부 비트라인 콘택홀(165) 내부에 도선성 물질을 매립하여 상부 비트라인 컨택(166)을 제조한다.
도 2e를 참조하면, 제3 절연층(160), 배선 콘택(162) 및 상부 비트라인 콘택(166) 상에 제4 절연층(170)을 형성한다. 이 경우, 제3 절연층(160)과 제4 절연층(170) 사이에 에칭 스토퍼(129)를 더 형성할 수 있다.
배선 콘택(162) 및 상부 비트라인 콘택(166) 상부의 제4 절연층(170)에 금속 배선을 제조하기 위한 배선홀(171)을 각각 형성한다.
배선홀(171)에 확산 방지막(172)을 형성한다. 확산 방지막(172)은 일반적으로 스퍼터(sputter) 방법으로 형성된다. 확산 방지막(172)은 금속 배선(180)이 배선홀(171) 밖으로 확산되는 것을 방지한다.
확산 방지막(172)이 형성된 배선홀(171)에 금속을 포함하는 도전성 물질을 매립하여 금속 배선(180)을 제조한다. 금속 배선(180)은 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄, 텅스텐 질화물 또는 티타늄 질화물 중 하나를 포함하는 것이 바람직하다. 또한, 금속 배선(180)은 화학 기상 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 형성될 수 있다. 일예로, 구리를 포함하는 금속 배선(180)을 제조 시, 도금 공정을 이용하여 배선홀(171)의 구리 시드층 상에 구리층을 형성한다. 이후, 다마신(damascene) 공정을 이용하여 배선홀(171)에만 구리층을 잔존시킴으로써 금속 배선(180)을 제조한다. 본 실시예서는, 구리로 이루어진 금속 배선(180)을 형성하는 경우에 대해 예시하였으나, 알루미늄이나 알루미늄 합금으로 금속 배선(180)을 형성할 수 있음은 명백하다. 금속 배선(180)은 하부의 배선 콘택(162)을 통하여 커패시터(140)의 상부 전극에 전기적으로 연결된다.
일반적으로, 배선홀(171)의 가로세로비(aspect ratio)가 큰 경우, 또는 확산 방지막(172)의 스텝 커버리지(step coverage)가 불량한 경우, 확산 방지막(172)이 배선홀(171) 내면에 균일하게 형성되지 않는다. 실제로 배선홀(171)의 하부 및 양 모서리부로 갈수록 확산 방지막(172)이 얇게 형성되거나, 배선홀(171) 내면 중 일부에 확산 방지막(172)이 형성되지 않을 수도 있다. 확산 방지막(172)이 불균일하게 형성됨에 따라서, 금속 배선(180)이 배선홀(171) 밖으로 확산될 수 있다.
금속 배선(180)을 형성 시 또는 금속 배선(180)이 형성된 후, 반도체 장치는 많은 열처리 공정을 거친다. 금속 배선(180)으로 그 사용이 증가하고 있는 구리와 같은 금속은 열에 의하여 매우 빠르게 확산되는 물질이다. 따라서, 배선홀(171)의 내면 중에서 확산 방지막(172)이 불균일하게 형성된 부위를 통하여 금속 배선(180)의 일부가 유출될 수 있다. 유출된 금속 배선(180)의 일부는 제3 절연층(160)을 통하여 커패시터(140)까지 확산될 수 있으나, 보호막(150)에 의하여 커패시터(140)로 침투하지 못한다. 금속 배선(180)의 확산으로 인한 유전막(142)의 오염은 방지되고, 전류의 누설 등 커패시터(140)의 전기적 특성 저하가 방지된다.
본 발명에 따르면, 커패시터(140)의 외부를 보호막(150)으로 둘러쌈으로써, 커패시터(140)가 외부에 노출되지 않는다. 금속과 같은 물질의 확산으로 인한 커패시터(140)의 오염을 방지할 수 있으며 커패시터(140)의 전기적 특성을 일정하게 유지할 수 있다. 나아가, 반도체 장치의 제조 단가의 상승을 예방할 수 있으며, 전체 반도체 장치의 신뢰성을 증가시킬 수 있다.
실시예
도 2e 는 본 발명의 일실시예에 따른 CUB 구조를 갖는 반도체 장치를 설명하기 위한 단면도이다. 본 실시예에서 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타낸다.
도 2e를 참조하면, 반도체 장치는 반도체 기판(100), 제1 절연층(120), 커패시터(140), 보호막(150), 제2 절연층(130), 제3 절연층(160) 및 금속 배선(180)이 순차적으로 적층된 구조이다.
반도체 기판(100) 상에는 게이트 구조물(110)이 형성된다. 게이트 구조물 (110)은 게이트 전극, 게이트 스페이서 및 불순물 영역(소오스/드레인 영역, n+/p+ 영역)(도시하지 않음)으로 구성된 MOS 트랜지스터이다. 게이트 전극은 불순물이 도핑된 폴리실리콘으로 형성되고, 상기 게이트 스페이서는 실리콘 산화물 또는 실리콘 질화물로 형성된다.
게이트 구조물(110)의 일측에 인접한 반도체 기판(110)에는 스토리지 콘택(122)이 형성된다. 스토리지 콘택(122)은 도전성 물질로 형성되며, 커패시터(140)의 하부 배선으로 역할한다.
게이트 구조물(110)의 타측에 인접하게는 하부 비트라인 콘택(126)이 형성될 수 있다. 하부 비트라인 콘택(126)은 도전성 물질로 형성되며, 비트라인의 하부 배선으로 역할한다.
상술한, 스토리지 콘택(122) 및 하부 비트라인 콘택(126)은 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄, 텅스텐 질화물 또는 티타늄 질화물 등과 같은 도전성 물질을 포함할 수 있다.
제1 절연층(120) 상에는 에칭 스토퍼(129)가 더 형성될 수 있다. 또한 에칭 스토퍼는 스토리지 콘택(122) 또는 하부 비트라인 콘택(126)을 형성하기 전/후 모두 형성 가능하다.
제1 절연층(120) 상에는 제2 절연층(130)이 형성된다. 이 경우, 제2 절연층(130)에는 스토리지 콘택(122)의 상부를 노출하는 커패시터 홀(131)이 형성된다.
커패시터 홀(131)은 실린더형 트랜치 구조를 갖는다. 커패시터 홀(131)에는 하부 전극(141), 유전막(142) 및 상부 전극(143)이 순차적으로 적층된 커패시터(140)가 형성된다. 하부 전극(141)은, 텅스텐 질화물 또는 티타늄 질화물을 포함한다. 하부 전극(141) 상에는 원자막 증착 방법으로 형성된 실리콘 산화물(이하,“ALD-SiO2”이라함), 원자막 증착 방법으로 형성된 산화 실리콘 질화물(이하,“ALD-SiN”이라함), 플라스마 증대 증착법으로 형성된 실리콘 질화물(이하,“PECVD-SiN”이라함), 플라스마 증대 증착법으로 형성된 산화 실리콘 질화물(이하,“PECVD-SiON”이라함), 플라스마 증대 증착법으로 형성된 산화물(이하,“PECVD-OX”이라함), 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 바륨-스트론튬 타이타나이트(이하,“[(Ba-Sr)TiO3]”이라함) 또는 수은-지르코늄 타이타나이트(이하,“[(Pb-Zr)TiO3]”이라함) 중에서 적어도 하나를 포함하는 고유전체 유전막(142)이 형성된다.
유전막(142) 상에는 텅스텐 질화물 또는 질화 티타늄 질화물을 포함하는 상부 전극(143)이 형성되어 커패시터(140)는 형성된다. 이 경우, 커패시터(140)는 MIM 구조를 갖는다.
커패시터(140)의 외부는 실리콘 질화물, 산화 실리콘 질화물, 탄탈륨 질화물 또는 티나늄 질화물을 포함하는 보호막(150)으로 덮혀진다. 보호막(150)은 주변 금속의 확산으로 인한 커패시터(140)의 오염을 방지한다.
제2 절연층(130)과 보호막(150) 상에는 제3 절연층(160)이 형성된다. 제3 절연층(160)은 제2 절연층(130)과 거의 동일한 물질을 포함한다. 제3 절연층(160)은 배선 콘택(162)과 상부 비트라인 콘택(166)을 포함한다. 배선 콘택(162)은 제3 절연층(160)의 표면으로부터 커패시터(140)의 상부 전극(143)까지 연장된다. 상부 비트라인 콘택(166)은 제3 절연층(160)의 표면으로부터 제2 절연층(120)을 통과하여 하부 비트라인 콘택(126)까지 연장된다. 배선 콘택(162)과 상부 비트라인 콘택(166)은 모두 도전성 물질을 포함한다.
제3 절연층(160), 배선 콘택(162) 그리고 상부 비트라인 콘택(166) 상에는 제4 절연층(170)이 형성된다. 제1, 제2, 제3 및 4 절연층(110, 120, 160, 170)은 실질적으로 거의 동일하다. 일예로, 제1, 제2, 제3 및 4 절연층(110, 120, 160, 170)은 각기 중온 산화물(MTO), TEOS(tetraethyl orthosilicate), BPSG(boro-phosphor silicate glass) 또는 USG(undoped silicate glass) 등과 같은 실리콘 산화물이나 실리콘 질화물(SixNy)를 포함할 수 있다.
제4 절연층(170)에는 상부 비트라인 콘택(166) 및 배선 콘택(162)에 각각 접촉된 금속 배선(180)이 형성된다. 이 경우, 각각의 금속 배선(180)과 제4 절연층(170) 사이에는 확산 방지막(172)이 형성된다.
상부 비트라인 콘택(166)에 접한 금속 배선(180)은 비트 라인으로 역할하며, 배선 콘택(162)에 접한 금속 배선(180)은 커패시터의 상부 배선으로 역할한다.
상술한 바와 같이 본 발명의 실시예에 의하면, 커패시터(140)의 외부를 보호막(150)으로 감쌈으로써, 커패시터(140)의 오염을 방지할 수 있다. 따라서 커패시터(140)의 전기적 특성은 일정하게 유지될 수 있다.
상술한 바와 같이 본 발명에 의하면, CUB 구조의 반도체 장치에서 커패시터를 보호막으로 둘러쌈으로서 커패시터 상부에 배치된 금속 배선의 확산으로부터 커패시터를 안전하게 보호할 수 있다.
나아가, 커패시터의 전기적 특성에 대한 신뢰성을 향상시킬 수 있으며, 금속 배선 형성 시 확산 방지막의 공정 마진도 증가시킬 수 있다. 결과로 반도체 장치의 제조 단가는 감소된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 장치 및 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 커패시터-언더-비트라인 구조의 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 2e 는 본 발명의 일 실시예에 따른 커패시터-언더-비트라인 구조 반도체 장치의 제조 방법 및 본 발명의 다른 실시에에 따른 커패시터-언더-비트라인 구조 반도체 장치를 설명하기 위한 개략적인 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 게이트 구조물
120 : 제1 절연층 121 : 스토리지 콘택홀
122 : 스토리지 콘택 125 : 하부 비트라인 콘택홀
126 : 하부 비트라인 콘택 129 : 에칭 스토퍼
130 : 제2 절연층 131 : 커패시터홀
140 : 커패시터 141 : 하부 전극
142 : 유전막 143 : 상부 전극
150 : 보호막 160 : 제3 절연층
161 : 배선 콘택홀 162 : 배선 콘택
165 : 상부 비트라인 콘택홀 166 : 상부 비트라인 콘택
170 : 제4 절연층 171 : 배선홀
172 : 확산 방지막 180 : 금속 배선

Claims (10)

  1. 게이트 구조물이 형성된 반도체 기판;
    상기 게이트 구조물 및 반도체 기판 상에 형성되며, 스토리지 콘택을 포함하는 제1 절연층;
    상기 제1 절연층 상에 형성되되, 상기 스토리지 콘택을 노출하는 커패시터 홀을 갖는 제2 절연층;
    상기 커패시터 홀에 하부 전극, 유전막 그리고 상부 전극이 순차적으로 적층되어 형성된 커패시터;
    상기 커패시터의 외부를 감싸는 보호막;
    상기 보호막과 상기 제2 절연층 상에 형성되며, 상기 상부 전극의 표면에 접촉된 배선 콘택을 포함하는 제3 절연층; 및
    상기 배선 콘택 상에 형성된 금속 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 금속 배선은 Cu 또는 Al을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 보호막은 SiN, SiON, TaN 및 TiN 로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 하부 전극 및 상부 전극은 TiN, W 및 Ru 으로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 유전막은 ALD-SiO2, ALD-SiN, PECVD-SiN, PECVD-SiON, PECVD-OX, Ta2O5, HfO, Al2O2, [(Ba, Sr)TiO3] 및 [(Pb, Zr)TiO3]로 이루어진 그룹 중 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 커패시터는 MIM(Metal-Insulator-Metal) 구조로 형성된 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 반도체 기판 상에 스토리지 콘택을 포함하는 제1 절연층을 형성하는 단계;
    상기 스토리지 콘택을 노출하는 커패시터 홀을 갖는 제2 절연층을 제1 절연층 상에 형성하는 단계;
    상기 커패시터 홀에 하부 전극, 유전막 그리고 상부 전극을 순차적으로 적층하여 커패시터를 형성하는 단계;
    상기 커패시터의 외부를 보호막으로 감싸는 단계;
    상기 상부 전극에 접촉된 배선 콘택을 갖는 제3 절연층을 상기 제2 절연층 및 상기 보호막 상에 형성하는 단계; 및
    상기 배선 콘택 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 보호막을 형성하는 단계는, 상기 커패시터 및 제2 절연층 상에 보호막 층을 증착하는 단계 및 마스크를 이용하여 상기 보호막 층이 상기 커패시터의 상부와 커패시터 주변부에만 잔존하도록 상기 보호막 층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 보호막 층을 드라이 에치 백(dry etch back) 방법으로 선택적으로 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서, 상기 보호막을 형성하는 단계 후에, 상기 커패시터를 NH3 플라스마로 가공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770276B1 (ko) * 2006-07-21 2007-10-25 한양대학교 산학협력단 반도체 소자의 엠아이엠 캐패시터 형성방법
CN114122256A (zh) * 2020-09-01 2022-03-01 华邦电子股份有限公司 半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293869A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
KR19980026793A (ko) * 1996-10-11 1998-07-15 김광호 강유전체 메모리 장치
KR20010020905A (ko) * 1999-05-26 2001-03-15 모리 가즈히로 반도체장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293869A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
KR19980026793A (ko) * 1996-10-11 1998-07-15 김광호 강유전체 메모리 장치
KR20010020905A (ko) * 1999-05-26 2001-03-15 모리 가즈히로 반도체장치 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770276B1 (ko) * 2006-07-21 2007-10-25 한양대학교 산학협력단 반도체 소자의 엠아이엠 캐패시터 형성방법
CN114122256A (zh) * 2020-09-01 2022-03-01 华邦电子股份有限公司 半导体结构及其制造方法

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