JPH09293869A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09293869A JPH09293869A JP8104881A JP10488196A JPH09293869A JP H09293869 A JPH09293869 A JP H09293869A JP 8104881 A JP8104881 A JP 8104881A JP 10488196 A JP10488196 A JP 10488196A JP H09293869 A JPH09293869 A JP H09293869A
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Abstract
(57)【要約】
【目的】 水素雰囲気中での熱処理時に強誘電体膜が水
素と反応して劣化することのないようにする。容量素子
の形成面積を広く確保できるようにする。 【構成】 絶縁性基板１上に下部電極２、強誘電体膜
３、上部電極４からなる強誘電体容量素子が形成され、
その上に絶縁性保護膜５ａ、水素透過性の低い材料から
なる水素バリア膜６、絶縁性保護膜５ｂが形成され、さ
らにその上に単結晶シリコンからなるＳＯＩ層７が形成
される。ＳＯＩ層７上には、ゲート酸化膜８、ゲート電
極９が形成され、ゲート電極９の左右のＳＯＩ層７はソ
ース領域１０とドレイン領域１１になされている。全面
が層間絶縁膜１２により被覆され、この層間絶縁膜１２
等に開孔されたコンタクト孔介して、バリア導電層１
３、低抵抗導電層１４からなる配線層が各部に接続され
ている。
素と反応して劣化することのないようにする。容量素子
の形成面積を広く確保できるようにする。 【構成】 絶縁性基板１上に下部電極２、強誘電体膜
３、上部電極４からなる強誘電体容量素子が形成され、
その上に絶縁性保護膜５ａ、水素透過性の低い材料から
なる水素バリア膜６、絶縁性保護膜５ｂが形成され、さ
らにその上に単結晶シリコンからなるＳＯＩ層７が形成
される。ＳＯＩ層７上には、ゲート酸化膜８、ゲート電
極９が形成され、ゲート電極９の左右のＳＯＩ層７はソ
ース領域１０とドレイン領域１１になされている。全面
が層間絶縁膜１２により被覆され、この層間絶縁膜１２
等に開孔されたコンタクト孔介して、バリア導電層１
３、低抵抗導電層１４からなる配線層が各部に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に情報を記憶する容量素子と電界
効果トランジスタとを有する半導体装置およびその製造
方法に関するものである。
の製造方法に関し、特に情報を記憶する容量素子と電界
効果トランジスタとを有する半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ装置、例えばスタッ
クト型と呼ばれるメモリ装置の基本的構造は、トランジ
スタと容量素子とが同一基板上に容量素子がトランジス
タの上になるように配置されている。このため従来の構
造では、半導体装置に用いられるトランジスタの特性ば
らつきを抑えるための水素雰囲気中の熱処理を施した場
合、水素熱処理中に容量素子に到達する水素量はトラン
ジスタ表面よりも多量となる。拡散してきた水素が容量
素子に到達すると誘電体膜に用いられている酸化物や窒
化物が水素と反応するためその誘電体膜としての特性が
劣化する。特に、容量誘電体膜が強誘電体膜の場合に
は、酸素欠損により強誘電体特性の喪失やショートなど
の不良の発生原因となる。
クト型と呼ばれるメモリ装置の基本的構造は、トランジ
スタと容量素子とが同一基板上に容量素子がトランジス
タの上になるように配置されている。このため従来の構
造では、半導体装置に用いられるトランジスタの特性ば
らつきを抑えるための水素雰囲気中の熱処理を施した場
合、水素熱処理中に容量素子に到達する水素量はトラン
ジスタ表面よりも多量となる。拡散してきた水素が容量
素子に到達すると誘電体膜に用いられている酸化物や窒
化物が水素と反応するためその誘電体膜としての特性が
劣化する。特に、容量誘電体膜が強誘電体膜の場合に
は、酸素欠損により強誘電体特性の喪失やショートなど
の不良の発生原因となる。
【０００３】水素侵入による容量特性の劣化を防ぐ方法
として、特開平４−１０２３６７号公報により、容量素
子を比較的水素透過性の少ない材料で被覆することが提
案されている。しかし、この方法では、水素は非常に透
過性が高いためあまり高い効果は期待できない。また、
全面をこの材料の膜により被覆する場合には、水素雰囲
気熱処理によってトランジスタの特性のばらつきを抑え
ることができなくなるという欠点が生じる。
として、特開平４−１０２３６７号公報により、容量素
子を比較的水素透過性の少ない材料で被覆することが提
案されている。しかし、この方法では、水素は非常に透
過性が高いためあまり高い効果は期待できない。また、
全面をこの材料の膜により被覆する場合には、水素雰囲
気熱処理によってトランジスタの特性のばらつきを抑え
ることができなくなるという欠点が生じる。
【０００４】また、上記従来構造では、トランジスタ上
に容量素子が配置されるため、ビット線、容量素子上部
電極とトランジスタ間の配線など様々な配線のために容
量素子を設置する領域の範囲が狭められる。そのため、
高集積化によるサイズ縮小に伴う蓄積電荷減少を防ぐた
めにスタックト型の場合容量素子の形をフィン型や円筒
型にしたりあるいは素子の高さを高くして容量素子面積
を確保するという手法が採られているが、これらの手法
を用いてより多くの面積を確保することが技術的に困難
になってきている。また、誘電体材料に高誘電体などの
比誘電率の高い材料を用いることも検討されているが、
強誘電体を用いた半導体装置ではこの対策を採ることは
できない。
に容量素子が配置されるため、ビット線、容量素子上部
電極とトランジスタ間の配線など様々な配線のために容
量素子を設置する領域の範囲が狭められる。そのため、
高集積化によるサイズ縮小に伴う蓄積電荷減少を防ぐた
めにスタックト型の場合容量素子の形をフィン型や円筒
型にしたりあるいは素子の高さを高くして容量素子面積
を確保するという手法が採られているが、これらの手法
を用いてより多くの面積を確保することが技術的に困難
になってきている。また、誘電体材料に高誘電体などの
比誘電率の高い材料を用いることも検討されているが、
強誘電体を用いた半導体装置ではこの対策を採ることは
できない。
【０００５】
【発明が解決しようとする課題】本発明の解決すべき第
１の課題は、半導体装置に用いられるトランジスタ特性
のばらつきを抑えるための水素雰囲気中の熱処理中に容
量素子が水素にさらされることのないようにして容量誘
電体膜の劣化を防止することである。本発明の第２の課
題は、容量素子を形成するための面積を各種の配線によ
って阻害されることなく確保できるようにして高集積化
に伴う容量素子の容量低下を抑制できるようにすること
である。
１の課題は、半導体装置に用いられるトランジスタ特性
のばらつきを抑えるための水素雰囲気中の熱処理中に容
量素子が水素にさらされることのないようにして容量誘
電体膜の劣化を防止することである。本発明の第２の課
題は、容量素子を形成するための面積を各種の配線によ
って阻害されることなく確保できるようにして高集積化
に伴う容量素子の容量低下を抑制できるようにすること
である。
【０００６】
【課題を解決するための手段】上述した本発明の課題
は、基板上に容量素子を形成し、その上に層間絶縁膜を
介して形成された半導体層をトランジスタの活性層とし
て用いることによって解決することができる。また、第
１の課題は、容量素子を覆う水素の透過性の低い材料か
らなる水素バリア層を設けることによって、より確実に
解決することができる。また、本発明の半導体装置はＳ
ＯＩ層下の絶縁膜下に容量素子を形成したＳＯＩ基板に
より構成することができる。
は、基板上に容量素子を形成し、その上に層間絶縁膜を
介して形成された半導体層をトランジスタの活性層とし
て用いることによって解決することができる。また、第
１の課題は、容量素子を覆う水素の透過性の低い材料か
らなる水素バリア層を設けることによって、より確実に
解決することができる。また、本発明の半導体装置はＳ
ＯＩ層下の絶縁膜下に容量素子を形成したＳＯＩ基板に
より構成することができる。
【０００７】本発明の半導体装置においては、容量誘電
体膜がトランジスタよりも基板側に形成されている。水
素熱処理中に表面から内部へ拡散してくる水素の濃度は
内部へ行くほど低くなるので、トランジスタヘ到達する
よりも容量誘電体膜へ到達する水素の方が少なくなる。
従ってトランジスタと誘電体膜との距離や熱処理条件を
適当に選ぶことで、トランジスタ表面は十分水素に曝さ
れるが容量誘電体膜は水素に曝されない状態で水素熱処
理を行うことができる。
体膜がトランジスタよりも基板側に形成されている。水
素熱処理中に表面から内部へ拡散してくる水素の濃度は
内部へ行くほど低くなるので、トランジスタヘ到達する
よりも容量誘電体膜へ到達する水素の方が少なくなる。
従ってトランジスタと誘電体膜との距離や熱処理条件を
適当に選ぶことで、トランジスタ表面は十分水素に曝さ
れるが容量誘電体膜は水素に曝されない状態で水素熱処
理を行うことができる。
【０００８】更に、容量誘電体膜を層間絶縁膜の材料で
あるシリコン酸化膜より水素透過性の低い材料で被覆す
ることで、より確実に水素の誘電体膜への到達を防止す
ることができる。あるいはトランジスタ−強誘電体間距
離をより短くすることができ、またより広範な熱処理条
件で水素熱処理ができるようになる。また、トランジス
タが形成される領域下に容量素子が形成されるため、容
量素子を各種の配線を回避する必要がなくなり従来構造
より面積を広く取ることが可能となり蓄積電荷減少を抑
制することができる。また、配置や構造の自由度も増え
る。また、半導体装置をＳＯＩ基板を用いて構成するこ
とにより、高速動作が可能になる。
あるシリコン酸化膜より水素透過性の低い材料で被覆す
ることで、より確実に水素の誘電体膜への到達を防止す
ることができる。あるいはトランジスタ−強誘電体間距
離をより短くすることができ、またより広範な熱処理条
件で水素熱処理ができるようになる。また、トランジス
タが形成される領域下に容量素子が形成されるため、容
量素子を各種の配線を回避する必要がなくなり従来構造
より面積を広く取ることが可能となり蓄積電荷減少を抑
制することができる。また、配置や構造の自由度も増え
る。また、半導体装置をＳＯＩ基板を用いて構成するこ
とにより、高速動作が可能になる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を説明するための半導体装置の断面図であり、
図２（ａ）〜（ｆ）は、その製造方法を説明するための
工程順断面図である。図１に示されるように、絶縁性基
板１上に下部電極２、強誘電体膜３、上部電極４からな
る強誘電体容量素子が形成されている。その上には、絶
縁性保護膜５ａ、水素透過性の低い材料からなる水素バ
リア膜６、絶縁性保護膜５ｂが形成され、さらにその上
に単結晶シリコンからなるＳＯＩ層７が形成されてい
る。ＳＯＩ層７上には、ゲート酸化膜８を介してゲート
電極９が形成されており、ゲート電極９の左右のＳＯＩ
層７は不純物が導入されてソース領域１０とドレイン領
域１１になされている。このＳＯＩ層７上およびゲート
電極９上には層間絶縁膜１２が形成され、層間絶縁膜１
２、ＳＯＩ層７、絶縁性保護膜５ｂ、水素バリア膜６お
よび絶縁性保護膜５ａを貫通してソース領域１０、ドレ
イン領域１１および容量素子の上部電極４の表面を露出
させるコンタクトホールが開孔されている。ソース領域
１０はこのコンタクトホールを介してバリア導電層１
３、低抵抗導電層１４からなるビット線に接続され、ま
たドレイン領域１１と上部電極４との間はバリア導電層
１３、低抵抗導電層１４からなる配線層によりコンタク
トホールを介して接続されている。
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を説明するための半導体装置の断面図であり、
図２（ａ）〜（ｆ）は、その製造方法を説明するための
工程順断面図である。図１に示されるように、絶縁性基
板１上に下部電極２、強誘電体膜３、上部電極４からな
る強誘電体容量素子が形成されている。その上には、絶
縁性保護膜５ａ、水素透過性の低い材料からなる水素バ
リア膜６、絶縁性保護膜５ｂが形成され、さらにその上
に単結晶シリコンからなるＳＯＩ層７が形成されてい
る。ＳＯＩ層７上には、ゲート酸化膜８を介してゲート
電極９が形成されており、ゲート電極９の左右のＳＯＩ
層７は不純物が導入されてソース領域１０とドレイン領
域１１になされている。このＳＯＩ層７上およびゲート
電極９上には層間絶縁膜１２が形成され、層間絶縁膜１
２、ＳＯＩ層７、絶縁性保護膜５ｂ、水素バリア膜６お
よび絶縁性保護膜５ａを貫通してソース領域１０、ドレ
イン領域１１および容量素子の上部電極４の表面を露出
させるコンタクトホールが開孔されている。ソース領域
１０はこのコンタクトホールを介してバリア導電層１
３、低抵抗導電層１４からなるビット線に接続され、ま
たドレイン領域１１と上部電極４との間はバリア導電層
１３、低抵抗導電層１４からなる配線層によりコンタク
トホールを介して接続されている。
【００１０】次に、図２の工程順断面図を参照して図１
の半導体装置の製造方法について説明する。まず図２
（ａ）に示すように、絶縁性基板１上に下部電極２、強
誘電体薄膜３、上部電極４からなる強誘電体容量素子を
形成する。次に、図２（ｂ）に示すように、絶縁性保護
膜５ａを形成する。次に、図２（ｃ）に示すように、水
素透過性の低い材料からなる水素バリア膜６を堆積後、
再び絶縁性保養膜５ｂを堆積する。水素バリア膜が導電
性材料から形成されている場合には、絶縁性保護膜５ｂ
の形成前に、将来上部電極上に開孔されるコンタクトホ
ール領域に予め開口を開設しておく必要がある。その
後、図２（ｄ）に示すように、化学機械研磨（ＣＭＰ）
法を用いて絶縁性保護膜５ｂを研磨しその表面を平坦化
する。
の半導体装置の製造方法について説明する。まず図２
（ａ）に示すように、絶縁性基板１上に下部電極２、強
誘電体薄膜３、上部電極４からなる強誘電体容量素子を
形成する。次に、図２（ｂ）に示すように、絶縁性保護
膜５ａを形成する。次に、図２（ｃ）に示すように、水
素透過性の低い材料からなる水素バリア膜６を堆積後、
再び絶縁性保養膜５ｂを堆積する。水素バリア膜が導電
性材料から形成されている場合には、絶縁性保護膜５ｂ
の形成前に、将来上部電極上に開孔されるコンタクトホ
ール領域に予め開口を開設しておく必要がある。その
後、図２（ｄ）に示すように、化学機械研磨（ＣＭＰ）
法を用いて絶縁性保護膜５ｂを研磨しその表面を平坦化
する。
【００１１】次に、図２（ｅ）に示すように、ＳＯＩ層
７となるシリコン基板を貼り付け５００〜１０００℃、
酸素雰囲気中で熱処理を行いＳＯＩ基板を形成する。次
に、２（ｆ）に示すように、ＳＯＩ層７を研磨により薄
膜化する。次に、熱酸化等によりゲート酸化膜８を形成
しその上にゲート電極９を形成する。このゲート電極９
をマスクとしてイオン注入を行ってソース領域１０、ド
レイン領域１１を形成した後、このトランジスタを含む
全面を層間絶縁膜１２によって被覆する。続いて、層間
絶縁膜等にコンタクトホールを開孔し、バリア導電層１
３、低抵抗導電層１４を堆積し、これをパターニングし
て図１に示す半導体メモリ装置を得る。その後、水素雰
囲気中での熱処理を行い、トランジスタ特性のばらつき
の抑制を図る。
７となるシリコン基板を貼り付け５００〜１０００℃、
酸素雰囲気中で熱処理を行いＳＯＩ基板を形成する。次
に、２（ｆ）に示すように、ＳＯＩ層７を研磨により薄
膜化する。次に、熱酸化等によりゲート酸化膜８を形成
しその上にゲート電極９を形成する。このゲート電極９
をマスクとしてイオン注入を行ってソース領域１０、ド
レイン領域１１を形成した後、このトランジスタを含む
全面を層間絶縁膜１２によって被覆する。続いて、層間
絶縁膜等にコンタクトホールを開孔し、バリア導電層１
３、低抵抗導電層１４を堆積し、これをパターニングし
て図１に示す半導体メモリ装置を得る。その後、水素雰
囲気中での熱処理を行い、トランジスタ特性のばらつき
の抑制を図る。
【００１２】上記絶縁性基板１にはガラス基板、石英基
板、サファイア基板等の外、表面を熱酸化膜で被覆した
シリコン基板を用いることができる。また、上記下部電
極２および上部電極４には、Ｐｔ、Ｐｔ／Ｔｉ、Ａｕ、
ＲｕＯx 、ＩｒＯx 等通常強誘電体容量素子に用いられ
る電極材料を適宜使用することが可能である。また、上
記水素バリア膜６にはＴｉＮ、ＴｉＯＮ等シリコン酸化
膜より水素透過性の低い材料を全て用いることができ
る。また、この水素バリア膜６を絶縁膜によって形成す
ることができる。また、上記強誘電体には、バリウム系
強誘電体（ＢａＴｉＯ3 、Ｂａ1-x Ｓｒ x ＴｉＯ3 ）、
鉛系強誘電体（ＰｂＴｉＯ3 、ＰｂＺｒ1-x Ｔｉx Ｏ
3 、Ｐｂ（Ｌａ1-y Ｚｒy ）1-x Ｔｉx Ｏ3 等）、ビス
マス系強誘電体（ＳｒＢｉ2 Ｔａ2Ｏ9 等）通常強誘電
体容量素子に用いられる強誘電体を適宜使用することが
可能である。また、ＳＯＩ層７は、トランジスタ形成に
先立ってエッチングによりトランジスタ形成領域のみに
島状に残すようにしてもよい。
板、サファイア基板等の外、表面を熱酸化膜で被覆した
シリコン基板を用いることができる。また、上記下部電
極２および上部電極４には、Ｐｔ、Ｐｔ／Ｔｉ、Ａｕ、
ＲｕＯx 、ＩｒＯx 等通常強誘電体容量素子に用いられ
る電極材料を適宜使用することが可能である。また、上
記水素バリア膜６にはＴｉＮ、ＴｉＯＮ等シリコン酸化
膜より水素透過性の低い材料を全て用いることができ
る。また、この水素バリア膜６を絶縁膜によって形成す
ることができる。また、上記強誘電体には、バリウム系
強誘電体（ＢａＴｉＯ3 、Ｂａ1-x Ｓｒ x ＴｉＯ3 ）、
鉛系強誘電体（ＰｂＴｉＯ3 、ＰｂＺｒ1-x Ｔｉx Ｏ
3 、Ｐｂ（Ｌａ1-y Ｚｒy ）1-x Ｔｉx Ｏ3 等）、ビス
マス系強誘電体（ＳｒＢｉ2 Ｔａ2Ｏ9 等）通常強誘電
体容量素子に用いられる強誘電体を適宜使用することが
可能である。また、ＳＯＩ層７は、トランジスタ形成に
先立ってエッチングによりトランジスタ形成領域のみに
島状に残すようにしてもよい。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図３は、本発明の一実施例の半導体
装置の断面図である。図３に示されるように、シリコン
基板１０１上には熱酸化膜１１５が形成されており、そ
の上にはＰｔ／Ｔｉ膜１０２、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜
（以下、ＳＢＴ膜）１０３、Ｐｔ膜１０４からなる強誘
電体容量素子が形成されている。その上には、スパッタ
法により形成されたスパッタＳｉＯ2 膜１０５ａ、Ｔｉ
Ｎ水素バリア膜１０６、スパッタＳｉＯ2 膜１０５ｂが
形成され、さらにその上に単結晶シリコンからなるＳＯ
Ｉ層１０７が島状に形成されている。ＳＯＩ層１０７上
には、ゲート酸化膜１０８を介してゲート電極１０９が
形成されており、ゲート電極１０９の左右のＳＯＩ層１
０７は不純物が導入されてソース領域１１０とドレイン
領域１１１になされている。このＳＯＩ層１０７上を含
む全面を覆って層間絶縁膜１１２が形成され、層間絶縁
膜１１２、ＳＯＩ層１０７、スパッタＳｉＯ2 膜１０５
ｂ、ＴｉＮ水素バリア膜１０６およびスパッタＳｉＯ2
膜１０５ａを貫通してソース領域１１０、ドレイン領域
１１１および容量素子のＰｔ膜１０４の表面を露出させ
るコンタクトホールが開孔されている。このコンタクト
ホールを介してＴｉＮ膜１１３、Ａｌ膜１１４からなる
配線層により、ソース領域が引き出され、またドレイン
領域１１１とＰｔ膜１０４との間が接続されている。
て詳細に説明する。図３は、本発明の一実施例の半導体
装置の断面図である。図３に示されるように、シリコン
基板１０１上には熱酸化膜１１５が形成されており、そ
の上にはＰｔ／Ｔｉ膜１０２、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜
（以下、ＳＢＴ膜）１０３、Ｐｔ膜１０４からなる強誘
電体容量素子が形成されている。その上には、スパッタ
法により形成されたスパッタＳｉＯ2 膜１０５ａ、Ｔｉ
Ｎ水素バリア膜１０６、スパッタＳｉＯ2 膜１０５ｂが
形成され、さらにその上に単結晶シリコンからなるＳＯ
Ｉ層１０７が島状に形成されている。ＳＯＩ層１０７上
には、ゲート酸化膜１０８を介してゲート電極１０９が
形成されており、ゲート電極１０９の左右のＳＯＩ層１
０７は不純物が導入されてソース領域１１０とドレイン
領域１１１になされている。このＳＯＩ層１０７上を含
む全面を覆って層間絶縁膜１１２が形成され、層間絶縁
膜１１２、ＳＯＩ層１０７、スパッタＳｉＯ2 膜１０５
ｂ、ＴｉＮ水素バリア膜１０６およびスパッタＳｉＯ2
膜１０５ａを貫通してソース領域１１０、ドレイン領域
１１１および容量素子のＰｔ膜１０４の表面を露出させ
るコンタクトホールが開孔されている。このコンタクト
ホールを介してＴｉＮ膜１１３、Ａｌ膜１１４からなる
配線層により、ソース領域が引き出され、またドレイン
領域１１１とＰｔ膜１０４との間が接続されている。
【００１４】次に、本発明の一実施例の半導体装置の製
造工程を示す工程順断面図である図４（ａ）〜（ｆ）を
参照して図３に示す本発明の一実施例の半導体装置の製
造方法について説明する。まず、図４（ａ）に示すよう
に、シリコン基板１０１の表面を熱酸化法により膜厚５
００ｎｍの熱酸化膜１１５を形成し、その上に、２００
ｎｍのＰｔ膜と２０ｎｍのＴｉ膜よりなるＰｔ／Ｔｉ膜
１０２、膜厚２００ｎｍのＳＢＴ膜１０３、膜厚２００
ｎｍのＰｔ膜１０４をそれぞれスパッタ法により堆積
し、イオンミリング法によりパターニングして強誘電体
容量素子を形成する。次に、図４（ｂ）に示すように、
スパッタ法によりスパッタＳｉＯ2 膜１０５ａを２００
ｎｍの膜厚に堆積する。この絶縁膜は、強誘電体膜を水
素雰囲気に曝さないようにするためにＣＶＤ法以外の手
段により形成することが望ましい。続いて、図４（ｃ）
に示すように、ＴｉＮ膜１０６を２００ｎｍの膜厚に堆
積しこれに開口を形成した後、再びスパッタＳｉＯ2 膜
１０５ｂを２００ｎｍの膜厚に堆積する。次いで、図４
（ｄ）に示すように、化学機械研磨（ＣＭＰ）法を用い
てスパッタＳｉＯ2 膜１０５ｂを研磨しその表面を平坦
化する。次に、図４（ｅ）に示すように、ＳＯＩ層１０
７となるシリコン基板を平坦化されたスパッタＳｉＯ2
膜１０５ｂ上に張り付け、酸素雰囲気中、８００°Ｃで
熱処理を行いＳＯＩ基板を作成する。次に、図４（ｆ）
に示すように、ＳＯＩ層１０７を薄膜化する。
造工程を示す工程順断面図である図４（ａ）〜（ｆ）を
参照して図３に示す本発明の一実施例の半導体装置の製
造方法について説明する。まず、図４（ａ）に示すよう
に、シリコン基板１０１の表面を熱酸化法により膜厚５
００ｎｍの熱酸化膜１１５を形成し、その上に、２００
ｎｍのＰｔ膜と２０ｎｍのＴｉ膜よりなるＰｔ／Ｔｉ膜
１０２、膜厚２００ｎｍのＳＢＴ膜１０３、膜厚２００
ｎｍのＰｔ膜１０４をそれぞれスパッタ法により堆積
し、イオンミリング法によりパターニングして強誘電体
容量素子を形成する。次に、図４（ｂ）に示すように、
スパッタ法によりスパッタＳｉＯ2 膜１０５ａを２００
ｎｍの膜厚に堆積する。この絶縁膜は、強誘電体膜を水
素雰囲気に曝さないようにするためにＣＶＤ法以外の手
段により形成することが望ましい。続いて、図４（ｃ）
に示すように、ＴｉＮ膜１０６を２００ｎｍの膜厚に堆
積しこれに開口を形成した後、再びスパッタＳｉＯ2 膜
１０５ｂを２００ｎｍの膜厚に堆積する。次いで、図４
（ｄ）に示すように、化学機械研磨（ＣＭＰ）法を用い
てスパッタＳｉＯ2 膜１０５ｂを研磨しその表面を平坦
化する。次に、図４（ｅ）に示すように、ＳＯＩ層１０
７となるシリコン基板を平坦化されたスパッタＳｉＯ2
膜１０５ｂ上に張り付け、酸素雰囲気中、８００°Ｃで
熱処理を行いＳＯＩ基板を作成する。次に、図４（ｆ）
に示すように、ＳＯＩ層１０７を薄膜化する。
【００１５】続いて、ＳＯＩ層１０７をトランジスタ形
成領域のみに残るように島状に加工した後、熱酸化によ
りゲート酸化膜１０８を形成しポリシリコン等からなる
ゲート電極１０９を形成する。その後、イオン注入によ
りソース領域１１０とドレイン領域１１１を形成し、全
面を層間絶縁膜１１２により被覆する。そして、ソース
領域１１０、ドレイン領域１１１および容量素子の上部
電極であるＰｔ膜１０４の表面を露出させるコンタクト
ホールを開孔した後、ＴｉＮ膜１１３、Ａｌ膜１１４を
堆積し、これをパターニングすれば図３に示される実施
例の半導体装置を得ることができる。その後、常法に従
って水素雰囲気中の熱処理によるトランジスタの特性ば
らつきを抑える処理を行う。本実施例の半導体装置で
は、電界効果トランジスタの下層に強誘電体容量素子が
形成され、さらに強誘電体容量素子がＴｉＮ水素バリア
膜１０６により覆われているために、この熱処理によっ
て、強誘電体膜が劣化することはなくなる。
成領域のみに残るように島状に加工した後、熱酸化によ
りゲート酸化膜１０８を形成しポリシリコン等からなる
ゲート電極１０９を形成する。その後、イオン注入によ
りソース領域１１０とドレイン領域１１１を形成し、全
面を層間絶縁膜１１２により被覆する。そして、ソース
領域１１０、ドレイン領域１１１および容量素子の上部
電極であるＰｔ膜１０４の表面を露出させるコンタクト
ホールを開孔した後、ＴｉＮ膜１１３、Ａｌ膜１１４を
堆積し、これをパターニングすれば図３に示される実施
例の半導体装置を得ることができる。その後、常法に従
って水素雰囲気中の熱処理によるトランジスタの特性ば
らつきを抑える処理を行う。本実施例の半導体装置で
は、電界効果トランジスタの下層に強誘電体容量素子が
形成され、さらに強誘電体容量素子がＴｉＮ水素バリア
膜１０６により覆われているために、この熱処理によっ
て、強誘電体膜が劣化することはなくなる。
【００１６】また、容量素子を電界効果トランジスタの
形成領域より下層に形成したことにより、容量素子の形
成面積を広く確保することが可能になり、高集積化に伴
う蓄積電荷量の減少を抑制することができる。更に、電
界効果トランジスタをＳＯＩ基板上に形成したことによ
り高速なトランジスタ動作が可能になる。
形成領域より下層に形成したことにより、容量素子の形
成面積を広く確保することが可能になり、高集積化に伴
う蓄積電荷量の減少を抑制することができる。更に、電
界効果トランジスタをＳＯＩ基板上に形成したことによ
り高速なトランジスタ動作が可能になる。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体装置は、基板上に容量素子を形成しその上に絶縁膜を
介して形成した半導体層をトランジスタの活性層とする
ものであるので、水素の容量誘電体膜までの拡散距離を
長くすることができ、水素雰囲気中での熱処理時に容量
誘電体膜への水素が到達するのを防止することができ
る。したがって、本発明によれば、水素との反応による
誘電体膜の特性が劣化を抑止しつつ水素雰囲気の熱処理
を行うことが可能になる。この効果は、容量素子と電界
効果トランジスタ間に水素の拡散係数の低い材料からな
る水素バリア膜を配置した場合には、より確実なものと
なる。
体装置は、基板上に容量素子を形成しその上に絶縁膜を
介して形成した半導体層をトランジスタの活性層とする
ものであるので、水素の容量誘電体膜までの拡散距離を
長くすることができ、水素雰囲気中での熱処理時に容量
誘電体膜への水素が到達するのを防止することができ
る。したがって、本発明によれば、水素との反応による
誘電体膜の特性が劣化を抑止しつつ水素雰囲気の熱処理
を行うことが可能になる。この効果は、容量素子と電界
効果トランジスタ間に水素の拡散係数の低い材料からな
る水素バリア膜を配置した場合には、より確実なものと
なる。
【００１８】また、容量素子をトランジスタの下層に形
成したことにより、容量素子の形成面積が配線などによ
って狭められることがなくなり、高集積化に伴う容量素
子面積の縮小を抑制してより一層の高集積化を可能なら
しめことができる。さらに、ＳＯＩ構造の基板上にトラ
ンジスタを形成したことにより、寄生容量による動作速
度の低下を回避して素子動作の高速化を実現することが
できる。
成したことにより、容量素子の形成面積が配線などによ
って狭められることがなくなり、高集積化に伴う容量素
子面積の縮小を抑制してより一層の高集積化を可能なら
しめことができる。さらに、ＳＯＩ構造の基板上にトラ
ンジスタを形成したことにより、寄生容量による動作速
度の低下を回避して素子動作の高速化を実現することが
できる。
【図１】 本発明による半導体装置の実施の形態を説明
するための断面図。
するための断面図。
【図２】 本発明による半導体装置の製造方法の実施の
形態を説明するための工程順断面図。
形態を説明するための工程順断面図。
【図３】 本発明の一実施例の半導体装置の断面図。
【図４】 本発明の一実施例の半導体装置の製造方法を
示す工程順断面図。
示す工程順断面図。
１ 絶縁性基板 ２ 下部電極 ３ 強誘電体薄膜 ４ 上部電極 ５ａ、５ｂ 絶縁性保護膜 ６ 水素バリア膜 ７、１０７ ＳＯＩ層 ８、１０８ ゲート酸化膜 ９、１０９ ゲート電極 １０、１１０ ソース領域 １１、１１１ ドレイン領域 １２、１１２ 層間絶縁膜 １３ バリア導電層 １４ 低抵抗導電層 １０１ シリコン基板 １０２ Ｐｔ／Ｔｉ膜 １０３ ＳｒＢｉ2 Ｔａ2 Ｏ9 膜（ＳＢＴ膜） １０４ Ｐｔ膜 １０５ａ、１０５ｂ スパッタＳｉＯ2 膜 １０６ ＴｉＮ水素バリア膜 １１３ ＴｉＮ膜 １１４ Ａｌ膜 １１５ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 ６１３Ｂ 29/788 ６２７Ｄ 29/792
Claims (7)
- 【請求項１】 少なくとも表面が絶縁体である基板上に
下部電極、容量誘電体膜および上部電極を有する容量素
子が形成され、その上に層間絶縁膜を介して半導体層が
形成され、該半導体層を活性層とする電界効果トランジ
スタが形成され、該電界効果トランジスタのソース・ド
レイン領域の一方と前記容量素子の上部電極とが接続さ
れていることを特徴とする半導体装置。 - 【請求項２】 前記層間絶縁膜の内部には少なくとも前
記容量素子上を覆って水素の透過性の低い材料からなる
水素透過阻止膜が形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記水素透過阻止膜がＴｉＮ、ＴｉＯＮ
により形成されていることを特徴とする請求項２記載の
半導体装置。 - 【請求項４】 前記半導体層が、ＳＯＩ（Silicon on I
nsulator）基板のＳＯＩ層として単結晶シリコンにより
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 前記容量誘電体膜が強誘電体により形成
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 （１）少なくとも表面が絶縁体により形
成されている基板上に、下部電極、容量誘電体膜および
上部電極を有する容量素子を形成する工程と、 （２）前記基板上に前記容量素子を覆う層間絶縁膜を形
成し、該層間絶縁膜を研磨してその表面を平坦化する工
程と、 （３）平坦化された層間絶縁膜の表面にシリコン基板を
張り付けてＳＯＩ基板を形成する工程と、 （４）貼り付けられたシリコン基板（ＳＯＩ層）の表面
を研磨して薄膜化する工程と、 （５）薄膜化されたＳＯＩ層を活性層とする電界効果ト
ランジスタを形成する工程と、を有する半導体装置の製
造方法。 - 【請求項７】 前記第（２）の工程における層間絶縁膜
の形成が、スパッタ法により行われることを特徴とする
請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104881A JPH09293869A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104881A JPH09293869A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293869A true JPH09293869A (ja) | 1997-11-11 |
Family
ID=14392538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8104881A Pending JPH09293869A (ja) | 1996-04-25 | 1996-04-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293869A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145410A (ja) * | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001015701A (ja) * | 1999-07-02 | 2001-01-19 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002280528A (ja) * | 1999-05-14 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100358137B1 (ko) * | 1999-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 기저 층간절연막으로서 수소확산 방지를 위한 티타늄산화막을 구비하는 강유전체 메모리 소자의 제조 방법 |
| WO2002091432A3 (de) * | 2001-05-03 | 2003-05-01 | Infineon Technologies Ag | Mikroelektronische struktur mit einer wasserstoffbarrierenschicht |
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| JP2016187032A (ja) * | 2015-03-19 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
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| US10825771B2 (en) | 2018-03-16 | 2020-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1996
- 1996-04-25 JP JP8104881A patent/JPH09293869A/ja active Pending
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