JP2005044995A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 強誘電体膜を用いた容量絶縁膜を有するＣＯＢ構造の半導体装置において、酸化防止膜中に含まれる水素によるトランジスタの劣化を防止し、かつ容量素子の下に配置された配線の酸化による高抵抗化を防止する。
【解決手段】 半導体基板１００上にトランジスタを形成する。次に、トランジスタを覆うように半導体基板上に第１の層間絶縁膜１０４を形成する。次に、第１の層間絶縁膜上に配線１０６を形成する。次に、配線を覆うように第１の層間絶縁膜上に酸化防止膜１２０を形成し、配線の表面を覆う部分以外の部分を除去する。次に、表面に酸化防止膜が形成された配線を覆うように第１の層間絶縁膜上に第２の層間絶縁膜１０７を形成する。次に、第２の層間絶縁膜上に強誘電体膜１１４を用いた容量素子１１０〜１１５を形成する。ここで、強誘電体膜を形成後に、半導体基板を酸素雰囲気下で熱処理して強誘電体膜を結晶化する。
【選択図】 図２
【解決手段】 半導体基板１００上にトランジスタを形成する。次に、トランジスタを覆うように半導体基板上に第１の層間絶縁膜１０４を形成する。次に、第１の層間絶縁膜上に配線１０６を形成する。次に、配線を覆うように第１の層間絶縁膜上に酸化防止膜１２０を形成し、配線の表面を覆う部分以外の部分を除去する。次に、表面に酸化防止膜が形成された配線を覆うように第１の層間絶縁膜上に第２の層間絶縁膜１０７を形成する。次に、第２の層間絶縁膜上に強誘電体膜１１４を用いた容量素子１１０〜１１５を形成する。ここで、強誘電体膜を形成後に、半導体基板を酸素雰囲気下で熱処理して強誘電体膜を結晶化する。
【選択図】 図２
Description
本発明は、強誘電体膜あるいは高誘電体膜を用いた容量絶縁膜を有する半導体装置及びその製造方法に関する。
近年、公共交通や公共サービス、クレジットカード等にＩＣチップを搭載したカードが用いられ始めている。このＩＣカードに用いられる不揮発性メモリーとして、高速書き込み・読み出し、高信頼性の面から強誘電体メモリーが注目を集めている。またカードの高機能化を達成するために、強誘電体メモリーの大容量化が求められ、急激な微細化の開発が行われている。微細化を達成するための手段として、ＤＲＡＭで行われてきたように容量素子の立体化やビット線配線の下置き構造(COB = Capacitor Over Bit line)の検討が行われている。
図４は、配線を強誘電体容量素子の下に配置した半導体装置の従来例を示す断面図である（例えば、特許文献１）。これは以下のようにして製造される。
まず、半導体基板１０上に、素子分離領域を形成し、ゲート電極と拡散層からなるＭＯＳトランジスタ１１を形成する。次に、半導体基板１０上にＢＰＳＧ膜９をＣＶＤ法により堆積し、エッチバック法を用いて平坦化する。次に、ＢＰＳＧ膜９中の所定の位置にビアホールを形成し、タングステンを埋め込んでプラグとする。次に、スパッタ法を用いてＴｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮを順次堆積した後、パターニングを行って第１の金属配線１２を形成する。
次に、第１の金属配線１２を覆ってＢＰＳＧ膜９上にシリコン酸化膜１３を堆積し、エッチバック法を用いて平坦化を行う。次に、シリコン酸化膜１３中の所定の位置にビアホールを形成し、タングステンを埋め込んでプラグ１４とする。次に、スパッタ法を用いてＴｉ、ＴｉＮ、ＡｌＳｉＣｕ、ＴｉＮを順次堆積した後、パターニングを行って第２の金属配線１５を形成する。
次に、第２の金属配線１５を覆ってシリコン酸化膜１３上に酸素の透過を阻止する酸化防止膜１６を形成する。この酸化防止膜１６はシリコン窒化膜またはシリコン酸窒化膜であり、ＣＶＤ法またはスパッタ法により形成する。
さらに酸化防止膜１６上にシリコン酸化膜１７をＣＶＤ法により堆積する。次に、酸化防止膜１６、シリコン酸化膜１７中の所定の位置にビアホールを形成し、タングステンを埋め込んでプラグ１８とする。
次に、強誘電体容量の下部電極１９としてＴｉおよびＰｔをこの順にスパッタ法で形成し、その上に強誘電体膜２０としてＰＺＴ（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3）をＭＯＣＶＤ法により成膜する。その後、４００℃〜４５０℃の酸素雰囲気下で酸素アニールを行い、強誘電体特性を回復する。このとき、下層の金属配線１５は酸化防止膜１６があるために酸化されない。次に、強誘電体容量の上部電極２１として、酸化イリジウムとイリジウムをスパッタ法により積層形成する。
次に、下部電極１９、強誘電体膜２０および上部電極２１を所望の形状にパターニングして強誘電体容量素子とする。
ここで酸化防止膜１６を形成している理由は、強誘電体膜２０の結晶化処理を高温酸素雰囲気下で行う必要があり、この熱処理時に下層の金属配線が酸化され高抵抗化することを防止するためである。
特開２００１−２１７３９７号公報
しかしながら、上記従来の半導体装置の製造方法によれば、強誘電体膜の結晶化工程の酸素雰囲気下での熱処理の際に、この酸化防止膜に含まれる水素が下方のＰチャンネルトランジスタのゲート電極中に存在するボロンの染み出しを誘発し、このトランジスタ特性を劣化させるという課題が生じることを我々は見出した。また、強誘電体膜の代わりに高誘電体膜を用いた場合も結晶化工程が必要であり同様の課題がある。
本発明の目的は、上記課題を解決するものであり、強誘電体膜あるいは高誘電体膜を用いた容量絶縁膜を有するＣＯＢ構造等の半導体装置において、酸化防止膜中に含まれる水素によるトランジスタの劣化を防止し、かつ容量素子の下に配置された配線の酸化による高抵抗化を防止することにある。
上記の課題を解決するために、本発明の半導体装置は、トランジスタを有する半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された配線と、配線の表面を覆うように形成された酸化防止膜と、表面に酸化防止膜が形成された配線を覆うように第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜上に形成された強誘電体膜または高誘電体膜を用いた容量素子とを備え、酸化防止膜は配線の表面を覆う部分のみに形成されている。
また、本発明の半導体装置において、酸化防止膜は、窒素を含んだ珪素化合物であることが好ましい。
また、本発明の半導体装置において、酸化防止膜は、配線の表面が酸化されることによって形成されていることが好ましい。
また、本発明の半導体装置において、配線は酸化しても導電性を示す物質を主成分として含むことが好ましく、例えばイリジウムを主成分として含むことが好ましい。
また、本発明の第１の半導体装置の製造方法は、半導体基板上にトランジスタを形成する工程と、トランジスタを覆うように半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に配線を形成する工程と、配線を覆うように第１の層間絶縁膜上に酸化防止膜を形成する工程と、酸化防止膜における配線の表面を覆う部分以外の部分を除去する工程と、表面に酸化防止膜が形成された配線を覆うように第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、強誘電体膜または高誘電体膜を形成した後に、半導体基板を酸素雰囲気下で熱処理して強誘電体膜または高誘電体膜を結晶化する。
また、本発明の第１の半導体装置の製造方法において、酸化防止膜を、窒素を含んだ珪素化合物で形成することが好ましい。
また、本発明の第２の半導体装置の製造方法は、半導体基板上にトランジスタを形成する工程と、トランジスタを覆うように半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に配線を形成する工程と、配線の表面を酸化または窒化することにより配線の表面に酸化防止膜を形成する工程と、表面に酸化防止膜が形成された配線を覆うように第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、強誘電体膜または高誘電体膜を形成した後に、半導体基板を酸素雰囲気下で熱処理することにより強誘電体膜または高誘電体膜を結晶化する。
また、本発明の第３の半導体装置の製造方法は、半導体基板上にトランジスタを形成する工程と、トランジスタを覆うように半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に配線を形成する工程と、配線を覆うように第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、強誘電体膜または高誘電体膜を形成した後に、半導体基板を酸素雰囲気下で熱処理することにより、強誘電体膜または高誘電体膜を結晶化すると同時に、配線の表面を酸化させ配線の表面に酸化防止膜を形成する。
また、本発明の第２、第３の半導体装置の製造方法において、配線はイリジウムを主成分として含むことが好ましい。
本発明の半導体装置及びその製造方法によると、強誘電体膜または高誘電体薄膜を容量絶縁膜として用いた容量素子を有する半導体装置において、強誘電体膜または高誘電体膜を結晶化するための酸素雰囲気中高温熱処理の際に、酸化防止膜から発生する水素によるトランジスタの特性劣化を防ぎつつ、かつ配線の酸化防止、配線抵抗の増大を抑制することが可能となる。
本発明の実施の形態について、以下図面を参照して説明する。
（第１の実施形態）
図１、図２は第１の実施形態にかかる半導体装置の製造方法を示す工程断面図である。
図１、図２は第１の実施形態にかかる半導体装置の製造方法を示す工程断面図である。
まず、図１（ａ）に示すように、半導体基板100上にドライエッチング法を用いて溝を形成し、その後ＣＶＤ法により堆積したシリコン酸化膜をＣＭＰ法を用いて平坦化し、素子分離領域101を形成する。次に急速熱処理法を用いてゲート絶縁膜を形成後、ポリシリコン膜を堆積し、ドライエッチング法を用いてゲート電極102を形成する。ゲート電極102、素子分離領域101及びゲート電極102が無い領域にイオン注入により拡散層103を形成し、ＭＯＳトランジスタを形成する。
次に、図１（ｂ）に示すように、ＣＶＤ法を用いてウエハ全面に層間絶縁膜となるシリコン酸化膜104を堆積し、ＣＭＰ法を用いて平坦化を行う。次に、シリコン酸化膜104中に拡散層103に到達するコンタクトホールをフォトリソグラフィー工程とドライエッチング工程を経て形成する。その後、スパッタ法を用いて密着層を形成し、ＣＶＤ法を用いタングステンを堆積しコンタクトホールを埋め込む。さらにＣＭＰ法を用いてシリコン酸化膜104上のタングステンを除去し、コンタクトホール中にタングステンプラグ105を形成する。
次に、図１（ｃ）に示すように、スパッタ法を用いてタングステンをスパッタ堆積し、フォトリソグラフィー法とドライエッチング法を用いて配線106を形成する。その後、酸化防止膜120となるシリコン窒化膜をＣＶＤ法を用いてウエハ全面に堆積する。
次に、図２（ａ）に示すように、配線106を覆う酸化防止膜120のみを残すようにフォトリソグラフィー、ドライエッチング工程を行い不要な部分の酸化防止膜120を除去する。次に、ＣＶＤ法を用いてウエハ全面にシリコン酸化膜107を堆積し、ＣＭＰ法を用いて平坦化を行う。シリコン酸化膜107上には、容量素子の絶縁性水素バリア膜108としてシリコン窒化膜をＣＶＤ法を用いて堆積する。
次に、図２（ｂ）に示すように、絶縁性水素バリア膜108、シリコン酸化膜107およびシリコン酸化膜104中に、拡散層103に到達するコンタクトホールをフォトリソグラフィー法とドライエッチング法を用いて形成する。その後、スパッタ法を用いて密着層を形成し、ＣＶＤ法を用いてタングステンを堆積しコンタクトホールを埋め込む。さらにＣＭＰ法を用いて絶縁性水素バリア膜108上のタングステンを除去し、コンタクトホール中にタングステンプラグ109を形成する。
次に、ウエハ全面に強誘電体容量の下部電極部として、導電性水素バリア膜110となる窒化チタンアルミニウム、導電性酸素バリア膜111となるイリジウム、導電性酸素バリア膜112となる酸化イリジウムを堆積し、最後に下部電極113となる白金をスパッタ法で堆積する。次にフォトリソグラフィー法とドライエッチング法を用いてパターニングを行い下部電極部を形成する。その上にシリコン酸化膜122を堆積し、ＣＭＰ法を用いて下部電極113を露出させる。次にその上に強誘電体膜114としてストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物をスピンコート法を用いて堆積し、その上に上部電極115として白金をスパッタ法で堆積する。次にフォトリソグラフィー法とドライエッチング法を用いて上部電極115および強誘電体膜114のパターニングを行い、強誘電体キャパシタを形成する。次に、強誘電体を結晶化させるために酸素雰囲気中で６５０℃〜８００℃の高温熱処理を加える。その後、シリコン酸化膜116の形成等の通常の半導体装置の製造工程を行い、半導体装置として完成する。
第１の実施形態による半導体装置及びその製造方法によると、配線106を覆うように酸化防止膜120が形成されているので、強誘電体焼結時（結晶化時）の酸素雰囲気での熱処理によって配線106が酸化されることを防止できる。また、配線106の表面以外の領域ではシリコン窒化膜からなる酸化防止膜120を除去しているため、強誘電体焼結時に酸化防止膜120から放出される水素の量を低減でき、この水素によるトランジスタのしきい値電圧の変動を抑制することが可能となり、トランジスタの特性劣化を防止できる。
(第2の実施形態)
図３は、本発明の第２の実施形態に係る半導体装置の断面図である。第１の実施形態と同様の部分については、第１の実施形態に用いた符号を用い、説明を省略する。
図３は、本発明の第２の実施形態に係る半導体装置の断面図である。第１の実施形態と同様の部分については、第１の実施形態に用いた符号を用い、説明を省略する。
前述の第１の実施形態では、配線106の材料としてタングステンを用い、酸化防止膜120の材料としてシリコン窒化膜を用いたが、この第２の実施形態では、配線106を構成する材料としてイリジウムをスパッタ法を用いて堆積し、その配線106を構成するイリジウムの表面が酸化された酸化イリジウム層を酸化防止膜121としている。これ以外の構成は第１の実施形態と同様である。
イリジウムは酸化処理によってその表面が導電性の酸化イリジウム層となるが、この酸化イリジウム層はイリジウム配線の表面層のみに形成され、内部に酸化が進行しない。つまり、この酸化イリジウム層はさらなる配線の酸化を防止する酸化防止膜となる。
この第２の実施形態による製造方法は、酸化シリコン膜104を形成するまでは、図１（ａ），（ｂ）の第１の実施形態と同様である。次に、酸化シリコン膜104上にイリジウムをスパッタ法を用いて堆積し、フォトリソグラフィー法とドライエッチング法を用いてパターニングして配線106を形成する。次に、ＣＶＤ法を用いてウエハ全面にシリコン酸化膜107を堆積し、ＣＭＰ法を用いて平坦化を行う。その後、第１の実施形態と同様にして、シリコン酸化膜107を堆積し、ＣＭＰ法を用いて平坦化を行う。
これ以降の製造工程では、第１の実施形態と同様の工程を経て容量素子を形成するため、詳しい説明を省略する。この製造方法の場合、容量素子の形成において、強誘電体膜114の結晶化のための酸素雰囲気下での高温熱処理を行うことで、イリジウムを用いた配線106は、自然に酸化イリジウム／イリジウム構造となり、配線106の表面に酸化防止膜121が形成される。
第2の実施形態による半導体装置及びその製造方法によると、強誘電体焼結時（結晶化時）の酸素が配線106を覆うシリコン酸化膜107を通して配線106の表面を酸化することにより、酸化イリジウム／イリジウム構造となり、自己整合的に酸素バリア構造となる。このため、配線内部まで酸化を進行させることがない。このため、酸化防止膜121を堆積、加工する工程を短縮することができる。また、酸化防止膜121は強誘電体焼結時に配線106の表面が酸化されて形成され、この膜自身には水素が含まれていないため、従来のような強誘電体焼結時に酸化防止膜から発生する水素によるトランジスタの特性劣化はない。
なお、酸化防止膜121の形成は、配線106のパターン加工後の時点で酸化雰囲気中で熱処理を施して表面のみを酸化させ、酸化防止膜121を形成しても構わない。この場合も、酸化防止膜121は、イリジウム表面を酸化して酸化イリジウム(導電性酸化物)を形成したものであり、この膜自身には水素が含まれていないため、強誘電体焼結時に酸化防止膜から発生する水素によるトランジスタの特性劣化を防止できる。
なお、上記の説明では、配線106の材料としてイリジウムを用いたが、他にイリジウムのように酸化しても導電性を示す導電性材料を用いることにより、酸化しても配線抵抗の急激な上昇や酸化による断線といった問題を抑制することができる。
なお、前述の第１の実施形態では、酸化防止膜120としてシリコン窒化膜を用いたが、このシリコン窒化膜は、ＣＶＤ法で膜堆積する際に原料ガスとして水素を含んだガスを用いて成長させるために膜中に水素を含有し、これが、熱処理時に膜中から放出されトランジスタ特性を劣化させようとするため、第１の実施形態のようにシリコン窒化膜を用いる際には、配線部のみを覆い、不用な窒化膜を除去することでシリコン窒化膜からの水素放出量を低減させ、トランジスタ特性の劣化を防止することができる。また、シリコン窒化膜のような膜が全面に配置されている場合、配線とトランジスタのコンタクトをとるためのコンタクトホールをドライエッチングで形成する際に、例えば酸化膜/窒化膜(酸化防止膜)/酸化膜といった積層構造の場合、窒化膜でエッチングがストップする、または窒化膜をエッチングできても窒化膜部が細くなってしまい、コンタクトの形成不良が起きるため、第１の実施形態のように不用部は除去する方が良い。
また、上記の第１、第２の実施形態では、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜114を用いているが、強誘電体膜114の代わりに高誘電体膜を用いてもよい。高誘電体膜の材料としては、ペロブスカイト構造をもつＢＳＴ（ＢａＳｒＴｉＯx）や、ＳＴＯ（ＳｒＴｉＯx）がある。さらに、Ｈｉｇｈ−Ｋゲート絶縁膜材料（高誘電体材料）としても有望な、ＴｉＯx，Ｔａ2Ｏ5，ＨｆＯ2，ＺｒＯx，ＰｒＯx，Ｌａ2Ｏ5，Ａｌ2Ｏ3などもある。
本発明にかかる半導体装置及びその製造方法は、配線の酸化を防ぐ酸化防止膜から発生する水素によるトランジスタの特性劣化を防ぎつつ、かつ配線の酸化防止、配線抵抗の増大を抑制することが可能であり、強誘電体膜あるいは高誘電体膜を用いた容量絶縁膜を有するＣＯＢ構造等の半導体装置に有用である。
100 半導体基板
101 素子分離領域
102 ゲート電極
103 拡散層
104 シリコン酸化膜
105 タングステンプラグ
106 配線
107 シリコン酸化膜
108 絶縁性水素バリア膜
109 タングステンプラグ
110 導電性水素バリア膜
111 導電性酸素バリア膜
112 導電性酸素バリア膜
113 下部電極
114 強誘電体膜
115 上部電極
116 シリコン酸化膜
120 酸化防止膜（シリコン窒化膜）
121 酸化防止膜（酸化イリジウム膜）
122 シリコン酸化膜
101 素子分離領域
102 ゲート電極
103 拡散層
104 シリコン酸化膜
105 タングステンプラグ
106 配線
107 シリコン酸化膜
108 絶縁性水素バリア膜
109 タングステンプラグ
110 導電性水素バリア膜
111 導電性酸素バリア膜
112 導電性酸素バリア膜
113 下部電極
114 強誘電体膜
115 上部電極
116 シリコン酸化膜
120 酸化防止膜（シリコン窒化膜）
121 酸化防止膜（酸化イリジウム膜）
122 シリコン酸化膜
Claims (10)
- トランジスタを有する半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された配線と、前記配線の表面を覆うように形成された酸化防止膜と、表面に前記酸化防止膜が形成された配線を覆うように前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された強誘電体膜または高誘電体膜を用いた容量素子とを備え、
前記酸化防止膜は前記配線の表面を覆う部分のみに形成されていることを特徴とする半導体装置。 - 前記酸化防止膜は、窒素を含んだ珪素化合物であることを特徴とする請求項１に記載の半導体装置。
- 前記酸化防止膜は、前記配線の表面が酸化されることによって形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記配線は酸化しても導電性を示す物質を主成分として含むことを特徴とする請求項３に記載の半導体装置。
- 前記配線はイリジウムを主成分として含むことを特徴とする請求項３に記載の半導体装置。
- 半導体基板上にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に配線を形成する工程と、前記配線を覆うように前記第１の層間絶縁膜上に酸化防止膜を形成する工程と、前記酸化防止膜における前記配線の表面を覆う部分以外の部分を除去する工程と、表面に前記酸化防止膜が形成された配線を覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、
前記強誘電体膜または高誘電体膜を形成した後に、前記半導体基板を酸素雰囲気下で熱処理して前記強誘電体膜または高誘電体膜を結晶化することを特徴とする半導体装置の製造方法。 - 前記酸化防止膜を、窒素を含んだ珪素化合物で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 半導体基板上にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に配線を形成する工程と、前記配線の表面を酸化または窒化することにより前記配線の表面に酸化防止膜を形成する工程と、表面に前記酸化防止膜が形成された配線を覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、
前記強誘電体膜または高誘電体膜を形成した後に、前記半導体基板を酸素雰囲気下で熱処理することにより前記強誘電体膜または高誘電体膜を結晶化することを特徴とする半導体装置の製造方法。 - 半導体基板上にトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に配線を形成する工程と、前記配線を覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に強誘電体膜または高誘電体膜を用いた容量素子を形成する工程とを有し、
前記強誘電体膜または高誘電体膜を形成した後に、前記半導体基板を酸素雰囲気下で熱処理することにより、前記強誘電体膜または高誘電体膜を結晶化すると同時に、前記配線の表面を酸化させ前記配線の表面に酸化防止膜を形成することを特徴とする半導体装置の製造方法。 - 前記配線はイリジウムを主成分として含むことを特徴とする請求項８または９に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2003277301A JP2005044995A (ja) | 2003-07-22 | 2003-07-22 | 半導体装置及びその製造方法 |
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|---|---|
| JP2005044995A true JP2005044995A (ja) | 2005-02-17 |
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| JP2003277301A Pending JP2005044995A (ja) | 2003-07-22 | 2003-07-22 | 半導体装置及びその製造方法 |
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| JP (1) | JP2005044995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063573A1 (ja) * | 2005-11-29 | 2007-06-07 | Fujitsu Limited | 半導体装置とその製造方法 |
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2003
- 2003-07-22 JP JP2003277301A patent/JP2005044995A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063573A1 (ja) * | 2005-11-29 | 2007-06-07 | Fujitsu Limited | 半導体装置とその製造方法 |
| US8497537B2 (en) | 2005-11-29 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device with ferro-electric capacitor |
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