JP2004207681A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】セルキャパシタとコンタクトプラグとの接触抵抗を低減できると共に、微細化可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１０上に形成されたＭＯＳトランジスタと、半導体基板１０上に形成された層間絶縁膜１５と、層間絶縁膜１５中に形成され、ＭＯＳトランジスタの不純物拡散層２７と接続されたコンタクトプラグＣＰ１と、コンタクトプラグＣＰ１上に形成されたキャパシタ下部電極１１と、キャパシタ下部電極１１上に形成された強誘電体膜１６と、キャパシタ下部電極１１上に、強誘電体膜１６を介在して形成された２つのキャパシタ上部電極１２とを具備し、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ上部電極１２の各々と強誘電体膜１６との接触面積よりも大きい。またＭＯＳトランジスタのゲート電極１３の少なくとも一部は、コンタクトプラグＣＰ１のキャパシタ下部電極１１に接する領域の直下に位置している。
【選択図】 図１
【解決手段】半導体基板１０上に形成されたＭＯＳトランジスタと、半導体基板１０上に形成された層間絶縁膜１５と、層間絶縁膜１５中に形成され、ＭＯＳトランジスタの不純物拡散層２７と接続されたコンタクトプラグＣＰ１と、コンタクトプラグＣＰ１上に形成されたキャパシタ下部電極１１と、キャパシタ下部電極１１上に形成された強誘電体膜１６と、キャパシタ下部電極１１上に、強誘電体膜１６を介在して形成された２つのキャパシタ上部電極１２とを具備し、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ上部電極１２の各々と強誘電体膜１６との接触面積よりも大きい。またＭＯＳトランジスタのゲート電極１３の少なくとも一部は、コンタクトプラグＣＰ１のキャパシタ下部電極１１に接する領域の直下に位置している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するもので、特に、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の信頼性向上及び微細化の為の技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体膜をセルキャパシタに用いた強誘電体メモリが、次世代の不揮発性半導体メモリとして注目されている（例えば特許文献１参照）。特許文献１記載の強誘電体メモリについて、図４７を用いて説明する。図４７は従来の強誘電体メモリの構造を示す断面図である。
【０００３】
図示するように、強誘電体メモリのメモリセルは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）等と同様に、セルトランジスタ１００とセルキャパシタ２００を備えている。セルキャパシタ２００のキャパシタ絶縁膜２１０には強誘電体膜が使用されている。
【０００４】
また、強誘電体メモリには、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」がある（例えば特許文献２参照）。本構成について、図４８を用いて説明する。図４８は、従来のＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【０００５】
図示するように、ＴＣ並列ユニット直列接続型強誘電体メモリでは、２つのセルキャパシタ２００がキャパシタ下部電極２２０を共有する。そして、下部電極２２０上に、２つのキャパシタ上部電極２３０が、強誘電体膜２１０を介在して形成されている。また下部電極２２０は、コンタクトプラグ２４０を介して２つのセルトランジスタ１００に電気的に接続されている。
【０００６】
【特許文献１】
特開２０００−３０７０７９号公報
【０００７】
【特許文献２】
特開２００１−２５７３２０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のＴＣ並列ユニット直列接続型強誘電体メモリであると、キャパシタ下部電極とコンタクトプラグ間の抵抗が大きい。従って、強誘電体メモリの信頼性が劣化し、製造歩留まりが悪化するという傾向があった。
【０００９】
従来、コンタクトプラグの材料としてタングステンや多結晶シリコンの使用が検討されている。しかしこれらの材料は、セルキャパシタの強誘電体膜を結晶化する際の高温の酸素処理、あるいは異方性エッチングにより受けたダメージを回復させる為の高温の酸素回復処理により酸化されやすい。このことは、キャパシタ下部電極とコンタクトプラグとの接触抵抗を増大させ、ひいては歩留まりの低下を誘引する。
【００１０】
この問題を解決する一つの手段としては、キャパシタ下部電極とコンタクトプラグとの接触面積を大きくする方法が考え得る。しかし、メモリセルの微細化の観点からは、キャパシタ下部電極はキャパシタ上部電極と同一サイズであることが好ましく、キャパシタ下部電極のサイズを大きくし難い。また、図４９に示すように、コンタクトプラグのサイズを大きくすることも、メモリセルの微細化を妨げる。従って、メモリセルの微細化とコンタクト抵抗の低減とが両立しえないという問題があった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、セルキャパシタとコンタクトプラグとの接触抵抗を低減できると共に、微細化可能な半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体装置は、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記ＭＯＳトランジスタの不純物拡散層と接続されたコンタクトプラグと、前記コンタクトプラグ上に形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された強誘電体膜と、前記キャパシタ下部電極上に、前記強誘電体膜を介在して形成された２つのキャパシタ上部電極とを具備し、前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、前記ＭＯＳトランジスタのゲート電極の少なくとも一部は、前記コンタクトプラグにおいて前記キャパシタ下部電極に接する領域の直下に位置することを特徴としている。
【００１３】
また、この発明の第２の態様に係る半導体装置は、半導体基板上に形成され、ソース、ドレイン領域のいずれか一方を共用する２つのＭＯＳトランジスタと、前記半導体基板上に形成され、前記ＭＯＳトランジスタを被覆する層間絶縁膜と、前記層間絶縁膜中に形成され、前記２つのＭＯＳトランジスタが共用するソース、ドレイン領域のいずれかに接続される第１プラグ部と、前記第１プラグ部上に形成され、前記第１プラグ部と接する領域から前記２つのＭＯＳトランジスタのゲート電極の少なくとも一部上にわたって延設された第２プラグ部とを含むコンタクトプラグと、前記コンタクトプラグの前記第２プラグ部上に形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、各々が前記ＭＯＳトランジスタそれぞれのゲート電極の少なくとも一部とオーバーラップする２つのキャパシタ上部電極とを具備し、前記第２プラグ部と前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きいことを特徴としている。
【００１４】
更に、この発明の一態様に係る半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成するステップと、前記半導体基板上に、前記ＭＯＳトランジスタを被覆する第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜内に前記ＭＯＳトランジスタの不純物拡散層と接続されるコンタクトプラグを形成するステップと、前記コンタクトプラグ上にキャパシタ下部電極を形成するステップと、前記キャパシタ下部電極上に強誘電体膜を形成するステップと、前記キャパシタ下部電極上に前記強誘電体膜を介在して２つのキャパシタ上部電極を形成するステップとを具備し、前記コンタクトプラグは、前記キャパシタ下部電極との接触面積が、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、且つ、前記キャパシタ下部電極と接する領域が、前記ＭＯＳトランジスタのゲート電極の少なくとも一部領域の直上に位置するように形成されることを特徴としている。
【００１５】
上記半導体装置及びその製造方法によれば、コンタクトプラグとキャパシタ下部電極との接触面積は、キャパシタ上部電極と強誘電体膜との接触面積よりも大きい。従って、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減でき、半導体装置の信頼性を向上できる。また、ＭＯＳトランジスタのゲート電極の少なくとも一部は、コンタクトプラグにおいてキャパシタ下部電極に接する領域の直下に位置する。従って、コンタクトプラグとキャパシタ下部電極との接触面積を増加させても、隣接するＭＯＳトランジスタのゲート電極間距離が増加することを抑制できる。従って、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減しつつ、半導体装置の微細化が可能となる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、ＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｐｌｕｇ， Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌａｔｅ ｌｉｎｅ）構造を採用したＴＣ並列ユニット直列接続型強誘電体メモリの平面図である。
【００１８】
図示するように、シリコン基板１０中にはメモリセルを形成すべき複数の素子領域ＡＡがストライプ状に形成されている。素子領域ＡＡ以外の領域には素子分離領域ＳＴＩが形成されている。また、シリコン基板１０上にはワード線ＷＬが、複数の素子領域ＡＡを跨ぐようにして、素子領域ＡＡの長手方向に直交する方向にストライプ状に形成されている。ワード線ＷＬと素子領域ＡＡの交差する領域には、セルトランジスタ（図示せず）が形成されている。更に、セルトランジスタの略直上の領域にはセルキャパシタＣＣが形成されている。セルキャパシタＣＣは、キャパシタ下部電極１１と、キャパシタ下部電極１１上に強誘電体膜を介在して形成されたキャパシタ上部電極１２とを備えている。また、素子領域ＡＡの長手方向に沿って隣接する２つのセルキャパシタＣＣは、キャパシタ下部電極１１を共用しており、２つのセルトランジスタの略直上の領域に跨って形成されている。そして個々のキャパシタ下部電極１１は、シリコン基板１０面内において千鳥状に配置されており、２つのセルトランジスタの不純物拡散層の一方に、コンタクトプラグＣＰ１を介して電気的に接続されている。キャパシタ下部電極１１上に強誘電体膜を介在して形成されたキャパシタ上部電極１２は、セルトランジスタ毎に分離されており、セルトランジスタの略直上の領域に形成されている。またキャパシタ上部電極は、セルトランジスタの不純物拡散層の他方と、コンタクトプラグＣＰ２、ＣＰ３を介して電気的に接続されている。なお、図１ではキャパシタ下部電極１１が千鳥状に配置されている場合を例に挙げたが、例えば格子状に配置されていても良い。
【００１９】
次に、ＴＣ並列ユニット直列接続型強誘電体メモリの断面構造について図２を用いて説明する。図２は図１における２Ｂ−２Ｂ線に沿った断面図である。
【００２０】
図示するように、シリコン基板１０上には、ゲート電極１３がゲート絶縁膜１４を介在して形成されている。ゲート電極１３は、例えば多結晶シリコン膜及びタングステン膜の２層構造である。更に、シリコン基板１０内に、ソース、ドレイン領域となる不純物拡散層（図示せず）が選択的に形成されることにより、セルトランジスタが形成される。更に、シリコン基板１０上には層間絶縁膜１５が形成されており、層間絶縁膜１５はセルトランジスタを被覆している。
【００２１】
層間絶縁膜１５中には、セルトランジスタの不純物拡散層の一方及び他方にそれぞれ接続されたコンタクトプラグＣＰ１、ＣＰ３が形成されている。コンタクトプラグＣＰ１は、不純物拡散層の一方とセルキャパシタＣＣのキャパシタ下部電極１１とを電気的に接続するためのものである。またコンタクトプラグＣＰ３は、不純物拡散層の他方とキャパシタ上部電極１２とを電気的に接続するためのものである。両者は例えばタングステンや多結晶シリコン、若しくはＡｌ等によって形成される。コンタクトプラグＣＰ１は、その上面が底面よりも大きい、すなわち、不純物拡散層との接触面積よりもキャパシタ下部電極１１との接触面積が大きく、その形状は、略Ｔ字型である。そしてコンタクトプラグＣＰ１の上面は、ゲート電極１３の少なくとも一部とオーバーラップしている。
【００２２】
コンタクトプラグＣＰ１上には、セルキャパシタＣＣが形成されている。セルキャパシタＣＣは、コンタクトプラグＣＰ１上に形成されたキャパシタ下部電極１１、キャパシタ下部電極１１上に形成されたキャパシタ絶縁膜１６、及びキャパシタ絶縁膜１６上に形成されたキャパシタ上部電極１２を有している。キャパシタ下部電極１１及びキャパシタ絶縁膜１６は、２つのセルトランジスタの間で共用されており、キャパシタ上部電極１２は個々に分離されている。またキャパシタ下部電極１１は、コンタクトプラグ１１上面を被覆しており、ゲート電極１３とオーバーラップしている。なお、キャパシタ下部電極１１及び上部電極１２は、白金族に属する金属元素を含む材料により形成され、キャパシタ絶縁膜１６は強誘電体材料により形成される。
【００２３】
層間絶縁膜１５上には、層間絶縁膜１７が形成されており、層間絶縁膜１７はセルキャパシタＣＣを被覆している。層間絶縁膜１７中には、キャパシタ上部電極１２に接続されるコンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２は、例えばＡｌリフロー法及びＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて形成されるＡｌプラグ等によって形成される。更に、層間絶縁膜１７上には金属配線層１８が形成されている。金属配線層１８は、コンタクトプラグＣＰ２とＣＰ３とを電気的に接続する。ここで、金属配線層は、ＴｉＮ／ＡｌＣｕ／ＴｉＮ等の積層膜により、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。その結果、セルトランジスタのソース、ドレイン間にセルキャパシタＣＣの両電極がそれぞれ接続されたメモリセルが形成される。そして、層間絶縁膜１７上に、メモリセルを被覆する層間絶縁膜１９が形成されて、ＴＣ並列ユニット直列接続型強誘電体メモリが形成されている。
【００２４】
次に、上記構成のＴＣ並列ユニット直列接続型強誘電体メモリの製造方法について図３乃至図１３を用いて説明する。図３乃至図１３はＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００２５】
まず、シリコン基板１０中に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域を形成する（図示せず）。そして、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ上に、周知の技術によりＭＯＳトランジスタを形成する。すなわち、図３に示すように、シリコン基板１０上にゲート絶縁膜１４としてのシリコン酸化膜を例えば熱酸化法等により形成する。次に、ゲート絶縁膜１４上に、多結晶シリコン膜及びタングステン膜の２層膜１３を堆積する。そして、多結晶シリコン膜及びタングステン膜をパターニングすることにより、ストライプ状のゲート電極１３を複数形成する。その後、イオン注入によりシリコン基板１０中に不純物を選択的に導入して、ソース、ドレイン領域となる不純物拡散層（図示せず）を形成する。このようにして形成されたＭＯＳトランジスタは、ＴＣ並列ユニット直列接続型強誘電体メモリのセルトランジスタとして機能する。引き続き、セルトランジスタを被覆するようにして、シリコン基板１０上に層間絶縁膜としてのシリコン酸化膜１５を形成し、層間絶縁膜１５を平坦化する。
【００２６】
次に、ダマシンプロセス、例えばデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法を用いてコンタクトプラグＣＰ１を形成する。すなわち、図３に示すように、層間絶縁膜１５上にマスク材２０を形成する。そして、リソグラフィ技術とエッチングによりマスク材２０を図示するようにパターニングする。
【００２７】
次に図４に示すように、マスク材２０をマスクに用いて層間絶縁膜１５表面をエッチングして、図示するような溝２１を形成する。この溝２１はコンタクトプラグＣＰ１の一部の外壁を形作るものであり、ゲート電極１３の一部とオーバーラップするように形成する。その後、マスク材２０を除去する。
【００２８】
次に図５に示すように、層間絶縁膜１５上にマスク材２６を形成する。そして、リソグラフィ技術とエッチングによりマスク材２６を図示するようにパターニングする。
【００２９】
次に図６に示すように、マスク材２６をマスクに用いて層間絶縁膜１５をエッチングして、図示するようなコンタクトホール２２を形成する。このコンタクトホール２２もコンタクトプラグＣＰ１の一部の外壁を形作るものである。すなわち、コンタクトホール２２の開口端は、溝２１内に露出され、且つ底面はセルトランジスタの不純物拡散層の一方に達している。その後、マスク材２６を除去する。本実施形態では、溝２１を形成した後に、コンタクトホール２２を形成する例を示している。しかし、先にコンタクトホール２２を形成した後に、溝２１を形成しても良い。
【００３０】
次に図７に示すように、層間絶縁膜１５、溝２１、コンタクトホール２２、及びコンタクトホール２２底面に露出されている不純物拡散層上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材２３を形成して、溝２１及びコンタクトホール２２内部を埋め込む。プラグ材２３は、例えばタングステンや多結晶シリコンである。
【００３１】
次に図８に示すように、層間絶縁膜１５をストッパーに用いたＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてプラグ材２３を研磨することにより、プラグ材２３を溝２１及びコンタクトホール２２内部にのみ残存させる。その結果、図８に示すようなＴ字型のコンタクトプラグＣＰ１が完成する。
【００３２】
次にコンタクトプラグＣＰ１上にセルキャパシタＣＣを形成する。すなわち、まず図９に示すように、層間絶縁膜１５及びコンタクトプラグＣＰ１上に、キャパシタ下部電極層１１、強誘電体層１６及びキャパシタ上部電極層１２を順次形成する。そして、強誘電体層１６を結晶化させるために、酸素雰囲気中での高温熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。熱処理条件は、例えばＯ２中、５５０〜６５０℃、０．５〜１．０分である。なおキャパシタ下部電極層１１は、この高温熱処理時において発生する酸素をコンタクトプラグＣＰ１に侵入させ難い材料を使用する。すなわち、例えばバリアメタル／Ｉｒ／ＩｒＯｘ／Ｐｔ、バリアメタル／Ｉｒ／Ｉｒ／ＩｒＯｘ／Ｐｔ／ＳＲＯ（ＳＲＯ：ＳｒＲｕＯ３）等の多層膜が用いられる。バリアメタルは、例えばＴｉ、ＴｉＮ、またはＴｉ／ＴｉＮ等が用いられる。なお、熱処理時の温度等の条件によっては、これらのバリアメタルを省略することが可能である。強誘電体層１６は、例えばジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ１−ＸＴｉＸ）Ｏ３：ＰＺＴ）で形成され、キャパシタ上部電極層１２は、例えばＩｒＯｘ／Ｉｒ等の多層膜で形成される。
【００３３】
次に図１０に示すように、キャパシタ上部電極層１２上にマスク材２４を形成する。そして、リソグラフィ技術とエッチングを用いて、マスク材２４をキャパシタ上部電極の形成パターンにパターニングする。マスク材２４の材料としては、フォトレジストまたはハードマスクを用いることが出来る。ハードマスクの材料としては、Ａｌ２Ｏ３、ＺｒＯｘ、ＳｉＯ２、ＴｉＮ、あるいは少なくともこれらの材料のいずれか１つを含む材料を用いることが出来る。なお本実施形態では、フォトレジストを用いる場合について説明する。
【００３４】
次に図１１に示すように、マスク材２４をマスクに用いて、例えばＲＩＥ法、または高温下（２５０℃以上）におけるＲＩＥ等の異方性のエッチングによりキャパシタ上部電極層をエッチングして、図示するようなキャパシタ上部電極１２を形成する。その後、フォトレジストを用いている場合には、マスク材２４を除去する。マスク材２４としてハードマスクを用いている場合には、マスク材２４を除去する必要は特にない。場合によっては、電極の加工後、Ａｌ２Ｏ３等の保護膜を電極上に形成し、その後酸素アニールを行うとより効果的である。
【００３５】
引き続き、必要によっては、ＲＩＥ時にキャパシタ下部電極１１が受けたダメージを回復させるための酸素アニールを行う。アニールの条件は、Ｏ２中、６００℃、１時間である。場合によっては、電極の加工後、Ａｌ２Ｏ３等の保護膜を電極上に形成し、その後酸素アニールを行うとより効果的である。
【００３６】
次に図１２に示すように、強誘電体層１６上に、キャパシタ上部電極を被覆するようにしてマスク材２５を形成する。そして、リソグラフィ技術とエッチングにより、マスク材２５をキャパシタ下部電極の形成パターンにパターニングする。この際、残存するマスク材２５がコンタクトプラグＣＰ１の直上に位置し、且つ、コンタクトプラグＣＰ１の上面が完全にマスク材２５に覆われるように、マスク材２５をパターニングする。本工程においても、マスク材２５はフォトレジストまたは前述のハードマスクを用いることが出来る。
【００３７】
次に図１３に示すように、マスク材２５をマスクに用いて、例えばＲＩＥ法により強誘電体層１６及びキャパシタ下部電極層１１をエッチングして、図示するようなキャパシタ下部電極１１を形成する。その後、マスク材２５を除去する。勿論、マスク材２５としてハードマスクを用いている場合には、マスク材２５を除去する必要は必ずしも無い。
【００３８】
上記の結果、図１３に示すようなセルキャパシタＣＣが完成する。すなわち、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積が、キャパシタ上部電極１２と強誘電体膜１６との接触面積よりも大きいセルキャパシタが完成する。また、図１３の構造であると、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上の大きさを有している。
【００３９】
その後は、層間絶縁膜１５上に更に層間絶縁膜１７を形成し、層間絶縁膜１７の平坦化を行う。そして、層間絶縁膜１７中にキャパシタ上部電極１２に達するコンタクトホールを形成する。そして、酸素リカバリーアニール（５００℃、１時間）を行う。このアニールの際、コンタクトプラグＣＰ１が酸化されやすい。従って、コンタクトプラグＣＰ１の酸化防止のために、キャパシタ形成後の層間絶縁膜１７形成前、または層間絶縁膜１７中に、Ａｌ２Ｏ３層（例えば厚さ５００Å）、またはＡｌｘＳｙＯｚ層（例えば厚さ５００Å）を形成しておくことが望ましい。
【００４０】
そして、コンタクトホールをバリアメタル（例えばＴｉＮ）とＡｌＣｕ層によって埋め込むことで、コンタクトプラグＣＰ２を形成する。更に、セルトランジスタの不純物拡散層の他方に接続するコンタクトプラグＣＰ３を形成する。そして、コンタクトプラグＣＰ２とＣＰ３とを接続する金属配線層１８を形成し、更に層間絶縁膜１９等を形成することで、図２に示すＴＣ並列ユニット直列接続型強誘電体メモリが完成する。
【００４１】
なお、図１４は、マスク材２４、２５としてハードマスクを用い、且つ図１１で説明した保護膜を形成した場合の、図１３に相当する断面図である。図示するように、キャパシタ上部電極１２上にはハードマスク２４が残存している。そして、ハードマスク２４、キャパシタ上部電極１２側面、及び強誘電体膜１６上に、例えばＡｌ２Ｏ３膜で形成された保護膜４０が形成されている。そして、保護膜４０上に、ハードマスク２５が残存している。また、図１５に示すように、強誘電体膜１６は、キャパシタ上部電極１２と同じパターンでパターニングされていても良い。
【００４２】
上記本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリであると、メモリセルの微細化を妨げることなく、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減できる。従って、メモリセルの信頼性を維持しつつ、製造コストを削減できる。本効果について図１６を用いて説明する。図１６は、メモリセルの拡大図である。
【００４３】
図示するように、セルトランジスタの不純物拡散層２７とキャパシタ下部電極１１とを接続するコンタクトプラグＣＰ１は、Ｔ字型の形状を有している。また、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積ｄ２は、キャパシタ上部電極１２と強誘電体膜１６との接触面積ｄ３よりも大きい。特に、キャパシタ上部電極１２と強誘電体膜１６との接触面積ｄ３の２倍以上である。
【００４４】
従って、従来に比べてコンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積を大きくすることが出来るので、両者の間の抵抗を低減することが出来る。更に、コンタクトプラグＣＰ１は、不純物拡散層２７と接する領域の面積よりも、キャパシタ下部電極１１と接する領域の面積の方が大きくされている。すなわち、コンタクトプラグＣＰ１は略Ｔ字状、換言すれば、下に凸の形状を有している。そして、ゲート電極１３の少なくとも一部は、コンタクトプラグＣＰ１の一部とオーバーラップしている。換言すれば、ゲート電極１３は、セルキャパシタＣＣ、特にキャパシタ下部電極１１の略直下に位置している。従って、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積を増大させつつ、メモリセルのサイズが増大することを抑制できる。より具体的には、隣接するゲート電極１３、１３間距離は、従来通りの大きさを維持出来る。
【００４５】
また、キャパシタ下部電極１１の面積ｄ１はコンタクトプラグＣＰ１の上面、すなわちキャパシタ下部電極１１に相対する面の面積ｄ２よりも大きい。そして、キャパシタ下部電極１１は、コンタクトプラグＣＰ１を覆っている。従って、製造過程においてコンタクトプラグＣＰ１がダメージを受けることを抑制できる。メモリセルを形成した後の多層配線形成工程では、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等、プラズマを使用する工程が多い。このプラズマは、層間絶縁膜の材料となるシリコン酸化膜中を容易に透過出来る。従って、層間絶縁膜中にコンタクトプラグが露出されていると、コンタクトプラグはプラズマによってダメージを受ける。しかし本実施形態に係る構造であると、コンタクトプラグＣＰ１の上面はキャパシタ下部電極１１によって覆われている。言い換えればキャパシタ下部電極１１が傘のような役割を果たす。従って、プラズマはキャパシタ下部電極１１によってブロックされ、コンタクトプラグＣＰ１までは到達し難い。従って、コンタクトプラグＣＰ１がプラズマダメージを受けることを抑制出来、コンタクトプラグＣＰ１の信頼性を向上できる。
【００４６】
また、図１３を用いて説明したように、ＲＩＥ時にキャパシタ下部電極１１が受けたダメージを回復させるための酸素アニールを行う場合がある。この際も、コンタクトプラグＣＰ１の上面がキャパシタ下部電極１１により覆われているため、コンタクトプラグＣＰ１が酸化されることを抑制できる。
【００４７】
なお、コンタクトプラグＣＰ１の形状は、例えば図１７に示す形状であってもよい。すなわちコンタクトプラグＣＰ１の角部が湾曲していても良い。
【００４８】
図１８は、本実施形態に係る構成及び従来の構成を有するＴＣ並列ユニット直列接続型強誘電体メモリの製造歩留まりを示すグラフである。図中の▲１▼は本実施形態、▲２▼は図４７に示す従来構成、▲３▼は図４８に示す従来構成を有する場合について示している。図示するように、本実施形態に係る構成であると、従来構成に比べて格段に製造歩留まりが向上していることが分かる。従って、製造コストが削減出来ることが分かる
次にこの発明の第２の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図１９を用いて説明する。図１９は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００４９】
図示するように、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態に係る構造において、コンタクトプラグＣＰ１を２つのプラグ材で形成したものである。すなわち、層間絶縁膜１５中には、セルトランジスタの不純物拡散層の一方に接続されるコンタクトプラグ３０が形成されている。更に、層間絶縁膜１５及びコンタクトプラグ３０上に、コンタクトプラグ３１が形成されている。この２つのコンタクトプラグ３０、３１が、上記第１の実施形態におけるコンタクトプラグＣＰ１に相当する。そして、コンタクトプラグ３１上に、セルキャパシタＣＣが形成されている。このコンタクトプラグ３１は、上記第１の実施形態のコンタクトプラグＣＰ１において溝２１内を埋め込む領域に対応している。そして、コンタクトプラグ３１はゲート電極１３の少なくとも一部とオーバーラップしている。
【００５０】
次に、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造方法について図２０乃至図２５を用いて説明する。図２０乃至図２５は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００５１】
まず、上記第１の実施形態と同様に、シリコン基板１０中に素子分離領域（図示せず）を形成し、更に素子領域ＡＡ中にセルトランジスタを形成する。引き続き、シリコン基板１０上に層間絶縁膜１５を形成し、層間絶縁膜１５を平坦化する。
【００５２】
次に図２０に示すように、マスク材３４を層間絶縁膜１５上に形成する。そして、リソグラフィ技術とエッチングとによりマスク材３４を図示するようにパターニングする。
【００５３】
次に図２１に示すように、マスク材３４をマスクに用いて、ＲＩＥ法により層間絶縁膜１５をエッチングして、セルトランジスタの不純物拡散層の一方に達するコンタクトホールを形成した後、マスク材３４を除去する。そして、コンタクトホールの内壁及びコンタクトホール底面に露出されている不純物拡散層上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材を形成してコンタクトホールを埋め込む。そして、ＣＭＰ法によってプラグ材を研磨することにより、プラグ材をコンタクトホール内にのみ残存させる結果、図示するようなコンタクトプラグ３０が形成される。なお、コンタクトホールを埋め込むプラグ材には、例えばタングステンや多結晶シリコンが用いられる。
【００５４】
次に図２２に示すように、層間絶縁膜１５及びコンタクトプラグ３０上に、層間絶縁膜３２を形成する。そして、リソグラフィ技術とエッチングとにより層間絶縁膜３２を図２３に示すようにパターニングする。層間絶縁膜３２が除去される領域は、上記第１の実施形態において説明した溝２１に相当する領域である。その結果、コンタクトプラグ３０の上面が露出される。
【００５５】
次に図２４に示すように、層間絶縁膜１５、３２、及びコンタクトプラグ３０上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材３１を形成する。プラグ材３１は、例えばタングステンや多結晶シリコンで形成される。そして、層間絶縁膜３２をストッパーに用いたＣＭＰ法を用いてプラグ材３１を研磨することにより、プラグ材３１を隣接する層間絶縁膜３２間にのみ残存させる。その結果、互いに接続されたコンタクトプラグ３０、３１を有する、Ｔ字型のコンタクトプラグＣＰ１が完成する。なお、コンタクトプラグ３０、３１は、共に同一の材料で形成されても良いし、異なる材料で形成されても構わない。
【００５６】
次にコンタクトプラグＣＰ１上にセルキャパシタＣＣを形成する。すなわち、まず図２５に示すように、層間絶縁膜１５及びコンタクトプラグＣＰ１上に、キャパシタ下部電極層１１、強誘電体層１６及びキャパシタ上部電極層１２を順次形成する。
【００５７】
その後は、上記第１の実施形態において説明した、図１０乃至図１３に示す工程と同様の工程を行うことで、図１９に示す構造が完成する。
【００５８】
本実施形態に係る構成及び製造方法であっても、上記第１の実施形態と同様の効果が得られる。
【００５９】
次にこの発明の第３の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図２６を用いて説明する。図２６は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００６０】
本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態において、キャパシタ下部電極１１及び強誘電体膜１６を、個々のセルキャパシタ毎に分離させた構造を備えている。すなわち、コンタクトプラグＣＰ１上には、互いに分離された２つのキャパシタ下部電極１１が形成されている。そして、個々のキャパシタ下部電極１１上には、強誘電体膜１６及びキャパシタ上部電極１２が順次形成されている。その他の構成は上記第１の実施形態と同様であるので説明は省略する。なお、個々の下部電極１１が、互いに接していても構わない。
【００６１】
また本実施形態に係る構成の製造方法は、上記第１の実施形態で図１０を用いて説明した工程において、マスク材２４をマスクに用いてキャパシタ上部電極層１２のみならず、強誘電体層１６及びキャパシタ下部電極１１も併せてパターニングすることにより形成出来る。勿論、マスク材２４はハードマスクであっても良く、この場合、ハードマスクは除去する必要が無い。
【００６２】
本実施形態に係る構成及び製造方法であっても、上記第１の実施形態と同様の効果が得られる。なお、本実施形態に係る構成であると、コンタクトプラグＣＰ１は、キャパシタ下部電極１１によって完全には覆われていない。従って本実施形態は、キャパシタ下部電極１１のパターニング後の酸素アニールを行わない場合に特に有効である。
【００６３】
次に、この発明の第４の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図２７を用いて説明する。図２７は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００６４】
本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２、第３の実施形態を組み合わせたものである。すなわち、図示するように、コンタクトプラグＣＰ１は、２つのコンタクトプラグ３０、３１を含んでいる。そして、コンタクトプラグ３１上に、個々に分離された２つのキャパシタ下部電極１１が形成されており、キャパシタ下部電極１１上には、強誘電体膜１６を介在してキャパシタ上部電極１２が形成されている。
【００６５】
本実施形態に係る構造は、上記第２の実施形態で説明した図２５の構造を形成した後、上記第１の実施形態で説明した図１０の工程において、マスク材２４を用いてキャパシタ上部電極１２、強誘電体膜１６、及びキャパシタ下部電極１１をパターニングすることで得られる。
【００６６】
本実施形態に係る構成及び製造方法によっても、上記第１の実施形態と同様の効果が得られる。
【００６７】
上記のように、この発明の第１乃至第４の実施形態に係る半導体装置によれば、セルトランジスタとセルキャパシタ下部電極とを接続するコンタクトプラグＣＰ１は、Ｔ字型の形状を有している。そのため、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積よりも大きい。特に、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上である。また、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ下部電極１１のコンタクトプラグＣＰ１に相対する面の面積よりも小さくされている。更に、キャパシタ下部電極１１は、セルトランジスタのゲート電極１３の少なくとも一部とオーバーラップしている。
【００６８】
従って、コンタクトプラグとセルキャパシタとの間の抵抗を低減でき、セルキャパシタの信頼性を向上できる。また同時に、メモリセル微細化が阻害されることを抑制できる。
【００６９】
なお、上記第１乃至第４の実施形態で説明した製造工程は一例に過ぎず、例えば図２８乃至図３０に示す方法によってコンタクトプラグＣＰ１を形成しても良い。図２８乃至図３０は、この発明の第１乃至第４の実施形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００７０】
すなわち、まずシリコン基板１０上にセルトランジスタ及び層間絶縁膜１５を形成した後、層間絶縁膜１５上にマスク材３５を形成する。そして図２８に示すように、マスク材３５をパターニングした後、マスク材３５をマスクに用いたＲＩＥ法により、コンタクトホール２２を形成する。この工程は、上記第２の実施形態で説明した図２０、図２１の工程に相当するが、本変形例では、コンタクトホール２２はセルトランジスタの不純物拡散層に到達しないようにする。そしてマスク材３５を除去する。
【００７１】
次に図２９に示すように、層間絶縁膜１５上にマスク材３６を形成する。そしてマスク材３６を、上記第１の実施形態で図３を用いて説明したように、溝２１形成パターンにパターニングする。
【００７２】
次に図３０に示すように、マスク材３６をマスクに用いたＲＩＥ法により、層間絶縁膜１５をエッチングする。その結果、溝２１が層間絶縁膜１５の表面に形成されると同時に、コンタクトホール２２底面の層間絶縁膜１５がエッチングされ、コンタクトホール２２が不純物拡散層に到達する。
【００７３】
その後、溝２１及びコンタクトホール２２をプラグ材で埋め込むことにより、コンタクトプラグＣＰ１が完成する。
【００７４】
図３１乃至図３４はそれぞれ、上記第１乃至第４の実施形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。図示するように、上記第１乃至第４の実施形態で説明した図２、図１９、図２６、図２７の構成において、コンタクトプラグＣＰ１の材料として多結晶シリコンを用いた場合には、コンタクトプラグＣＰ１の上面にシリサイド膜３７を設けても良い。シリサイド膜３７は、例えばＣｏｘＳｉｙやＴｉｘＳｉｙ等である。この場合には、コンタクトプラグＣＰ１とキャパシタ下部電極１１との間の接触抵抗を更に低減できる。
【００７５】
また、上記第１乃至第４の実施形態では、キャパシタ電極材料としてイリジウム（Ｉｒ）を含んだ材料を用い、キャパシタ絶縁膜の材料としてＰＺＴを用いた場合を例に挙げて説明した。しかし、電極材料には例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）等の白金族やレニウム（Ｒｅ）等をはじめとするの他の導電膜を含む材料やこれらの合金、また、ＳｒＲｕＯ３（ＳＲＯ）、ＲｕＯｘ等、これらの金属の導電性金属酸化物を用いることが出来る。キャパシタ絶縁膜には、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、鉛（Ｐｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びタンタル（Ｔａ）のいずれかを含む強誘電体膜、例えばＴａｘＴｉｙＯｚ、チタン酸鉛（ＰｂＴｉＯ３：ＰＴＯ）、チタン酸ストロンチウム（ＳｒｘＴｉｙＯｚ：ＳＴＯ）、チタン酸バリウム（ＢａｘＴｉｙＯｚ：ＢＴＯ）チタン酸バリウム−ストロンチウム（Ｂａ（Ｓｒ１−ｘＴｉｘ）Ｏ３：ＢＳＴ）、タンタル酸ストロンチウム−ビスマス（ＳｒＢｉｘＴａｙＯｚ：ＳＢＴ）等を用いることができる。なお、シリサイド膜の形成は、次のようにして行うことが出来る。例えば図８に示す構造を形成した後、コンタクトプラグＣＰ１上にＣｏ、Ｎｉ、Ｔｉ等の金属層を形成する。そして熱処理を行い、コンタクトプラグＣＰ１の表面にシリサイド層を形成する。その後再び層間絶縁膜１５をストッパーに用いたＣＭＰを行う。この結果、コンタクトプラグＣＰ１の表面にシリサイド層を形成できる。また、コンタクトプラグＣＰ１の材料としては、多結晶シリコン、タングステン（Ｗ）、ＴｉｘＮｙ、ＴｉｘＡｌｙＮｚ、ＷｘＮｙ、イリジウム（Ｉｒ）、ＩｒＯｘ、白金（Ｐｔ）、ＰｔｘＯｙ、ＳｒＲｕＯ３、ＣｏｘＳｉｙ、ＴｉｘＳｉｙ、ＴｉｘＡｌｙＯｚ、及びＴｉＡｌｘＮｙＯｚの少なくともいずれか１つ、あるいはこれらから選ばれる幾つかの組み合わせを用いることが出来る。更に、コンタクトプラグＣＰ２の材料としては、銅（Ｃｕ）を用いることも出来る。更に、金属配線層の材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ＴｉＮ、ＴｉＡｌＮ、及びチタン（Ｔｉ）を用いることが出来る。
【００７６】
また、上記実施形態ではＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明したが、勿論これに限定されるものではなく、例えばＤＲＡＭやＭＲＡＭ（Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、メモリ混載ロジックなどにも適用出来る。
【００７７】
なお、上記実施形態においては、強誘電体キャパシタ上の金属配線層１８をＲＩＥ法で形成する場合について説明した。しかし、図３５に示すように、メモリを混載したＬＳＩ（ＬＳＩ ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ）の場合には、金属配線層１８よりも上のレベルに存在する金属配線層及びコンタクトプラグ６２、６４、６７は、ダマシンプロセス（例えばデュアルダマシンプロセス）で形成することが好ましい。このように、第１層目の金属配線層をＲＩＥ法で形成し、第２層目以上の金属配線層をデュアルダマシンプロセスで形成することで、ＬＳＩ ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙの製造歩留まりを向上させることが出来る。なお、ＲＩＥ法で形成した金属配線層と、デュアルダマシンプロセスで形成した金属配線層とは、図３６に示すような形状の差異が生ずる。図示するように、層間絶縁膜７０、７１中に、ＲＩＥ法で形成した金属配線層７２と、デュアルダマシンプロセスで形成した金属配線層７３とが存在する。金属配線層の側面は、いずれの方法によっても、半導体基板面に対して垂直にはならず、半導体基板面に対してある所定の角度を持って形成される。そして、ＲＩＥ法で形成した金属配線層７２においては、底面が上面よりも大きく形成される。従って、金属配線層７２の側面と、半導体基板面との間の角度は鈍角θ１となる。他方、デュアルダマシンプロセスで形成した金属配線層７３においては、上面が底面よりも大きく形成される。従って、金属配線層７３の側面と、半導体基板面との間の角度は鋭角θ２となる。
【００７８】
また、各実施形態では、各層をパターニングする際に、フォトレジストだけでなくハードマスクを用いる場合についても説明した。ハードマスクを用いた場合には、パターニング後にハードマスクを除去しても残してもどちらでも良い。
【００７９】
更に、上記実施形態では、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積が、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上である場合について説明した。しかし、図３７に示すように、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積の１．１倍以上であれば十分である。このことは、この発明の全実施形態について共通して言えることである。図３８は、キャパシタ上部電極１２と強誘電体膜１６との接触面積に対する、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積の比率と、製造歩留まりとの関係を示すグラフである。但し、キャパシタ上部電極１２と強誘電体膜１６との接触面積が０．５μｍ×０．５μｍの場合について示している。図示するように、比率が１．１倍を越える以降、製造歩留まりが急激に向上している。従って、両者の比率は必ずしも２倍に限られず、１．１倍以上で有れば良い。
【００８０】
なお、図２６、図２７、図３３、及び図３４では、１度のリソグラフィ工程によりキャパシタ上部電極１２、強誘電体膜１６、及びキャパシタ下部電極１１をパターニングした場合について説明した。しかし、強誘電体キャパシタの微細化が進んだ場合、強誘電体膜１６及びキャパシタ下部電極１１が完全にはパターニング出来ない場合がある。図３９乃至図４２並びに図４３乃至図４６は、このような場合について示している。
【００８１】
すなわち、図３９乃至図４２は、強誘電体膜１６はパターニング出来たがキャパシタ下部電極１１まではパターニングできなかった場合である。図示するように、２つの強誘電体キャパシタ間で、キャパシタ下部電極１１が共用されている。また図４３乃至図４６は、キャパシタ下部電極１１だけでなく強誘電体膜１６もパターニング出来なかった場合である。図示するように、２つの強誘電体キャパシタ間で、キャパシタ下部電極１１及び強誘電体膜１６が共用されている。このような場合であっても、キャパシタ上部電極が強誘電体キャパシタ毎に分離されていれば、動作上、特に問題が発生することはない。なお、図３９乃至図４２並びに図４３乃至図４６に示す構造であると、キャパシタ下部電極１１の側壁と、強誘電体膜１６の側壁と、キャパシタ上部電極１２の側壁とは、同一面上に存在するように位置する。
【００８２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、セルキャパシタとコンタクトプラグとの接触抵抗を低減できると共に、微細化可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る強誘電体メモリの平面図。
【図２】図１における２Ｂ−２Ｂ線に沿った断面図。
【図３】この発明の第１の実施形態に係る強誘電体メモリの第１の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る強誘電体メモリの第２の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る強誘電体メモリの第３の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る強誘電体メモリの第４の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る強誘電体メモリの第５の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る強誘電体メモリの第６の製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る強誘電体メモリの第７の製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係る強誘電体メモリの第８の製造工程を示す断面図。
【図１１】この発明の第１の実施形態に係る強誘電体メモリの第９の製造工程を示す断面図。
【図１２】この発明の第１の実施形態に係る強誘電体メモリの第１０の製造工程を示す断面図。
【図１３】この発明の第１の実施形態に係る強誘電体メモリの第１１の製造工程を示す断面図。
【図１４】この発明の第１の実施形態に係る強誘電体メモリの、別の製造工程の断面図。
【図１５】この発明の第１の実施形態に係る強誘電体メモリの、別の製造工程の断面図。
【図１６】この発明の第１の実施形態に係る強誘電体メモリのメモリセルの断面図。
【図１７】この発明の第１の実施形態に係る強誘電体メモリのメモリセルの断面図。
【図１８】この発明の第１の実施形態及び従来の強誘電体メモリの製造歩留まりを示すグラフ。
【図１９】この発明の第２の実施形態に係る強誘電体メモリの断面図。
【図２０】この発明の第２の実施形態に係る強誘電体メモリの第１の製造工程を示す断面図。
【図２１】この発明の第２の実施形態に係る強誘電体メモリの第２の製造工程を示す断面図。
【図２２】この発明の第２の実施形態に係る強誘電体メモリの第３の製造工程を示す断面図。
【図２３】この発明の第２の実施形態に係る強誘電体メモリの第４の製造工程を示す断面図。
【図２４】この発明の第２の実施形態に係る強誘電体メモリの第５の製造工程を示す断面図。
【図２５】この発明の第２の実施形態に係る強誘電体メモリの第６の製造工程を示す断面図。
【図２６】この発明の第３の実施形態に係る強誘電体メモリの断面図。
【図２７】この発明の第４の実施形態に係る強誘電体メモリの断面図。
【図２８】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第１の製造工程を示す断面図。
【図２９】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第２の製造工程を示す断面図。
【図３０】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第３の製造工程を示す断面図。
【図３１】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３２】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３３】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３４】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３５】この発明の第１乃至第４の実施形態に従った強誘電体メモリを備えるＬＳＩの断面図。
【図３６】金属配線層の断面図。
【図３７】この発明の第１乃至第４の実施形態に従った強誘電体メモリの断面図。
【図３８】この発明の第１乃至第４の実施形態及び従来の強誘電体メモリの製造歩留まりを示すグラフ。
【図３９】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４０】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４１】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４２】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４３】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４４】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４５】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４６】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４７】従来の強誘電体メモリの断面図。
【図４８】従来の強誘電体メモリの断面図。
【図４９】従来の強誘電体メモリの断面図。
【符号の説明】
１０…シリコン基板、１１、２２０…キャパシタ下部電極、１２、２３０…キャパシタ上部電極、１３…ゲート電極、１４…ゲート絶縁膜、１５、１７、１９、３２、６３、６６、７０、７１…層間絶縁膜、１６、２１０…強誘電体膜、１８、６１、６２、６５、６７、７２、７３…金属配線層、２０、２４、２５、２６、３４、３５、３６…マスク材、２１…溝、２２…コンタクトホール、２３、３０、３１、６０…プラグ材、２７…不純物拡散層、３７…シリサイド膜、４０…保護膜、１００…セルトランジスタ、２００…セルキャパシタ、２４０…コンタクトプラグ
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するもので、特に、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の信頼性向上及び微細化の為の技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体膜をセルキャパシタに用いた強誘電体メモリが、次世代の不揮発性半導体メモリとして注目されている（例えば特許文献１参照）。特許文献１記載の強誘電体メモリについて、図４７を用いて説明する。図４７は従来の強誘電体メモリの構造を示す断面図である。
【０００３】
図示するように、強誘電体メモリのメモリセルは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）等と同様に、セルトランジスタ１００とセルキャパシタ２００を備えている。セルキャパシタ２００のキャパシタ絶縁膜２１０には強誘電体膜が使用されている。
【０００４】
また、強誘電体メモリには、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」がある（例えば特許文献２参照）。本構成について、図４８を用いて説明する。図４８は、従来のＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【０００５】
図示するように、ＴＣ並列ユニット直列接続型強誘電体メモリでは、２つのセルキャパシタ２００がキャパシタ下部電極２２０を共有する。そして、下部電極２２０上に、２つのキャパシタ上部電極２３０が、強誘電体膜２１０を介在して形成されている。また下部電極２２０は、コンタクトプラグ２４０を介して２つのセルトランジスタ１００に電気的に接続されている。
【０００６】
【特許文献１】
特開２０００−３０７０７９号公報
【０００７】
【特許文献２】
特開２００１−２５７３２０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のＴＣ並列ユニット直列接続型強誘電体メモリであると、キャパシタ下部電極とコンタクトプラグ間の抵抗が大きい。従って、強誘電体メモリの信頼性が劣化し、製造歩留まりが悪化するという傾向があった。
【０００９】
従来、コンタクトプラグの材料としてタングステンや多結晶シリコンの使用が検討されている。しかしこれらの材料は、セルキャパシタの強誘電体膜を結晶化する際の高温の酸素処理、あるいは異方性エッチングにより受けたダメージを回復させる為の高温の酸素回復処理により酸化されやすい。このことは、キャパシタ下部電極とコンタクトプラグとの接触抵抗を増大させ、ひいては歩留まりの低下を誘引する。
【００１０】
この問題を解決する一つの手段としては、キャパシタ下部電極とコンタクトプラグとの接触面積を大きくする方法が考え得る。しかし、メモリセルの微細化の観点からは、キャパシタ下部電極はキャパシタ上部電極と同一サイズであることが好ましく、キャパシタ下部電極のサイズを大きくし難い。また、図４９に示すように、コンタクトプラグのサイズを大きくすることも、メモリセルの微細化を妨げる。従って、メモリセルの微細化とコンタクト抵抗の低減とが両立しえないという問題があった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、セルキャパシタとコンタクトプラグとの接触抵抗を低減できると共に、微細化可能な半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体装置は、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記ＭＯＳトランジスタの不純物拡散層と接続されたコンタクトプラグと、前記コンタクトプラグ上に形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された強誘電体膜と、前記キャパシタ下部電極上に、前記強誘電体膜を介在して形成された２つのキャパシタ上部電極とを具備し、前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、前記ＭＯＳトランジスタのゲート電極の少なくとも一部は、前記コンタクトプラグにおいて前記キャパシタ下部電極に接する領域の直下に位置することを特徴としている。
【００１３】
また、この発明の第２の態様に係る半導体装置は、半導体基板上に形成され、ソース、ドレイン領域のいずれか一方を共用する２つのＭＯＳトランジスタと、前記半導体基板上に形成され、前記ＭＯＳトランジスタを被覆する層間絶縁膜と、前記層間絶縁膜中に形成され、前記２つのＭＯＳトランジスタが共用するソース、ドレイン領域のいずれかに接続される第１プラグ部と、前記第１プラグ部上に形成され、前記第１プラグ部と接する領域から前記２つのＭＯＳトランジスタのゲート電極の少なくとも一部上にわたって延設された第２プラグ部とを含むコンタクトプラグと、前記コンタクトプラグの前記第２プラグ部上に形成されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、各々が前記ＭＯＳトランジスタそれぞれのゲート電極の少なくとも一部とオーバーラップする２つのキャパシタ上部電極とを具備し、前記第２プラグ部と前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きいことを特徴としている。
【００１４】
更に、この発明の一態様に係る半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成するステップと、前記半導体基板上に、前記ＭＯＳトランジスタを被覆する第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜内に前記ＭＯＳトランジスタの不純物拡散層と接続されるコンタクトプラグを形成するステップと、前記コンタクトプラグ上にキャパシタ下部電極を形成するステップと、前記キャパシタ下部電極上に強誘電体膜を形成するステップと、前記キャパシタ下部電極上に前記強誘電体膜を介在して２つのキャパシタ上部電極を形成するステップとを具備し、前記コンタクトプラグは、前記キャパシタ下部電極との接触面積が、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、且つ、前記キャパシタ下部電極と接する領域が、前記ＭＯＳトランジスタのゲート電極の少なくとも一部領域の直上に位置するように形成されることを特徴としている。
【００１５】
上記半導体装置及びその製造方法によれば、コンタクトプラグとキャパシタ下部電極との接触面積は、キャパシタ上部電極と強誘電体膜との接触面積よりも大きい。従って、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減でき、半導体装置の信頼性を向上できる。また、ＭＯＳトランジスタのゲート電極の少なくとも一部は、コンタクトプラグにおいてキャパシタ下部電極に接する領域の直下に位置する。従って、コンタクトプラグとキャパシタ下部電極との接触面積を増加させても、隣接するＭＯＳトランジスタのゲート電極間距離が増加することを抑制できる。従って、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減しつつ、半導体装置の微細化が可能となる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、ＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｐｌｕｇ， Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌａｔｅ ｌｉｎｅ）構造を採用したＴＣ並列ユニット直列接続型強誘電体メモリの平面図である。
【００１８】
図示するように、シリコン基板１０中にはメモリセルを形成すべき複数の素子領域ＡＡがストライプ状に形成されている。素子領域ＡＡ以外の領域には素子分離領域ＳＴＩが形成されている。また、シリコン基板１０上にはワード線ＷＬが、複数の素子領域ＡＡを跨ぐようにして、素子領域ＡＡの長手方向に直交する方向にストライプ状に形成されている。ワード線ＷＬと素子領域ＡＡの交差する領域には、セルトランジスタ（図示せず）が形成されている。更に、セルトランジスタの略直上の領域にはセルキャパシタＣＣが形成されている。セルキャパシタＣＣは、キャパシタ下部電極１１と、キャパシタ下部電極１１上に強誘電体膜を介在して形成されたキャパシタ上部電極１２とを備えている。また、素子領域ＡＡの長手方向に沿って隣接する２つのセルキャパシタＣＣは、キャパシタ下部電極１１を共用しており、２つのセルトランジスタの略直上の領域に跨って形成されている。そして個々のキャパシタ下部電極１１は、シリコン基板１０面内において千鳥状に配置されており、２つのセルトランジスタの不純物拡散層の一方に、コンタクトプラグＣＰ１を介して電気的に接続されている。キャパシタ下部電極１１上に強誘電体膜を介在して形成されたキャパシタ上部電極１２は、セルトランジスタ毎に分離されており、セルトランジスタの略直上の領域に形成されている。またキャパシタ上部電極は、セルトランジスタの不純物拡散層の他方と、コンタクトプラグＣＰ２、ＣＰ３を介して電気的に接続されている。なお、図１ではキャパシタ下部電極１１が千鳥状に配置されている場合を例に挙げたが、例えば格子状に配置されていても良い。
【００１９】
次に、ＴＣ並列ユニット直列接続型強誘電体メモリの断面構造について図２を用いて説明する。図２は図１における２Ｂ−２Ｂ線に沿った断面図である。
【００２０】
図示するように、シリコン基板１０上には、ゲート電極１３がゲート絶縁膜１４を介在して形成されている。ゲート電極１３は、例えば多結晶シリコン膜及びタングステン膜の２層構造である。更に、シリコン基板１０内に、ソース、ドレイン領域となる不純物拡散層（図示せず）が選択的に形成されることにより、セルトランジスタが形成される。更に、シリコン基板１０上には層間絶縁膜１５が形成されており、層間絶縁膜１５はセルトランジスタを被覆している。
【００２１】
層間絶縁膜１５中には、セルトランジスタの不純物拡散層の一方及び他方にそれぞれ接続されたコンタクトプラグＣＰ１、ＣＰ３が形成されている。コンタクトプラグＣＰ１は、不純物拡散層の一方とセルキャパシタＣＣのキャパシタ下部電極１１とを電気的に接続するためのものである。またコンタクトプラグＣＰ３は、不純物拡散層の他方とキャパシタ上部電極１２とを電気的に接続するためのものである。両者は例えばタングステンや多結晶シリコン、若しくはＡｌ等によって形成される。コンタクトプラグＣＰ１は、その上面が底面よりも大きい、すなわち、不純物拡散層との接触面積よりもキャパシタ下部電極１１との接触面積が大きく、その形状は、略Ｔ字型である。そしてコンタクトプラグＣＰ１の上面は、ゲート電極１３の少なくとも一部とオーバーラップしている。
【００２２】
コンタクトプラグＣＰ１上には、セルキャパシタＣＣが形成されている。セルキャパシタＣＣは、コンタクトプラグＣＰ１上に形成されたキャパシタ下部電極１１、キャパシタ下部電極１１上に形成されたキャパシタ絶縁膜１６、及びキャパシタ絶縁膜１６上に形成されたキャパシタ上部電極１２を有している。キャパシタ下部電極１１及びキャパシタ絶縁膜１６は、２つのセルトランジスタの間で共用されており、キャパシタ上部電極１２は個々に分離されている。またキャパシタ下部電極１１は、コンタクトプラグ１１上面を被覆しており、ゲート電極１３とオーバーラップしている。なお、キャパシタ下部電極１１及び上部電極１２は、白金族に属する金属元素を含む材料により形成され、キャパシタ絶縁膜１６は強誘電体材料により形成される。
【００２３】
層間絶縁膜１５上には、層間絶縁膜１７が形成されており、層間絶縁膜１７はセルキャパシタＣＣを被覆している。層間絶縁膜１７中には、キャパシタ上部電極１２に接続されるコンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２は、例えばＡｌリフロー法及びＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて形成されるＡｌプラグ等によって形成される。更に、層間絶縁膜１７上には金属配線層１８が形成されている。金属配線層１８は、コンタクトプラグＣＰ２とＣＰ３とを電気的に接続する。ここで、金属配線層は、ＴｉＮ／ＡｌＣｕ／ＴｉＮ等の積層膜により、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。その結果、セルトランジスタのソース、ドレイン間にセルキャパシタＣＣの両電極がそれぞれ接続されたメモリセルが形成される。そして、層間絶縁膜１７上に、メモリセルを被覆する層間絶縁膜１９が形成されて、ＴＣ並列ユニット直列接続型強誘電体メモリが形成されている。
【００２４】
次に、上記構成のＴＣ並列ユニット直列接続型強誘電体メモリの製造方法について図３乃至図１３を用いて説明する。図３乃至図１３はＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００２５】
まず、シリコン基板１０中に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域を形成する（図示せず）。そして、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ上に、周知の技術によりＭＯＳトランジスタを形成する。すなわち、図３に示すように、シリコン基板１０上にゲート絶縁膜１４としてのシリコン酸化膜を例えば熱酸化法等により形成する。次に、ゲート絶縁膜１４上に、多結晶シリコン膜及びタングステン膜の２層膜１３を堆積する。そして、多結晶シリコン膜及びタングステン膜をパターニングすることにより、ストライプ状のゲート電極１３を複数形成する。その後、イオン注入によりシリコン基板１０中に不純物を選択的に導入して、ソース、ドレイン領域となる不純物拡散層（図示せず）を形成する。このようにして形成されたＭＯＳトランジスタは、ＴＣ並列ユニット直列接続型強誘電体メモリのセルトランジスタとして機能する。引き続き、セルトランジスタを被覆するようにして、シリコン基板１０上に層間絶縁膜としてのシリコン酸化膜１５を形成し、層間絶縁膜１５を平坦化する。
【００２６】
次に、ダマシンプロセス、例えばデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）法を用いてコンタクトプラグＣＰ１を形成する。すなわち、図３に示すように、層間絶縁膜１５上にマスク材２０を形成する。そして、リソグラフィ技術とエッチングによりマスク材２０を図示するようにパターニングする。
【００２７】
次に図４に示すように、マスク材２０をマスクに用いて層間絶縁膜１５表面をエッチングして、図示するような溝２１を形成する。この溝２１はコンタクトプラグＣＰ１の一部の外壁を形作るものであり、ゲート電極１３の一部とオーバーラップするように形成する。その後、マスク材２０を除去する。
【００２８】
次に図５に示すように、層間絶縁膜１５上にマスク材２６を形成する。そして、リソグラフィ技術とエッチングによりマスク材２６を図示するようにパターニングする。
【００２９】
次に図６に示すように、マスク材２６をマスクに用いて層間絶縁膜１５をエッチングして、図示するようなコンタクトホール２２を形成する。このコンタクトホール２２もコンタクトプラグＣＰ１の一部の外壁を形作るものである。すなわち、コンタクトホール２２の開口端は、溝２１内に露出され、且つ底面はセルトランジスタの不純物拡散層の一方に達している。その後、マスク材２６を除去する。本実施形態では、溝２１を形成した後に、コンタクトホール２２を形成する例を示している。しかし、先にコンタクトホール２２を形成した後に、溝２１を形成しても良い。
【００３０】
次に図７に示すように、層間絶縁膜１５、溝２１、コンタクトホール２２、及びコンタクトホール２２底面に露出されている不純物拡散層上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材２３を形成して、溝２１及びコンタクトホール２２内部を埋め込む。プラグ材２３は、例えばタングステンや多結晶シリコンである。
【００３１】
次に図８に示すように、層間絶縁膜１５をストッパーに用いたＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてプラグ材２３を研磨することにより、プラグ材２３を溝２１及びコンタクトホール２２内部にのみ残存させる。その結果、図８に示すようなＴ字型のコンタクトプラグＣＰ１が完成する。
【００３２】
次にコンタクトプラグＣＰ１上にセルキャパシタＣＣを形成する。すなわち、まず図９に示すように、層間絶縁膜１５及びコンタクトプラグＣＰ１上に、キャパシタ下部電極層１１、強誘電体層１６及びキャパシタ上部電極層１２を順次形成する。そして、強誘電体層１６を結晶化させるために、酸素雰囲気中での高温熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う。熱処理条件は、例えばＯ２中、５５０〜６５０℃、０．５〜１．０分である。なおキャパシタ下部電極層１１は、この高温熱処理時において発生する酸素をコンタクトプラグＣＰ１に侵入させ難い材料を使用する。すなわち、例えばバリアメタル／Ｉｒ／ＩｒＯｘ／Ｐｔ、バリアメタル／Ｉｒ／Ｉｒ／ＩｒＯｘ／Ｐｔ／ＳＲＯ（ＳＲＯ：ＳｒＲｕＯ３）等の多層膜が用いられる。バリアメタルは、例えばＴｉ、ＴｉＮ、またはＴｉ／ＴｉＮ等が用いられる。なお、熱処理時の温度等の条件によっては、これらのバリアメタルを省略することが可能である。強誘電体層１６は、例えばジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ１−ＸＴｉＸ）Ｏ３：ＰＺＴ）で形成され、キャパシタ上部電極層１２は、例えばＩｒＯｘ／Ｉｒ等の多層膜で形成される。
【００３３】
次に図１０に示すように、キャパシタ上部電極層１２上にマスク材２４を形成する。そして、リソグラフィ技術とエッチングを用いて、マスク材２４をキャパシタ上部電極の形成パターンにパターニングする。マスク材２４の材料としては、フォトレジストまたはハードマスクを用いることが出来る。ハードマスクの材料としては、Ａｌ２Ｏ３、ＺｒＯｘ、ＳｉＯ２、ＴｉＮ、あるいは少なくともこれらの材料のいずれか１つを含む材料を用いることが出来る。なお本実施形態では、フォトレジストを用いる場合について説明する。
【００３４】
次に図１１に示すように、マスク材２４をマスクに用いて、例えばＲＩＥ法、または高温下（２５０℃以上）におけるＲＩＥ等の異方性のエッチングによりキャパシタ上部電極層をエッチングして、図示するようなキャパシタ上部電極１２を形成する。その後、フォトレジストを用いている場合には、マスク材２４を除去する。マスク材２４としてハードマスクを用いている場合には、マスク材２４を除去する必要は特にない。場合によっては、電極の加工後、Ａｌ２Ｏ３等の保護膜を電極上に形成し、その後酸素アニールを行うとより効果的である。
【００３５】
引き続き、必要によっては、ＲＩＥ時にキャパシタ下部電極１１が受けたダメージを回復させるための酸素アニールを行う。アニールの条件は、Ｏ２中、６００℃、１時間である。場合によっては、電極の加工後、Ａｌ２Ｏ３等の保護膜を電極上に形成し、その後酸素アニールを行うとより効果的である。
【００３６】
次に図１２に示すように、強誘電体層１６上に、キャパシタ上部電極を被覆するようにしてマスク材２５を形成する。そして、リソグラフィ技術とエッチングにより、マスク材２５をキャパシタ下部電極の形成パターンにパターニングする。この際、残存するマスク材２５がコンタクトプラグＣＰ１の直上に位置し、且つ、コンタクトプラグＣＰ１の上面が完全にマスク材２５に覆われるように、マスク材２５をパターニングする。本工程においても、マスク材２５はフォトレジストまたは前述のハードマスクを用いることが出来る。
【００３７】
次に図１３に示すように、マスク材２５をマスクに用いて、例えばＲＩＥ法により強誘電体層１６及びキャパシタ下部電極層１１をエッチングして、図示するようなキャパシタ下部電極１１を形成する。その後、マスク材２５を除去する。勿論、マスク材２５としてハードマスクを用いている場合には、マスク材２５を除去する必要は必ずしも無い。
【００３８】
上記の結果、図１３に示すようなセルキャパシタＣＣが完成する。すなわち、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積が、キャパシタ上部電極１２と強誘電体膜１６との接触面積よりも大きいセルキャパシタが完成する。また、図１３の構造であると、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上の大きさを有している。
【００３９】
その後は、層間絶縁膜１５上に更に層間絶縁膜１７を形成し、層間絶縁膜１７の平坦化を行う。そして、層間絶縁膜１７中にキャパシタ上部電極１２に達するコンタクトホールを形成する。そして、酸素リカバリーアニール（５００℃、１時間）を行う。このアニールの際、コンタクトプラグＣＰ１が酸化されやすい。従って、コンタクトプラグＣＰ１の酸化防止のために、キャパシタ形成後の層間絶縁膜１７形成前、または層間絶縁膜１７中に、Ａｌ２Ｏ３層（例えば厚さ５００Å）、またはＡｌｘＳｙＯｚ層（例えば厚さ５００Å）を形成しておくことが望ましい。
【００４０】
そして、コンタクトホールをバリアメタル（例えばＴｉＮ）とＡｌＣｕ層によって埋め込むことで、コンタクトプラグＣＰ２を形成する。更に、セルトランジスタの不純物拡散層の他方に接続するコンタクトプラグＣＰ３を形成する。そして、コンタクトプラグＣＰ２とＣＰ３とを接続する金属配線層１８を形成し、更に層間絶縁膜１９等を形成することで、図２に示すＴＣ並列ユニット直列接続型強誘電体メモリが完成する。
【００４１】
なお、図１４は、マスク材２４、２５としてハードマスクを用い、且つ図１１で説明した保護膜を形成した場合の、図１３に相当する断面図である。図示するように、キャパシタ上部電極１２上にはハードマスク２４が残存している。そして、ハードマスク２４、キャパシタ上部電極１２側面、及び強誘電体膜１６上に、例えばＡｌ２Ｏ３膜で形成された保護膜４０が形成されている。そして、保護膜４０上に、ハードマスク２５が残存している。また、図１５に示すように、強誘電体膜１６は、キャパシタ上部電極１２と同じパターンでパターニングされていても良い。
【００４２】
上記本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリであると、メモリセルの微細化を妨げることなく、コンタクトプラグとキャパシタ下部電極との接触抵抗を低減できる。従って、メモリセルの信頼性を維持しつつ、製造コストを削減できる。本効果について図１６を用いて説明する。図１６は、メモリセルの拡大図である。
【００４３】
図示するように、セルトランジスタの不純物拡散層２７とキャパシタ下部電極１１とを接続するコンタクトプラグＣＰ１は、Ｔ字型の形状を有している。また、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積ｄ２は、キャパシタ上部電極１２と強誘電体膜１６との接触面積ｄ３よりも大きい。特に、キャパシタ上部電極１２と強誘電体膜１６との接触面積ｄ３の２倍以上である。
【００４４】
従って、従来に比べてコンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積を大きくすることが出来るので、両者の間の抵抗を低減することが出来る。更に、コンタクトプラグＣＰ１は、不純物拡散層２７と接する領域の面積よりも、キャパシタ下部電極１１と接する領域の面積の方が大きくされている。すなわち、コンタクトプラグＣＰ１は略Ｔ字状、換言すれば、下に凸の形状を有している。そして、ゲート電極１３の少なくとも一部は、コンタクトプラグＣＰ１の一部とオーバーラップしている。換言すれば、ゲート電極１３は、セルキャパシタＣＣ、特にキャパシタ下部電極１１の略直下に位置している。従って、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積を増大させつつ、メモリセルのサイズが増大することを抑制できる。より具体的には、隣接するゲート電極１３、１３間距離は、従来通りの大きさを維持出来る。
【００４５】
また、キャパシタ下部電極１１の面積ｄ１はコンタクトプラグＣＰ１の上面、すなわちキャパシタ下部電極１１に相対する面の面積ｄ２よりも大きい。そして、キャパシタ下部電極１１は、コンタクトプラグＣＰ１を覆っている。従って、製造過程においてコンタクトプラグＣＰ１がダメージを受けることを抑制できる。メモリセルを形成した後の多層配線形成工程では、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等、プラズマを使用する工程が多い。このプラズマは、層間絶縁膜の材料となるシリコン酸化膜中を容易に透過出来る。従って、層間絶縁膜中にコンタクトプラグが露出されていると、コンタクトプラグはプラズマによってダメージを受ける。しかし本実施形態に係る構造であると、コンタクトプラグＣＰ１の上面はキャパシタ下部電極１１によって覆われている。言い換えればキャパシタ下部電極１１が傘のような役割を果たす。従って、プラズマはキャパシタ下部電極１１によってブロックされ、コンタクトプラグＣＰ１までは到達し難い。従って、コンタクトプラグＣＰ１がプラズマダメージを受けることを抑制出来、コンタクトプラグＣＰ１の信頼性を向上できる。
【００４６】
また、図１３を用いて説明したように、ＲＩＥ時にキャパシタ下部電極１１が受けたダメージを回復させるための酸素アニールを行う場合がある。この際も、コンタクトプラグＣＰ１の上面がキャパシタ下部電極１１により覆われているため、コンタクトプラグＣＰ１が酸化されることを抑制できる。
【００４７】
なお、コンタクトプラグＣＰ１の形状は、例えば図１７に示す形状であってもよい。すなわちコンタクトプラグＣＰ１の角部が湾曲していても良い。
【００４８】
図１８は、本実施形態に係る構成及び従来の構成を有するＴＣ並列ユニット直列接続型強誘電体メモリの製造歩留まりを示すグラフである。図中の▲１▼は本実施形態、▲２▼は図４７に示す従来構成、▲３▼は図４８に示す従来構成を有する場合について示している。図示するように、本実施形態に係る構成であると、従来構成に比べて格段に製造歩留まりが向上していることが分かる。従って、製造コストが削減出来ることが分かる
次にこの発明の第２の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図１９を用いて説明する。図１９は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００４９】
図示するように、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態に係る構造において、コンタクトプラグＣＰ１を２つのプラグ材で形成したものである。すなわち、層間絶縁膜１５中には、セルトランジスタの不純物拡散層の一方に接続されるコンタクトプラグ３０が形成されている。更に、層間絶縁膜１５及びコンタクトプラグ３０上に、コンタクトプラグ３１が形成されている。この２つのコンタクトプラグ３０、３１が、上記第１の実施形態におけるコンタクトプラグＣＰ１に相当する。そして、コンタクトプラグ３１上に、セルキャパシタＣＣが形成されている。このコンタクトプラグ３１は、上記第１の実施形態のコンタクトプラグＣＰ１において溝２１内を埋め込む領域に対応している。そして、コンタクトプラグ３１はゲート電極１３の少なくとも一部とオーバーラップしている。
【００５０】
次に、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造方法について図２０乃至図２５を用いて説明する。図２０乃至図２５は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００５１】
まず、上記第１の実施形態と同様に、シリコン基板１０中に素子分離領域（図示せず）を形成し、更に素子領域ＡＡ中にセルトランジスタを形成する。引き続き、シリコン基板１０上に層間絶縁膜１５を形成し、層間絶縁膜１５を平坦化する。
【００５２】
次に図２０に示すように、マスク材３４を層間絶縁膜１５上に形成する。そして、リソグラフィ技術とエッチングとによりマスク材３４を図示するようにパターニングする。
【００５３】
次に図２１に示すように、マスク材３４をマスクに用いて、ＲＩＥ法により層間絶縁膜１５をエッチングして、セルトランジスタの不純物拡散層の一方に達するコンタクトホールを形成した後、マスク材３４を除去する。そして、コンタクトホールの内壁及びコンタクトホール底面に露出されている不純物拡散層上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材を形成してコンタクトホールを埋め込む。そして、ＣＭＰ法によってプラグ材を研磨することにより、プラグ材をコンタクトホール内にのみ残存させる結果、図示するようなコンタクトプラグ３０が形成される。なお、コンタクトホールを埋め込むプラグ材には、例えばタングステンや多結晶シリコンが用いられる。
【００５４】
次に図２２に示すように、層間絶縁膜１５及びコンタクトプラグ３０上に、層間絶縁膜３２を形成する。そして、リソグラフィ技術とエッチングとにより層間絶縁膜３２を図２３に示すようにパターニングする。層間絶縁膜３２が除去される領域は、上記第１の実施形態において説明した溝２１に相当する領域である。その結果、コンタクトプラグ３０の上面が露出される。
【００５５】
次に図２４に示すように、層間絶縁膜１５、３２、及びコンタクトプラグ３０上に、薄いバリアメタル層を形成する（図示せず）。バリアメタルは、例えばＴｉ／ＴｉＮの多層膜で形成される。引き続き、バリアメタル層上にプラグ材３１を形成する。プラグ材３１は、例えばタングステンや多結晶シリコンで形成される。そして、層間絶縁膜３２をストッパーに用いたＣＭＰ法を用いてプラグ材３１を研磨することにより、プラグ材３１を隣接する層間絶縁膜３２間にのみ残存させる。その結果、互いに接続されたコンタクトプラグ３０、３１を有する、Ｔ字型のコンタクトプラグＣＰ１が完成する。なお、コンタクトプラグ３０、３１は、共に同一の材料で形成されても良いし、異なる材料で形成されても構わない。
【００５６】
次にコンタクトプラグＣＰ１上にセルキャパシタＣＣを形成する。すなわち、まず図２５に示すように、層間絶縁膜１５及びコンタクトプラグＣＰ１上に、キャパシタ下部電極層１１、強誘電体層１６及びキャパシタ上部電極層１２を順次形成する。
【００５７】
その後は、上記第１の実施形態において説明した、図１０乃至図１３に示す工程と同様の工程を行うことで、図１９に示す構造が完成する。
【００５８】
本実施形態に係る構成及び製造方法であっても、上記第１の実施形態と同様の効果が得られる。
【００５９】
次にこの発明の第３の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図２６を用いて説明する。図２６は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００６０】
本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態において、キャパシタ下部電極１１及び強誘電体膜１６を、個々のセルキャパシタ毎に分離させた構造を備えている。すなわち、コンタクトプラグＣＰ１上には、互いに分離された２つのキャパシタ下部電極１１が形成されている。そして、個々のキャパシタ下部電極１１上には、強誘電体膜１６及びキャパシタ上部電極１２が順次形成されている。その他の構成は上記第１の実施形態と同様であるので説明は省略する。なお、個々の下部電極１１が、互いに接していても構わない。
【００６１】
また本実施形態に係る構成の製造方法は、上記第１の実施形態で図１０を用いて説明した工程において、マスク材２４をマスクに用いてキャパシタ上部電極層１２のみならず、強誘電体層１６及びキャパシタ下部電極１１も併せてパターニングすることにより形成出来る。勿論、マスク材２４はハードマスクであっても良く、この場合、ハードマスクは除去する必要が無い。
【００６２】
本実施形態に係る構成及び製造方法であっても、上記第１の実施形態と同様の効果が得られる。なお、本実施形態に係る構成であると、コンタクトプラグＣＰ１は、キャパシタ下部電極１１によって完全には覆われていない。従って本実施形態は、キャパシタ下部電極１１のパターニング後の酸素アニールを行わない場合に特に有効である。
【００６３】
次に、この発明の第４の実施形態に係る半導体装置についてＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて図２７を用いて説明する。図２７は本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。
【００６４】
本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２、第３の実施形態を組み合わせたものである。すなわち、図示するように、コンタクトプラグＣＰ１は、２つのコンタクトプラグ３０、３１を含んでいる。そして、コンタクトプラグ３１上に、個々に分離された２つのキャパシタ下部電極１１が形成されており、キャパシタ下部電極１１上には、強誘電体膜１６を介在してキャパシタ上部電極１２が形成されている。
【００６５】
本実施形態に係る構造は、上記第２の実施形態で説明した図２５の構造を形成した後、上記第１の実施形態で説明した図１０の工程において、マスク材２４を用いてキャパシタ上部電極１２、強誘電体膜１６、及びキャパシタ下部電極１１をパターニングすることで得られる。
【００６６】
本実施形態に係る構成及び製造方法によっても、上記第１の実施形態と同様の効果が得られる。
【００６７】
上記のように、この発明の第１乃至第４の実施形態に係る半導体装置によれば、セルトランジスタとセルキャパシタ下部電極とを接続するコンタクトプラグＣＰ１は、Ｔ字型の形状を有している。そのため、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積よりも大きい。特に、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上である。また、コンタクトプラグＣＰ１とキャパシタ下部電極１１との接触面積は、キャパシタ下部電極１１のコンタクトプラグＣＰ１に相対する面の面積よりも小さくされている。更に、キャパシタ下部電極１１は、セルトランジスタのゲート電極１３の少なくとも一部とオーバーラップしている。
【００６８】
従って、コンタクトプラグとセルキャパシタとの間の抵抗を低減でき、セルキャパシタの信頼性を向上できる。また同時に、メモリセル微細化が阻害されることを抑制できる。
【００６９】
なお、上記第１乃至第４の実施形態で説明した製造工程は一例に過ぎず、例えば図２８乃至図３０に示す方法によってコンタクトプラグＣＰ１を形成しても良い。図２８乃至図３０は、この発明の第１乃至第４の実施形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリの製造工程を順次示す断面図である。
【００７０】
すなわち、まずシリコン基板１０上にセルトランジスタ及び層間絶縁膜１５を形成した後、層間絶縁膜１５上にマスク材３５を形成する。そして図２８に示すように、マスク材３５をパターニングした後、マスク材３５をマスクに用いたＲＩＥ法により、コンタクトホール２２を形成する。この工程は、上記第２の実施形態で説明した図２０、図２１の工程に相当するが、本変形例では、コンタクトホール２２はセルトランジスタの不純物拡散層に到達しないようにする。そしてマスク材３５を除去する。
【００７１】
次に図２９に示すように、層間絶縁膜１５上にマスク材３６を形成する。そしてマスク材３６を、上記第１の実施形態で図３を用いて説明したように、溝２１形成パターンにパターニングする。
【００７２】
次に図３０に示すように、マスク材３６をマスクに用いたＲＩＥ法により、層間絶縁膜１５をエッチングする。その結果、溝２１が層間絶縁膜１５の表面に形成されると同時に、コンタクトホール２２底面の層間絶縁膜１５がエッチングされ、コンタクトホール２２が不純物拡散層に到達する。
【００７３】
その後、溝２１及びコンタクトホール２２をプラグ材で埋め込むことにより、コンタクトプラグＣＰ１が完成する。
【００７４】
図３１乃至図３４はそれぞれ、上記第１乃至第４の実施形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリの断面図である。図示するように、上記第１乃至第４の実施形態で説明した図２、図１９、図２６、図２７の構成において、コンタクトプラグＣＰ１の材料として多結晶シリコンを用いた場合には、コンタクトプラグＣＰ１の上面にシリサイド膜３７を設けても良い。シリサイド膜３７は、例えばＣｏｘＳｉｙやＴｉｘＳｉｙ等である。この場合には、コンタクトプラグＣＰ１とキャパシタ下部電極１１との間の接触抵抗を更に低減できる。
【００７５】
また、上記第１乃至第４の実施形態では、キャパシタ電極材料としてイリジウム（Ｉｒ）を含んだ材料を用い、キャパシタ絶縁膜の材料としてＰＺＴを用いた場合を例に挙げて説明した。しかし、電極材料には例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）等の白金族やレニウム（Ｒｅ）等をはじめとするの他の導電膜を含む材料やこれらの合金、また、ＳｒＲｕＯ３（ＳＲＯ）、ＲｕＯｘ等、これらの金属の導電性金属酸化物を用いることが出来る。キャパシタ絶縁膜には、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、鉛（Ｐｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びタンタル（Ｔａ）のいずれかを含む強誘電体膜、例えばＴａｘＴｉｙＯｚ、チタン酸鉛（ＰｂＴｉＯ３：ＰＴＯ）、チタン酸ストロンチウム（ＳｒｘＴｉｙＯｚ：ＳＴＯ）、チタン酸バリウム（ＢａｘＴｉｙＯｚ：ＢＴＯ）チタン酸バリウム−ストロンチウム（Ｂａ（Ｓｒ１−ｘＴｉｘ）Ｏ３：ＢＳＴ）、タンタル酸ストロンチウム−ビスマス（ＳｒＢｉｘＴａｙＯｚ：ＳＢＴ）等を用いることができる。なお、シリサイド膜の形成は、次のようにして行うことが出来る。例えば図８に示す構造を形成した後、コンタクトプラグＣＰ１上にＣｏ、Ｎｉ、Ｔｉ等の金属層を形成する。そして熱処理を行い、コンタクトプラグＣＰ１の表面にシリサイド層を形成する。その後再び層間絶縁膜１５をストッパーに用いたＣＭＰを行う。この結果、コンタクトプラグＣＰ１の表面にシリサイド層を形成できる。また、コンタクトプラグＣＰ１の材料としては、多結晶シリコン、タングステン（Ｗ）、ＴｉｘＮｙ、ＴｉｘＡｌｙＮｚ、ＷｘＮｙ、イリジウム（Ｉｒ）、ＩｒＯｘ、白金（Ｐｔ）、ＰｔｘＯｙ、ＳｒＲｕＯ３、ＣｏｘＳｉｙ、ＴｉｘＳｉｙ、ＴｉｘＡｌｙＯｚ、及びＴｉＡｌｘＮｙＯｚの少なくともいずれか１つ、あるいはこれらから選ばれる幾つかの組み合わせを用いることが出来る。更に、コンタクトプラグＣＰ２の材料としては、銅（Ｃｕ）を用いることも出来る。更に、金属配線層の材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ＴｉＮ、ＴｉＡｌＮ、及びチタン（Ｔｉ）を用いることが出来る。
【００７６】
また、上記実施形態ではＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明したが、勿論これに限定されるものではなく、例えばＤＲＡＭやＭＲＡＭ（Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、メモリ混載ロジックなどにも適用出来る。
【００７７】
なお、上記実施形態においては、強誘電体キャパシタ上の金属配線層１８をＲＩＥ法で形成する場合について説明した。しかし、図３５に示すように、メモリを混載したＬＳＩ（ＬＳＩ ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙ）の場合には、金属配線層１８よりも上のレベルに存在する金属配線層及びコンタクトプラグ６２、６４、６７は、ダマシンプロセス（例えばデュアルダマシンプロセス）で形成することが好ましい。このように、第１層目の金属配線層をＲＩＥ法で形成し、第２層目以上の金属配線層をデュアルダマシンプロセスで形成することで、ＬＳＩ ｅｍｂｅｄｄｅｄ ｍｅｍｏｒｙの製造歩留まりを向上させることが出来る。なお、ＲＩＥ法で形成した金属配線層と、デュアルダマシンプロセスで形成した金属配線層とは、図３６に示すような形状の差異が生ずる。図示するように、層間絶縁膜７０、７１中に、ＲＩＥ法で形成した金属配線層７２と、デュアルダマシンプロセスで形成した金属配線層７３とが存在する。金属配線層の側面は、いずれの方法によっても、半導体基板面に対して垂直にはならず、半導体基板面に対してある所定の角度を持って形成される。そして、ＲＩＥ法で形成した金属配線層７２においては、底面が上面よりも大きく形成される。従って、金属配線層７２の側面と、半導体基板面との間の角度は鈍角θ１となる。他方、デュアルダマシンプロセスで形成した金属配線層７３においては、上面が底面よりも大きく形成される。従って、金属配線層７３の側面と、半導体基板面との間の角度は鋭角θ２となる。
【００７８】
また、各実施形態では、各層をパターニングする際に、フォトレジストだけでなくハードマスクを用いる場合についても説明した。ハードマスクを用いた場合には、パターニング後にハードマスクを除去しても残してもどちらでも良い。
【００７９】
更に、上記実施形態では、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積が、キャパシタ上部電極１２と強誘電体膜１６との接触面積の２倍以上である場合について説明した。しかし、図３７に示すように、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積は、キャパシタ上部電極１２と強誘電体膜１６との接触面積の１．１倍以上であれば十分である。このことは、この発明の全実施形態について共通して言えることである。図３８は、キャパシタ上部電極１２と強誘電体膜１６との接触面積に対する、キャパシタ下部電極１１とコンタクトプラグＣＰ１との接触面積の比率と、製造歩留まりとの関係を示すグラフである。但し、キャパシタ上部電極１２と強誘電体膜１６との接触面積が０．５μｍ×０．５μｍの場合について示している。図示するように、比率が１．１倍を越える以降、製造歩留まりが急激に向上している。従って、両者の比率は必ずしも２倍に限られず、１．１倍以上で有れば良い。
【００８０】
なお、図２６、図２７、図３３、及び図３４では、１度のリソグラフィ工程によりキャパシタ上部電極１２、強誘電体膜１６、及びキャパシタ下部電極１１をパターニングした場合について説明した。しかし、強誘電体キャパシタの微細化が進んだ場合、強誘電体膜１６及びキャパシタ下部電極１１が完全にはパターニング出来ない場合がある。図３９乃至図４２並びに図４３乃至図４６は、このような場合について示している。
【００８１】
すなわち、図３９乃至図４２は、強誘電体膜１６はパターニング出来たがキャパシタ下部電極１１まではパターニングできなかった場合である。図示するように、２つの強誘電体キャパシタ間で、キャパシタ下部電極１１が共用されている。また図４３乃至図４６は、キャパシタ下部電極１１だけでなく強誘電体膜１６もパターニング出来なかった場合である。図示するように、２つの強誘電体キャパシタ間で、キャパシタ下部電極１１及び強誘電体膜１６が共用されている。このような場合であっても、キャパシタ上部電極が強誘電体キャパシタ毎に分離されていれば、動作上、特に問題が発生することはない。なお、図３９乃至図４２並びに図４３乃至図４６に示す構造であると、キャパシタ下部電極１１の側壁と、強誘電体膜１６の側壁と、キャパシタ上部電極１２の側壁とは、同一面上に存在するように位置する。
【００８２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、セルキャパシタとコンタクトプラグとの接触抵抗を低減できると共に、微細化可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る強誘電体メモリの平面図。
【図２】図１における２Ｂ−２Ｂ線に沿った断面図。
【図３】この発明の第１の実施形態に係る強誘電体メモリの第１の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る強誘電体メモリの第２の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る強誘電体メモリの第３の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る強誘電体メモリの第４の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る強誘電体メモリの第５の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る強誘電体メモリの第６の製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る強誘電体メモリの第７の製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係る強誘電体メモリの第８の製造工程を示す断面図。
【図１１】この発明の第１の実施形態に係る強誘電体メモリの第９の製造工程を示す断面図。
【図１２】この発明の第１の実施形態に係る強誘電体メモリの第１０の製造工程を示す断面図。
【図１３】この発明の第１の実施形態に係る強誘電体メモリの第１１の製造工程を示す断面図。
【図１４】この発明の第１の実施形態に係る強誘電体メモリの、別の製造工程の断面図。
【図１５】この発明の第１の実施形態に係る強誘電体メモリの、別の製造工程の断面図。
【図１６】この発明の第１の実施形態に係る強誘電体メモリのメモリセルの断面図。
【図１７】この発明の第１の実施形態に係る強誘電体メモリのメモリセルの断面図。
【図１８】この発明の第１の実施形態及び従来の強誘電体メモリの製造歩留まりを示すグラフ。
【図１９】この発明の第２の実施形態に係る強誘電体メモリの断面図。
【図２０】この発明の第２の実施形態に係る強誘電体メモリの第１の製造工程を示す断面図。
【図２１】この発明の第２の実施形態に係る強誘電体メモリの第２の製造工程を示す断面図。
【図２２】この発明の第２の実施形態に係る強誘電体メモリの第３の製造工程を示す断面図。
【図２３】この発明の第２の実施形態に係る強誘電体メモリの第４の製造工程を示す断面図。
【図２４】この発明の第２の実施形態に係る強誘電体メモリの第５の製造工程を示す断面図。
【図２５】この発明の第２の実施形態に係る強誘電体メモリの第６の製造工程を示す断面図。
【図２６】この発明の第３の実施形態に係る強誘電体メモリの断面図。
【図２７】この発明の第４の実施形態に係る強誘電体メモリの断面図。
【図２８】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第１の製造工程を示す断面図。
【図２９】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第２の製造工程を示す断面図。
【図３０】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの第３の製造工程を示す断面図。
【図３１】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３２】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３３】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３４】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図３５】この発明の第１乃至第４の実施形態に従った強誘電体メモリを備えるＬＳＩの断面図。
【図３６】金属配線層の断面図。
【図３７】この発明の第１乃至第４の実施形態に従った強誘電体メモリの断面図。
【図３８】この発明の第１乃至第４の実施形態及び従来の強誘電体メモリの製造歩留まりを示すグラフ。
【図３９】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４０】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４１】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４２】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４３】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４４】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４５】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４６】この発明の第１乃至第４の実施形態の変形例に係る強誘電体メモリの断面図。
【図４７】従来の強誘電体メモリの断面図。
【図４８】従来の強誘電体メモリの断面図。
【図４９】従来の強誘電体メモリの断面図。
【符号の説明】
１０…シリコン基板、１１、２２０…キャパシタ下部電極、１２、２３０…キャパシタ上部電極、１３…ゲート電極、１４…ゲート絶縁膜、１５、１７、１９、３２、６３、６６、７０、７１…層間絶縁膜、１６、２１０…強誘電体膜、１８、６１、６２、６５、６７、７２、７３…金属配線層、２０、２４、２５、２６、３４、３５、３６…マスク材、２１…溝、２２…コンタクトホール、２３、３０、３１、６０…プラグ材、２７…不純物拡散層、３７…シリサイド膜、４０…保護膜、１００…セルトランジスタ、２００…セルキャパシタ、２４０…コンタクトプラグ
Claims (21)
- 半導体基板上に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを被覆するようにして前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記ＭＯＳトランジスタの不純物拡散層と接続されたコンタクトプラグと、
前記コンタクトプラグ上に形成されたキャパシタ下部電極と、
前記キャパシタ下部電極上に形成された強誘電体膜と、
前記キャパシタ下部電極上に、前記強誘電体膜を介在して形成された２つのキャパシタ上部電極と
を具備し、前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、前記ＭＯＳトランジスタのゲート電極の少なくとも一部は、前記コンタクトプラグにおいて前記キャパシタ下部電極に接する領域の直下に位置する
ことを特徴とする半導体装置。 - 前記キャパシタ下部電極は、前記コンタクトプラグ上に形成され、互いに分離された第１、第２電極部を含み、
前記２つのキャパシタ上部電極は、前記強誘電体膜を介在して、それぞれ前記第１、第２電極部上に形成されている
ことを特徴とする請求項１記載の半導体装置。 - 前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極と前記強誘電体膜との接触面積の１．１倍以上である
ことを特徴とする請求項１または２記載の半導体装置。 - 前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極と前記強誘電体膜との接触面積の２倍以上である
ことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。 - 半導体基板上に形成され、ソース、ドレイン領域のいずれか一方を共用する２つのＭＯＳトランジスタと、
前記半導体基板上に形成され、前記ＭＯＳトランジスタを被覆する層間絶縁膜と、
前記層間絶縁膜中に形成され、前記２つのＭＯＳトランジスタが共用するソース、ドレイン領域のいずれかに接続される第１プラグ部と、前記第１プラグ部上に形成され、前記第１プラグ部と接する領域から前記２つのＭＯＳトランジスタのゲート電極の少なくとも一部上にわたって延設された第２プラグ部とを含むコンタクトプラグと、
前記コンタクトプラグの前記第２プラグ部上に形成されたキャパシタ下部電極と、
前記キャパシタ下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成され、各々が前記ＭＯＳトランジスタそれぞれのゲート電極の少なくとも一部とオーバーラップする２つのキャパシタ上部電極と
を具備し、前記第２プラグ部と前記キャパシタ下部電極との接触面積は、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きい
ことを特徴とする半導体装置。 - 前記コンタクトプラグと前記キャパシタ下部電極との接触面積は、前記キャパシタ下部電極の前記コンタクトプラグに相対する面の面積よりも小さい
ことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。 - 前記キャパシタ下部電極は、白金族に属する金属元素を含む
ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。 - 前記キャパシタ下部電極と前記コンタクトプラグとの間に形成されたシリサイド膜を更に備える
ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。 - 前記キャパシタ下部電極、前記強誘電体膜、及びキャパシタ上部電極を含むキャパシタ素子と、前記ＭＯＳトランジスタとは、ＴＣ並列ユニット直列接続型強誘電体メモリのユニットセルを形成する
ことを特徴とする請求項１乃至８いずれか１項記載の半導体装置。 - 前記キャパシタ上部電極に接続され、ＲＩＥ法によって形成された第１金属配線層と、
前記第１金属配線層よりも上のレベルに形成され、ダマシン法によって形成された第２金属配線層とを更に備える
ことを特徴とする請求項１乃至９いずれか１項記載の半導体装置。 - 前記キャパシタ下部電極の側面、前記強誘電体膜の側面、及び前記キャパシタ上部電極の側面は、同一面上にある
ことを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。 - 前記コンタクトプラグは、多結晶シリコン、タングステン、ＴｉｘＮｙ、ＴｉｘＡｌｙＮｚ、ＷｘＮｙ、イリジウム、ＩｒＯｘ、白金、ＰｔｘＯｙ、ＳｒＲｕＯ３、ＣｏｘＳｉｙ、ＴｉｘＳｉｙ、ＴｉｘＡｌｙＯｚ、及びＴｉＡｌｘＮｙＯｚの少なくともいずれか１つ、あるいはこれらから選ばれる幾つかの組み合わせによって形成される
ことを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。 - 半導体基板上にＭＯＳトランジスタを形成するステップと、
前記半導体基板上に、前記ＭＯＳトランジスタを被覆する第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜内に前記ＭＯＳトランジスタの不純物拡散層と接続されるコンタクトプラグを形成するステップと、
前記コンタクトプラグ上にキャパシタ下部電極を形成するステップと、
前記キャパシタ下部電極上に強誘電体膜を形成するステップと、
前記キャパシタ下部電極上に前記強誘電体膜を介在して２つのキャパシタ上部電極を形成するステップと
を具備し、前記コンタクトプラグは、前記キャパシタ下部電極との接触面積が、前記キャパシタ上部電極の各々と前記強誘電体膜との接触面積よりも大きく、且つ、前記キャパシタ下部電極と接する領域が、前記ＭＯＳトランジスタのゲート電極の少なくとも一部領域の直上に位置するように形成される
ことを特徴とする半導体装置の製造方法。 - 前記キャパシタ下部電極を形成するステップは、
前記第１層間絶縁膜及び前記コンタクトプラグ上に導電層を形成するステップと、
前記導電層をパターニングして、前記コンタクトプラグ上に互いに分離された第１、第２電極部を形成するステップとを含み、
前記２つのキャパシタ上部電極は、前記強誘電体膜を介在して、それぞれ前記第１、第２電極部上に形成される
ことを特徴とする請求項１３記載の半導体装置の製造方法。 - 前記コンタクトプラグを形成するステップは、
前記第１層間絶縁膜の表面内にトレンチを形成するステップと、
前記第１層間絶縁膜内に、開口端が前記トレンチ内に位置し、底面が前記不純物拡散層に達するコンタクトホールを形成するステップと、
前記第１層間絶縁膜上にプラグ材を形成することにより、前記コンタクトホール及び前記トレンチ内を埋め込むステップと、
前記第１層間絶縁膜をストッパーに用いて前記プラグ材を研磨することにより、前記プラグ材を前記コンタクトホール及びトレンチ内にのみ残存させるステップとを備える
ことを特徴とする請求項１３記載の半導体装置の製造方法。 - 前記コンタクトプラグを形成するステップは、
前記第１層間絶縁膜内に、前記不純物拡散層に達しない深さのコンタクトホールを形成するステップと、
前記第１層間絶縁膜の表面をエッチングすることにより、前記コンタクトホールの開口端を内部に含むトレンチを形成すると共に、同時に前記コンタクトホール底部をエッチングすることにより、前記コンタクトホールの底部が前記不純物拡散層に達するようにするステップと、
前記第１層間絶縁膜上にプラグ材を形成することにより、前記コンタクトホール及び前記トレンチ内を埋め込むステップと、
前記第１層間絶縁膜をストッパーに用いて前記プラグ材を研磨することにより、前記プラグ材を前記コンタクトホール及びトレンチ内にのみ残存させるステップとを備える
ことを特徴とする請求項１３記載の半導体装置の製造方法。 - 前記コンタクトプラグを形成するステップは、
前記第１層間絶縁膜内に前記不純物拡散層に達するコンタクトホールを形成するステップと、
前記コンタクトホールを第１プラグ材で埋め込むことにより第１プラグを形成するステップと、
前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜内に、前記第１層間絶縁膜に達する深さのトレンチを形成し、該トレンチ内部に前記第１プラグを露出させるステップと、
前記トレンチ内を第２プラグ材で埋め込むことにより第２プラグを形成するステップとを備える
ことを特徴とする請求項１３記載の半導体装置の製造方法。 - 前記第１、第２プラグ材は異なる材料である
ことを特徴とする請求項１７記載の半導体装置の製造方法。 - 前記第１、第２プラグ材は同一の材料である
ことを特徴とする請求項１７記載の半導体装置の製造方法。 - 前記トレンチは、前記ＭＯＳトランジスタのゲート電極の少なくとも一部とオーバーラップするように形成される
ことを特徴とする請求項１５乃至１９いずれか１項記載の半導体装置の製造方法。 - 前記キャパシタ上部電極を形成した後、２つの前記キャパシタ上部電極のそれぞれに接続される第１金属配線層をＲＩＥ法によって形成するステップと、
前記第１金属配線層よりも上のレベルに第２金属配線層をダマシン法によって形成するステップとを更に備える
ことを特徴とする請求項１３乃至２０いずれか１項記載の半導体装置の製造方法。
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- 2003-08-29 JP JP2003209607A patent/JP2004207681A/ja active Pending
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