KR100423906B1 - 강유전성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

강유전성 메모리 장치 및 그 형성 방법이 개시된다. 이 장치는 부착 보조막 패턴, 하부 전극, 강유전층 패턴 및 상부 전극을 차례로 구비하여 이루어진 셀 캐퍼시터 패턴, 적어도 상기 부착보조막 패턴의 측면을 덮는 산소 베리어 패턴, 및 적어도 상기 강유전층 패턴의 측벽을 덮는 수소베리어층을 구비한다. 그 형성 방법은 기판에 부착 보조막, 하부 전극층, 강유전층, 상부 전극층을 차례로 적층하는 단계, 상부 전극층 내지 상기 부착 보조막을 패터닝하여 각 층의 패턴들이 적층된 형태의 캐퍼시터 패턴들을 형성하는 단계, 산소 베리어층을 콘포말하게 적층하는 단계, 산소 베리어층 위로 물질막을 적층하여 캐퍼시터 패턴들 사이에서 캐퍼시터 패턴 위보다 물질막이 두껍게 형성되도록 하는 단계, 전면 이방성 식각을 통해 캐퍼시터 패턴의 강유전층 패턴 측벽이 드러나고 부착 보조막 패턴 측벽이 드러나지 않도록 산소 베리어층과 물질막을 제거하는 단계, 강유전성 회복을 위한 열처리를 실시하는 단계, 수소베리어층을 콘포말하게 적층하는 단계, 및 층간절연막을 형성하는 단계를 구비하여 이루어진다.

Description

강유전성 메모리 장치 및 그 제조방법{FERROELECTRIC MEMORY DEVICE AMD METHOD OF FORMING THE SAME}
본 발명은 FRAM과 같은 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치 및 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부 전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9]등으로 대표될 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체을 이용한 메모리 소자의 연구가 많이 이루어지고 있다.
강유전체를 형성하기 위해서는 PZT, SBT 등의 강유전성 물질들이 페로브스카이트 구조라는 강유전성 결정 구조를 가지도록 해야 한다. 이런 구조는 통상 이들 강유전성 물질을 아몰퍼스 기타 상태로 적층한 뒤 산화성 분위기에서 고온, 가령, 700도씨 정도로 가열하여 결정화시킬 때 얻어질 수 있다. 그러나, 일단 PZT 등의 페로브스카이트 구조가 이루어진 후에도 후속 공정에서의 에칭 등에 의한 물리적 충격, 수소 기타 물질의 확산에 의한 강유전막 내로의 침투 등이 이루어질 경우, 강유전막의 강유전 특성에는 심각한 열화가 이루어져 문제가 될 수 있다.
후속 에칭에 의한 강유전성의 손상에 대해 살펴보면, 강유전성 구조를 가진 강유전막을 형성한 상태에서 캐퍼시터를 형성하기 위해 강유전막을 패터닝 식각할 경우, 캐퍼시터 주변부의 강유전막은 식각에 의한 손상을 입게 된다. 반도체 장치의 고집적화에 따라 강유전막을 이용한 메모리 장치의 캐퍼시터 크기가 줄어드는 상황에서 식각에 의한 강유전막 주변부의 결정 손상은 메모리 셀의 캐퍼시터의 정전용량을 감소시킨다.
이런한 패터닝 식각에 의해 강유전막의 강유전성이 열화되는 문제를 극복하기 위해 최근 고려되는 하나의 방법은 강유전막을 패터닝하지 않는 방법이다. 즉, 하부 전극을 패터닝하고, 캐퍼시터 유전막을 적층한 뒤 유전막에 대한 패터닝 없이 상부 전극층을 적층하고 상부 전극 형성을 위한 패터닝을 하는 방법이다. 강유전막의 열화를 방지하는 다른 방법으로 일단 강유전막 패터닝에 따른 손상이 발생한 상태에서 회복 열처리를 하는 방법이 있다. 즉, 강유전막의 페로브스카이트 구조가 생성되는 온도보다는 낮지만 상당한 온도에서 산소 분위기로 열처리를 하여 강유전막 패터닝에 따른 손상을 치유시키는 방법을 모색할 수 있다. 도1은 강유전막 패터닝 후의 회복 열처리에 의한 강유전성 회복을 나타내는 그래프이다. 동일한 열처리 온도라도 인가 전압이 높으면 분극값 영역이 높고, 동일 전압에서는 열처리 온도가 높은 쪽이 월등히 분극값 영역이 높다. 즉, 그래프에 따르면 인가 전위가 높을수록, 열처리 온도가 높을수록 분극의 평균값이 높아지는 것을 알 수 있다.
그러나, 강유전막을 패터닝하기 위한 식각을 하지 않는 경우에도 상부 전극을 형성하기 위한 패터닝 과정에서 강유전막의 구조는 손상을 받을 수 있다. 또한, 강유전막 패터닝에 따른 식각 손상을 치유하는 회복 열처리를 실시할 경우 캐퍼시터 전극 및 그 콘택과 관련된 도전성 열화의 문제가 발생할 수 있었다. 즉, 회복 열처리는 산소 분위기 고온에서 이루어지므로 스토리지 노드 캐퍼시터와 관련된 전극이나 콘택 계면에서 도전성 물질이 산화되어 절연성 물질을 만들고 저항을 높여 소자의 정상적 동작을 방해하는 문제가 생길 수 있다.
도2는 이런 문제점의 일 예를 설명하기 위한 FRAM 장치 셀 캐퍼시터 부분의 구조를 나타내는 부분 단면도이다. 도2를 참조하면, 기판에 형성된 층간 절연막(10)을 관통하는 도전 플러그(20)가 있고, 도전 플러그(20) 위에 도전 플러그(20)를 커버하는 캐퍼시터가 형성되는 데, 캐퍼시터는 얇은 티타늄층의 부착 보조막 패턴(30)이 도전 플러그(20) 및 주변 층간 절연막(10) 상면을 덮은 상태에서 하부 전극(40), 강유전층 패턴(50), 상부 전극(60)으로 이루어진다. 각 전극(40,60)은 산화되기 어려운 귀금속층이나, 도전성을 띄는 금속 산화층이 적어도 하나 조합된 단층 혹은 복층막으로 이루어지므로 고온 산소 분위기의 회복 열처리에 큰 영향을 받지 않는다. 그러나, 콘택 플러그(20)가 형성된 층간 절연막(10) 위에 하부 전극(40)의 부착 보조막(adhesive layer) 패턴(30)을 이루는 티타늄층은 회복 어닐링 과정 중에 산소 분위기에 그대로 노출되어 절연성 산화막으로 변하게 된다. 그 결과 메모리 소자의 동작이 정상적으로 이루어지지 않게 된다.
본 발명은, 상술한 종래의 강유전체 캐퍼시터 형성시의 문제점을 해결하기 위한 것으로서, 강유전막 패터닝에 따른 강유전성의 열화 및 그로 인한 정전 용량의 감소 문제를 해결할 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 동시에, 강유전막의 패터닝에 따른 강유전성 열화를 치유하는 과정에서 발생할 수 있는 캐퍼시터 하부 전극과 스토리지 노드 콘택 플러그 사이의 계면에 산화물 발생으로 콘택 저항이 증가하는 문제를 해결할 수 있도록 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 강유전막 패터닝 후의 회복 열처리에 의한 강유전성 회복을 열처리 온도 및 인가 전압별로 나타내는 그래프이다.
도2는 종래의 강유전성 메모리 장치의 형성시의 문제점을 설명하기 위한 FRAM 장치 셀 캐퍼시터 부분의 구조를 나타내는 부분 단면도이다.
도3 내지 도7은 본 발명의 일 실시예를 이루는 특징적 공정 단계를 나타내는 FRAM 장치 셀 캐퍼시터 부분의 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명 강유전성 메모리 장치의 일 구성은, 부착 보조막 패턴, 하부 전극, 강유전층 패턴 및 상부 전극을 차례로 구비하여 이루어진 셀 캐퍼시터 패턴에서 산소 베리어층이 상기 하부 전극과 상기 강유전층 패턴 사이의 계면 수준 이하의 측벽만을 커버하도록 형성된 것을 특징으로 한다.
상기 구성 내에서의 보다 구체적 일 구성에 따르면 본 발명의 강유전성 메모리 장치는, 셀 메모리 영역에서 스토리지 노드 콘택 플러그들로 관통된 층간 절연막 위로 상기 콘택 플러그들을 덮도록 형성된, 부착 보조막 패턴, 하부 전극, 강유전층 패턴, 상부 전극을 차례로 구비하여 이루어진 셀 캐퍼시터 패턴들 사이에 상기 층간 절연막을 저면으로 하고 상기 셀 캐퍼시터 패턴들의 측벽을 측면으로 하여 형성되는 트렌치에서 상기 하부 전극 상면 이하 상기 부착 보조막 패턴 상면 이상의 일정 수준을 기준으로 그 이하로 형성된 측면과 상기 저면이 동시에 형성되는 특정 산소 베리어층 패턴으로 덮여서 형성된 것을 특징으로 한다.
본 발명 장치에서 특정 산소 베리어층 패턴 내측의 상기 트렌치 공간은 실리콘 산화막 같은 물질막으로 채워지며, 상기 캐퍼시터 패턴의 상기 강유전층 패턴 측벽 및 상기 상부 전극과 특정 산소 베리어층 패턴의 상단 및 물질막 상면은 동일한 수소 베리어층으로 커버될 수 있다.
상기 목적을 달성하기 위한 본 발명의 강유전성 메모리 장치 형성 방법은 기판에 부착 보조막, 하부 전극층, 강유전층, 상부 전극층을 차례로 적층하는 단계, 상부 전극층 내지 상기 부착 보조막을 패터닝하여 각 층의 패턴들이 적층된 형태의 캐퍼시터 패턴들을 형성하는 단계, 산소 베리어층을 콘포말하게 적층하는 단계, 산소 베리어층 위로 물질막을 적층하여 캐퍼시터 패턴들 사이에서 캐퍼시터 패턴 위보다 물질막이 두껍게 형성되도록 하는 단계, 전면 이방성 식각을 통해 캐퍼시터패턴의 강유전층 패턴 측벽이 드러나고 부착 보조막 패턴 측벽이 드러나지 않도록 산소 베리어층과 물질막을 제거하는 단계, 강유전성 회복을 위한 열처리를 실시하는 단계를 구비하여 이루어진다.
본 발명 방법에서 상기 산소 베리어층은 알루미늄 산화막, 산화 티타늄으로 형성하는 것이 바람직하다. 또한, 강유전성 회복으로 위한 열처리는 산소 분위기 450 내지 800도씨에서 이루어지는 것이 바람직하다. 열처리 시간은 30분을 넘지 않도록 하는 것이 바람직하다.
강유전성 회복을 위한 열처리 단계에 이어 기판 전면에 캐퍼시터 패턴들을 감싸는 수소 베리어막을 얇게 적층하고 층간 절연막을 적층하는 단계가 더 이루어지는 것이 일반적이다. 수소 베리어막은 금속 산화막 바람직하게는 알루미늄 산화막으로 이루어진다.
본 발명 방법에서 산소 베리어층 위로 물질막을 적층하여 캐퍼시터 패턴들 사이에서 캐퍼시터 패턴 위보다 물질막이 두껍게 형성되도록 하는 단계에서는 물질막을 적층하고 리플로우 시키거나, 평탄화 식각을 실시하거나, HDP CVD를 이용하거나, 캐퍼시터 패턴들 사이의 폭의 절반에 비해 물질막을 두껍게 형성하는 블랭킷 CVD 방법을 단독으로 혹은 결합하여 이용할 수 있다. 물질막은 통상 실리콘 산화막으로 이루어진다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예)
도3 내지 도7은 본 발명의 일 실시예에 따른 강유전성 메모리 장치의 셀 캐퍼시터 형성 방법의 중요 단계를 나타낸 공정 단면도들이다.
우선 도시되지 않는 통상의 강유전성 메모리 장치의 전단 공정을 개략적으로 살펴보면, 소자 분리된 활성 영역에 셀 트랜지스터를 형성한다. 셀 트랜지스터 위로 셀 트랜지스터의 드레인 영역과 전기적으로 접속되는 비트라인을 형성한다. 비트라인 위로 층간 절연막을 형성하고 층간 절연막을 관통하여 셀 트랜지스터의 소오스 영역과 전기적으로 접속되는 스토리지 노드 콘택 플러그를 형성한다.
도3을 참조하면, 콘택 플러그(20)로 관통되는 층간 절연막(10) 위에 부착 보조막(31)으로서 티타늄층을 스퍼터링 방식으로 100 옹스트롬 적층한다. 이어서 백금층, 산화 이리듐층, 이리듐층을 각각 500 옹스트롬, 300 옹스트롬 500 옹스트롬 적층하여 하부 전극층(41)을 형성한다. 졸-겔 변환법을 이용하여 PZT 용액을 도포하고 건조하여 1000 옹스트롬 정도의 강유전막(51)을 형성한다. 산소 분위기 700도씨로 열처리하여 PZT막에서 강유전성을 가지는 페로브스카이트 구조를 형성한다. 이리듐 산화층, 이리듐층을 각각 1000 옹스트롬, 200 옹스트롬 적층하여 상부 전극층(61)을 형성한다.
부착 보조막(31)은 하부 전극층(41)과 층간 절연막(10) 사이의 열 공정에 따른 스트레스를 완화시키고, 부착력을 높이는 역할을 하게 된다. 부착 보조막(31)은 티타늄 외에 티타늄 질화막, 티타늄 실리사이드, 티타늄 알루미늄 질화막(TiAlN), 티타늄 실로나이트라이드(TiSiN) 같은 티타늄의 질소 화합물이나 그의 실리사이드로 형성될 수 있다. 기타, 탄탈륨, 이리듐, 루테늄, 텅스텐 등의 고융점 금속 혹은 그 실리사이드 또는 그의 질화물, 탄탈륨 실로나이트라이드(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 등도 부착 보조막으로 사용될 수 있으며, 이때, 스퍼터링, CVD, 졸겔(SOL-GEL) 방식 등을 사용할 수 있다.
상기 강유전막(51)은 PZT[Pb(Zr,Ti)O3]외에 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등의 강유전성 물질로 이루어질 수 있으며, CVD, ALD, 스퍼터링 혹은 졸-겔 변화법 등으로 형성될 수 있다.
상기 상부 전극층(61)과 상기 하부 전극층(41)을 포함하는 전극층은 백금, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd), 이들 금속의 도전성 산화물들 각각으로 이루어진 물질층들 가운데 적어도 하나를 포함하여 이루어지는 단층막 혹은 복층막으로 이루어질 수 있다.
도4를 참조하면, 도3의 상부 전극층(61) 위에 미도시된 포토레지스트 패턴을 형성하고 이를 식각 마스크로 이용하여 상부 전극층(61), 강유전막(51), 하부 전극층(41), 티타늄 부착 보조막(31)을 식각하여 상부 전극(60), 강유전막 패턴(50), 하부 전극(40), 부착 보조막 패턴(30)이 겹쳐 구성되는 캐퍼시터 패턴들을 형성한다. 각 캐퍼시터 패턴은 셀 영역의 각 콘택 플러그(20)를 커버하게 된다. 식각시의 폴리머 형성 등으로 캐퍼시터 패턴은 측벽에 경사를 가진다. 잔류된 포토레지스트 패턴은 애싱 등을 통해 제거된다.
패터닝 단계에서 강유전막 패턴(50)의 주변부는 식각 충격에 의해 페로브 스카이트 구조가 손상을 받게 된다. 따라서 강유전막의 분극 특성, 강유전성은 열화된다.
도5를 참조하면, 캐퍼시터 패턴이 형성된 기판에 산소 베리어층(71)으로 작용할 알루미늄 산화막(Al2O3)을 100 옹스트롬 두께로 콘포말하게 형성한다. 알루미늄 산화막은 스퍼터링, CVD 혹은 ALD(Atomic Layer Deposition)을 이용하여 형성될 수 있으며 100 옹스트롬 이상이면 산소 베리어용으로 충분하다. 산소 베리어층(71)으로 알루미늄 산화막 외에 이산화 티타늄, 이산화 지르코늄, 이산화 세슘 등이 사용될 수 있다. 상기 산소 베리어층(71) 위에 CVD 방법으로 USG(Undoped Silicate Glass)막이 물질막(81)으로서 두껍게 형성된다. 막 형성 두께를 캐퍼시터 패턴 사이의 폭의 절반에 비해 충분히 크게 함으로써 캐퍼시터 패턴 위쪽보다 캐퍼시터 패턴 사이에서 막두께가 두껍게 형성된다. 막 두께의 차이를 두기 위해서는 산소 베리어층(71) 위로 물질막(81)을 적층하고 리플로우 시키거나, 평탄화 식각을 추가로 실시하는 방법도 사용될 수 있다.
도6을 참조하면, 전면 이방성 식각, 즉, 에치 백(etch back)을 통해 캐퍼시터 패턴의 상부 전극(60)과 강유전막 패턴(50)의 측벽이 드러나도록 산소 베리어층(71)인 알루미늄 산화막과 물질막(81)인 USG막을 식각하여 상면을 리세스시킨다. 알루미늄 산화막은 하부 전극(40) 측벽의 아래쪽 일부 혹은 전부 가릴 정도의 산소 베리어층 패턴(70)으로서 잔류된다. 캐퍼시터 패턴 사이의 공간을 캐퍼시터 패턴 측벽과 층간 절연막(10) 상면이 내벽을 이루는 트렌치로 생각하면 잔류된 알루미늄 산화막으로 덮인 트렌치의 하부 공간은 물질막 패턴(80)으로서 상면이 오목한 잔류 USG막으로 채워진다.
도6의 상태에서 열화된 강유전막(50)의 분극 특성을 회복시키기 위한 고온 산화 분위기의 회복 열처리가 실시된다. 온도는 강유전막(50)의 형성시의 열처리 온도인 700도씨보다 낮고, 상당 부분의 실효를 거둘 수 있는 450도씨 이상인 온도에서 30분 이내로 실시하는 것이 통상적이나, 본 발명의 알루미늄 산화막 같은 산소 베리어층 패턴(70)이 있는 경우 800도씨 30분의 열처리에서도 접착 보조막 패턴(30)인 티타늄막이 산화되지 않고 콘택 저항 증가가 미미하였다. 열처리는 퍼니스(Furnace)나 RTP(Rapid Thermal Processing) 장비에서 이루어질 수 있다.
도7을 참조하면, 회복 열처리가 이루어진 기판에 강유전막을 수소 확산으로부터 보호할 수 있도록 수소 베리어층(91)이 100 옹스트롬 정도로 얇게 형성된다. 수소 베리어층(91)으로는 대개 산화 금속층이 사용된다. 알루미늄 산화막은 산소 베리어이면서 동시에 좋은 수소 베리어로 사용될 수 있다. 수소 베리어층(91) 위로는 층간 절연막(101)이 두껍게 형성되어 캐퍼시터 패턴 사이의 남은 공간을 채우고, 후속 상층 배선이 형성될 수 있다.
본 발명에 따르면, 패터닝에 의한 캐퍼시터 강유전막의 강유전성 열화를 후속 열처리를 통해 회복시킬 수 있는 동시에 후속 열처리 과정에서 캐퍼시터 하부 전극과 콘택 플러그 사이의 접착 보조막 패턴의 산화를 방지할 수 있으므로 강유전성 메모리 장치의 콘택 계면 저항 증가로 인한 동작 오류를 방지할 수 있다.

Claims (13)

  1. 부착 보조막 패턴, 하부 전극, 강유전층 패턴 및 상부 전극을 차례로 구비하여 이루어진 셀 캐퍼시터 패턴을 가지는 강유전성 메모리 장치에 있어서,
    상기 하부 전극과 상기 강유전층 패턴 사이의 계면 수준 아래쪽의 상기 셀 캐퍼시터 패턴 측벽만을 커버하도록 형성된 산소 베리어 패턴; 및
    적어도 상기 강유전층 패턴의 측벽을 덮는 수소베리어층을 구비하는 것을 특징으로 하는 강유전성 메모리 장치.
  2. 셀 메모리 영역에서 스토리지 노드 콘택 플러그들로 관통된 층간 절연막 위로 상기 콘택 플러그들을 덮도록 형성된, 부착 보조막 패턴, 하부 전극, 강유전층 패턴, 상부 전극을 차례로 구비하여 이루어진 셀 캐퍼시터 패턴들을 구비하여 이루어진 강유전성 메모리 장치에 있어서,
    상기 셀 캐피서터 패턴들 사이에 상기 층간 절연막을 저면으로 하고 상기 셀 캐퍼시터 패턴들의 측벽을 측면으로 하여 형성되는 트렌치에서 상기 하부 전극 상면 이하 상기 부착 보조막 패턴 상면 이상의 일정 수준을 기준으로 하여 상기 기준 이하로 형성된 측면과 상기 저면을 덮는 산소 베리어층 패턴; 및
    적어도 상기 강유전층 패턴의 측벽을 덮는 수소베리어층을 구비하는 것을 특징으로 하는 강유전성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 산소 베리어층 패턴은 알루미늄 산화막(Al2O3), 이산화 티타늄, 이산화 지르코늄, 이산화 세슘 가운데 하나로 형성됨을 특징으로 하는 강유전성 메모리 장치.
  4. 제 2 항에 있어서,
    내벽이 상기 산소 베리어층 패턴으로 덮인 상기 트렌치 공간은 실리콘산화막으로 채워지는 것을 특징으로 하는 강유전성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 부착 보조막은 티타늄, 티타늄 질화막, 티타늄 실리사이드, 티타늄 알루미늄 질화막(TiAlN), 티타늄 실로나이트라이드(TiSiN) 가운데 하나 혹은
    탄탈륨, 이리듐, 루테늄, 텅스텐 및 이들 금속의 실리사이드 또는 그 질화물 가운데 하나로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 상부 전극과 상기 하부 전극을 포함하는 전극은 백금, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd), 이들 금속의 도전성 산화물들 각각으로 이루어진 물질층들 가운데 적어도 하나를 포함하여 이루어지는 단일층 혹은 복층 막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
  7. 기판에 부착 보조막, 하부 전극층, 강유전층, 상부 전극층을 차례로 적층하는 단계,
    상기 상부 전극층 내지 상기 부착 보조막을 패터닝하여 부착 보조막 패턴, 하부 전극, 강유전층 패턴, 상부 전극이 차례로 적층된 형태의 캐퍼시터 패턴들을 형성하는 단계,
    산소 베리어층을 콘포말하게 적층하는 단계,
    상기 산소 베리어층 위로 물질막을 적층하여 상기 캐퍼시터 패턴들 사이에서 상기 캐퍼시터 패턴 위보다 상기 물질막이 더 두껍게 형성되도록 하는 단계,
    상기 강유전층 패턴 측벽이 드러나고 상기 부착 보조막 패턴 측벽이 드러나지 않도록 전면 이방성 식각을 통해 상기 산소 베리어층과 상기 물질막을 식각하는 단계,
    강유전성 회복을 위한 열처리를 실시하는 단계,
    기판 전면에 캐퍼시터 패턴들을 감싸는 수소 베리어막을 콘포말하게 적층하는 단계, 및
    상기 캐퍼시터 패턴들 사이의 공간을 완전히 채우도록 층간 절연막을 적층하는 단계가 더 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 강유전성 회복으로 위한 열처리는 산소 분위기 450 내지 800도씨에서 30분 이내의 시간 동안 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 수소 베리어막은 알루미늄 산화막으로 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  11. 제 7 항에 있어서,
    상기 산소 베리어층 위로 상기 물질막을 적층하는 단계는
    상기 물질막을 적층하고 리플로우 시키거나,
    상기 물질막을 적층하고 평탄화 식각을 실시하거나,
    상기 캐퍼시터 패턴들 사이의 폭의 절반에 비해 상기 물질막을 더 두껍게 형성하는 블랭킷 CVD 방법을 단독으로 혹은 결합하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  12. 제 7 항에 있어서,
    상기 산소 베리어층을 적층하는 단계는 CVD(Chemical Vapor Deposition),ALD(Atomic Layer Deposition), 혹은 스퍼터링 가운데 하나를 이용하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  13. 제 7 항에 있어서,
    상기 강유전층은 졸겔(SOL-GEL) 변환 방식, 스퍼터링 방식, CVD 방식 가운데 하나를 이용하여 형성하되 700도씨 이상 산소 분위기에서 결정화 과정을 거쳐 이루어지는 특징으로 하는 강유전성 메모리 장치 형성 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
US6847073B2 (en) * 2002-11-07 2005-01-25 Kabushiki Kaisha Toshiba Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same
US20050185486A9 (en) * 2002-11-26 2005-08-25 Kyu-Mann Lee Ferroelectric memory devices including protection adhesion layers and methods of forming the same
US7097886B2 (en) * 2002-12-13 2006-08-29 Applied Materials, Inc. Deposition process for high aspect ratio trenches
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
JP2004281965A (ja) * 2003-03-19 2004-10-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
EP1653514A4 (en) * 2003-05-27 2010-07-21 Panasonic Corp SEMICONDUCTOR ELEMENT AND PROCESS FOR ITS MANUFACTURE
KR100725690B1 (ko) * 2003-07-08 2007-06-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US20050084984A1 (en) * 2003-10-02 2005-04-21 Haoren Zhuang Method for forming ferrocapacitors and FeRAM devices
JP4522088B2 (ja) * 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2005183841A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP4284228B2 (ja) * 2004-04-19 2009-06-24 株式会社東芝 半導体装置の製造方法
JP4105656B2 (ja) * 2004-05-13 2008-06-25 株式会社東芝 半導体装置及びその製造方法
US7045368B2 (en) * 2004-05-19 2006-05-16 Headway Technologies, Inc. MRAM cell structure and method of fabrication
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
KR100778851B1 (ko) * 2005-12-28 2007-11-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100721206B1 (ko) * 2006-05-04 2007-05-23 주식회사 하이닉스반도체 반도체소자의 스토리지노드 컨택 형성방법
US7582549B2 (en) * 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
EP2568498A3 (en) * 2007-10-31 2013-04-24 Agere Systems Inc. Bond pad support structure for semiconductor device
US8839504B2 (en) * 2008-05-13 2014-09-23 HGST Netherlands B.V. Method of fabricating a device having a sidegap
US9040814B2 (en) * 2013-02-25 2015-05-26 Emily Fucinato Anti-reflective coating for photovoltaic cells
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
US9847378B2 (en) 2014-04-30 2017-12-19 Hewlett Packard Enterprise Development Lp Resistive memory devices with a multi-component electrode
TWI569416B (zh) * 2015-11-26 2017-02-01 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US10978548B2 (en) 2016-11-10 2021-04-13 Texas Instruments Incorporated Integrated capacitor with sidewall having reduced roughness
JP2020167210A (ja) * 2019-03-28 2020-10-08 キオクシア株式会社 記憶装置および記憶装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980026823A (ko) * 1996-10-11 1998-07-15 김광호 반도체장치의 커패시터 및 그 제조방법
KR19980040642A (ko) * 1996-11-29 1998-08-17 김광호 반도체 메모리 소자의 커패시터 제조 방법
KR19990005451A (ko) * 1997-06-30 1999-01-25 김영환 고집적 기억소자 및 그 제조방법
US6046469A (en) * 1997-09-29 2000-04-04 Sharp Kabushiki Kaisha Semiconductor storage device having a capacitor and a MOS transistor
JP2000349252A (ja) * 1999-03-26 2000-12-15 Sharp Corp 半導体メモリ装置及びその製造方法
KR20010003252A (ko) * 1999-06-22 2001-01-15 김영환 반도체소자의 캐패시터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573979A (en) * 1995-02-13 1996-11-12 Texas Instruments Incorporated Sloped storage node for a 3-D dram cell structure
KR100230422B1 (ko) * 1997-04-25 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
US6020233A (en) * 1997-06-30 2000-02-01 Hyundai Electronics Industries Co., Ltd. Ferroelectric memory device guaranteeing electrical interconnection between lower capacitor electrode and contact plug and method for fabricating the same
JP3484324B2 (ja) * 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
US6156619A (en) * 1998-06-29 2000-12-05 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating
KR100290895B1 (ko) * 1998-06-30 2001-07-12 김영환 반도체 소자의 커패시터 구조 및 이의 제조 방법
EP1153424A1 (de) * 1998-12-23 2001-11-14 Infineon Technologies AG Kondensatorelektrodenanordnung
KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
JP3853163B2 (ja) * 2001-02-20 2006-12-06 松下電器産業株式会社 強誘電体メモリ装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980026823A (ko) * 1996-10-11 1998-07-15 김광호 반도체장치의 커패시터 및 그 제조방법
KR19980040642A (ko) * 1996-11-29 1998-08-17 김광호 반도체 메모리 소자의 커패시터 제조 방법
KR19990005451A (ko) * 1997-06-30 1999-01-25 김영환 고집적 기억소자 및 그 제조방법
US6046469A (en) * 1997-09-29 2000-04-04 Sharp Kabushiki Kaisha Semiconductor storage device having a capacitor and a MOS transistor
JP2000349252A (ja) * 1999-03-26 2000-12-15 Sharp Corp 半導体メモリ装置及びその製造方法
KR20010003252A (ko) * 1999-06-22 2001-01-15 김영환 반도체소자의 캐패시터 제조방법

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