KR100778851B1 - 반도체 소자의 ｍｉｍ 커패시터 형성방법 - Google Patents

반도체 소자의 ｍｉｍ 커패시터 형성방법 Download PDF

Info

Publication number
KR100778851B1
KR100778851B1 KR1020050131630A KR20050131630A KR100778851B1 KR 100778851 B1 KR100778851 B1 KR 100778851B1 KR 1020050131630 A KR1020050131630 A KR 1020050131630A KR 20050131630 A KR20050131630 A KR 20050131630A KR 100778851 B1 KR100778851 B1 KR 100778851B1
Authority
KR
South Korea
Prior art keywords
capacitor
etching
insulating film
upper electrode
forming
Prior art date
Application number
KR1020050131630A
Other languages
English (en)
Other versions
KR20070069450A (ko
Inventor
이강현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050131630A priority Critical patent/KR100778851B1/ko
Priority to US11/613,215 priority patent/US20070148898A1/en
Publication of KR20070069450A publication Critical patent/KR20070069450A/ko
Application granted granted Critical
Publication of KR100778851B1 publication Critical patent/KR100778851B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 커패시터 상부전극 형성중 또는 형성이후 상기 커패시터 상부전극 측벽에 폴리머층을 형성한 다음, 상기 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 상기 폴리머층에 증착되도록 하여 후속 세정공정에 의해 폴리머층을 제거함으로써 커패시터 상,하부전극이 브릿지 연결되는 것을 방지하고자 하는 반도체 소자의 MIM 커패시터 형성방법에 관한 것으로, 반도체 기판 상에 금속배선 및 커패시터 하부전극을 형성하는 단계와, 상기 커패시터 하부전극 상에 절연막 및 금속층을 차례로 증착하는 단계와, 상기 커패시터 상부전극 상에 포토레지스터 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 커패시터 상부전극 측벽에 폴리머층을 형성하는 단계와, 상기 포토레지스트 패턴과 상기 폴리머층을 마스크로 하여 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계와, 상기 커패시터 상부전극 측벽에 형성된 폴리머층을 세정제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
MIM 커패시터, TiN, 폴리머층

Description

반도체 소자의 ＭＩＭ 커패시터 형성방법{Method For Fabricating Metal-Insulator-Metal Capacitor In Semiconductor Device}
도 1a 및 도 1b는 종래 기술에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도.
*도면의 주요 부분에 대한 부호의 설명
121 : 배리어층 122 : 확산방지막
131 : 커패시터 하부전극 132 : 커패시터 절연막
133 : 커패시터 상부전극 135 : 금속 입자
150 : 포토레지스트 패턴 151 : 폴리머층
본 발명은 반도체소자에 대한 것으로, 특히 커패시터 절연막 식각시 재스퍼 터링된 금속성분에 의해 커패시터 상,하부전극이 브릿지 연결되는 현상을 방지하고자 하는 반도체 소자의 MIM 커패시터 형성방법에 관한 것이다.
최근 계속해서 연구되고 있는 복합 반도체 소자(MML, Merged Memory Logic)는 하나의 칩(chip) 내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자에 의해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 고속동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 연구가 계속되고 있다. 종전의 PIP(Polysilicon-Insulator-Polysilicon) 구조의 커패시터일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하였기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스(capacitance) 낮아지는 단점이 있었다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시터가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있었다.
이를 해결하기 위해 커패시터의 상부전극 및 하부전극을 금속으로 사용하는 MIM(Metal-Insulator-Metal) 구조로 변경하고 있는데, 비저항이 작고 내부에 공핍에 의한 기생 커패시턴가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 이러한 MIM 커패시터에서, 커패시터 하부전극은 하부 금속배선과 동시에 형성되며 그 위에 커패시터 절연막과 커패시터 상부전극을 형성하여 커패시터를 형성하는데, 통상적으로 상기 커패시터 절연막은 실리콘 질화막을 사용하고 커패시터 상부전극 은 Ti/TiN을 사용한다.
이하, 첨부된 도면을 참고로 하여 종래의 반도체 소자의 MIM 커패시터 형성방법에 대해 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 기술에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(도시하지 않음) 상에 금속 도전막을 증착하고 패터닝하여 커패시터의 하부전극(31) 및 하부배선(도시하지 않음)을 형성한다. 이때, 상기 커패시터 하부전극(31) 상,하부에는 배리어층(21)과 확산방지막(22)을 더 형성하는데, 상기 커패시터 하부전극(31)으로 알루미늄, 구리 등을 사용하고, 배리어층(21) 및 확산방지막(22)으로 Ti/TiN의 적층막을 사용한다.
다음, 상기 확산방지막(22) 상에 실리콘 질화막을 증착하여 커패시터 절연막(32)을 형성하고, 그 위에 Ti/TiN의 적층막을 증착하여 커패시터 상부전극(33)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 상기 커패시터 절연막(32) 및 커패시터 상부전극(33)을 패터닝하기 위해서, 상기 커패시터 상부전극(33) 상에 포토레지스트 패턴(50)을 형성한 다음, 상기 포토레지스트 패턴(50)을 마스크로 하여 상기 커패시터 절연막(32) 및 커패시터 상부전극(33)을 동시에 건식식각한다. 이때, RIE(Reactive Ion Etch) 방식으로 건식식각하는데, 커패시터 상부전극을 건식식각할때에는 Cl 베이스의 가스를 이용하고, 커패시터 절연막을 건식식각할때에는 플로린(flouorine)계 가스를 이용한다.
그러나, 상기와 같은 종래 반도체 소자의 MIM 커패시터 형성방법은 다음과 같은 문제가 있다.
전술한 바와 같이, 커패시터 상부전극(33) 패터닝시 커패시터 절연막(32)을 동시에 식각하게 되는데, 이 과정에서 상기 커패시터 절연막(32)이 오버식각되고 하부의 TiN 또는 Ti 성분이 재-스퍼터링(re-sputtering)되어 커패시터 절연막 측벽에 증착되는 공정에러가 발생하였다.
이와같이, 커패시터 절연막 측벽에 재스퍼터링된 금속성분에 의해 커패시터 상,하부전극이 서로 브릿지(bridge) 연결되어 전류가 누설됨으로써 커패시터 특성이 나빠지게 된다.
즉, 종래의 MIM 커패시터의 제조방법은, 절연막 식각공정에 있어서 RIE 방식을 사용하기 때문에 TiN 리스퍼터링 효과에 의한 측벽 침적(sidewall deposition) 현상을 제어할 수 없는 문제점이 있었다.
이러한 현상은 소자특성에 막대한 지장을 초래하여 누설전류, Vcc 특성 등을 매우 안좋게 하는 원인으로서 작용하게 된다.
이러한 TiN, Ti와 같은 누설원을 제거하기 위하여 커패시터 절연막 식각이후, 각종 세정방법을 통하여 리스퍼터링된 Ti를 제거하고 있으나, 그 효과는 세정의 특성상 어느정도 한계를 내포하고 있다.
그래서, 대부분의 MIM 커패시터 공정에서 커패시터 절연막을 남기는 공정을 채택하고 있다.
그러나, 커패시터 절연막을 남기는 경우, 이후 커패시터 절연막 하부의 금속을 패터닝(metal patterning)할 때, 커패시터 절연막과 하부의 금속을 동시에 식각하게 되는데, 커패시터 절연막 식각에서 발생하는 파티클(particle) 등에 의해 여러가지 문제점이 발생하게 된다.
또한, 상기와 같이, 커패시터 절연막을 남기는 경우, 커패시터 하부전극 식각시 포토레지스트 패턴과 커패시터 절연막 사이에 반사방지막(Anti-Reflection coating Layer)을 더 구비햐여야 하는 불편이 있다. 이와 같이, 포토레지스트 패턴과 커패시터 절연막 사이에 반사방지막을 더 형성하는 것은 공정마진을 확보하고자 하는 이유 이외에, 포토레지 패턴과 커패시터 절연막 상의 접착특성이 낮기 때문이다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 커패시터 상부전극 형성중 또는 형성이후 상기 커패시터 상부전극 측벽에 폴리머층을 형성한 다음, 상기 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 상기 폴리머층에 증착되도록 하여 후속 세정공정에 의해 폴리머층을 제거함으로써 상기 폴리머층에 의해 커패시터 상,하부전극이 브릿지 연결되는 것을 방지하고자 하는 반도체 소자의 MIM 커패시터 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 커패시터 형성방법은 반도체 기판 상에 금속배선 및 커패시터 하부전극을 형성하는 단계와, 상기 커패시터 하부전극 상에 절연막 및 금속층을 차례로 증착하는 단계와, 상기 커패시터 상부전극 상에 포토레지스터 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 커패시터 상부전극 측벽에 폴리머층을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계와, 상기 커패시터 상부전극 측벽에 형성된 폴리머층을 세정제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 포토레지스트 패턴을 마스크로 하여 커패시터 상부전극을 식각하는 과정중에 식각장비의 바이어스 파워를 강하게 하여 상기 포토레지스트 패턴이 동시에 식각되도록 하여 상기 포토레지스트 패턴에 의한 폴리머층이 상기 커패시터 상부전극에 증착되도록 하고, 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 상기 폴리머층에 증착되도록 한 뒤, 후속 세정공정에 의해 금속입자가 증착된 폴리머층을 제거하는 것을 특징으로 한다.
이때, 상기 커패시터 절연막 식각하는 과정중에도 상기 포토레지스트 패턴(폴리머층)이 동시에 식각되도록 함으로써 상기 커패시터 절연막 측벽에 폴리머층이 더욱 증착되도록 할 수 있다.
이 경우, 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계를 동시에 수행하는 것을 특징으로 한다.
한편, 상기 커패시터 상부전극을 형성한 이후, 상기 커패시터 상부전극 측벽에 별도로 폴리머층을 형성함으로써, 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 상기 폴리머층에 증착되도록 하여 후속 세정공정에 의해 상기 폴리머층을 제거하는 것을 특징으로 한다.
이때, 상기 커패시터 절연막 형성시, 상기 폴리머층 하부에 있는 절연막은 식각되지 않는다.
이 경우, 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계는 동시에 수행하지 않는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 의한 반도체 소자의 MIM 커패시터 형성방법을 구체적으로 설명하면 다음과 같다.
제 1 실시예
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와 같이, 소정 구조물이 형성된 반도체 기판(도시하지 않음) 상에 절연막(도시하지 않음)을 증착하고 다마신 패턴을 형성한 후, 상기 다마신 패턴 내부 표면에 TiN/Ti의 적층막을 증착하여 배리어층(221)을 형성하고 그 위에 알루미늄을 갭-필한다.
상기 배리어층으로, 상기 TiN/Ti의 적층막 이외에, Ta, TaN, WN, TaC, WC, TiSiN, TaSiN도 사용가능하며, PVD(Physical Vapor Deposition)나 CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition) 방법으로 증착한다.
이어서, 상기 절연막의 상부면이 나타날 때까지 CMP(chemical mechanical polishing) 공정을 진행하여 금속배선(도시하지 않음)과 커패시터 하부전극(231)을 형성한다. 즉, 상기 금속배선과 커패시터 하부전극은 다마신(damascene) 공정으로 동시에 형성하는 것이다.
이후, 상기 금속배선과 커패시터 하부전극(231)의 금속 물질이 상부의 절연막으로 확산되는 것을 방지하기 위해 그 위에 얇은 두께로 TiN/Ti의 적층막을 CVD, PVD 또는 ALD 방법으로 증착하여 확산방지막(222)을 형성한다.
다음, 상기 확산방지막(222) 상에 유전상수가 높은 물질 일예로, PE-SiN, PE-SiH4, PE-SiON 등의 PE 계통의 막질을 CVD, PVD 또는 ALD 방법으로 증착하여 커패시터 절연막(232)을 형성하고, 상기 커패시터 절연막(232) 상에 TiN/Ti의 적층막을 CVD, PVD 또는 ALD 방법으로 증착하여 커패시터 상부전극(233)을 형성한다.
이때, 커패시터 절연막과 커패시터 상부전극의 재료와 두께는 표면전류, Vcc 등과 같은 소자 특성을 고려하여 결정한다.
이후, 상기 커패시터 상부전극(233) 상에 포토레지스트를 도포하고 포토식각기술(photolithograpy)로 패터닝하여 원하는 패턴의 포토레지스트 패턴(250)을 형성한다.
다음, 상기 포토레지스트 패턴(250)을 마스크로 하여 Cl 베이스의 가스를 이용한 RIE 공정으로 상기 커패시터 상부전극(233)을 건식식각한다. 이때, 상기 커패시터 상부전극(233) 측벽에 폴리머층(251)을 형성한다.
즉, 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계에서, 상기 포토레지스트 패턴이 동시에 식각되어 포토레지스트 패턴 입자가 발생하는데, 이러한 탄소계열 입자가 상기 커패시터 상부전극(233) 측벽에 증착되어 폴리머층(251)이 되는 것이다.
이와같이, 커패시터 상부전극이 식각될때 상기 포토레지스트 패턴이 식각되도록 하기 위해서는, 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계에서, 상기 포토레지스트 패턴과 식각선택비가 낮도록 식각장비의 바이어스 파워를 강하게 하면 된다.
이후, 도 2b에 도시된 바와 같이 상기 포토레지스트 패턴(250)과 폴리머층(251)을 마스크로 하고 CH3F 가스를 식각가스로 하여 절연막을 식각하여 커패시터 절연막(232)의 패턴을 완성한다. 이때, CH3F 가스를 식각가스로 하여 식각장비 내에 폴리머가 과다 발생되게 함으로써 상기 폴리머층(251)을 더욱 형성한다.
따라서, 상기 커패시터 절연막 식각시, 커패시터 하부전극이 오버식각되는 것에 의해 확산방지막(222)의 금속입자(ex, TiN)이 재스퍼터링되는데, 재스퍼터링된 금속입자(235)가 커패시터 절연막의 측벽에 증착되지 않고 폴리머층(251)에 증착하게 된다.
이후, 폴리머층에 부착된 금속입자는 도 2c에 도시된 바와 같이, 상기 폴리머층과 함께 세정공정에 의해 제거된다. 상기 폴리머층은 포토레지스트 패턴과 동일물질이므로 포토레지스트 패턴과 동시에 제거가능하다.
따라서, 금속입자가 재스퍼터링에 대한 염려없이, 원하는 영역의 커패시터 절연막을 완전히 제거할 수 있으며, 커패시터 하부전극이 속해있는 하부층 패터닝 시 반사방지막을 사용하지 않아도 된다.
한편, 별도로 도시하지는 않았지만 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계를 동시에 인-시츄(in-situ) 방식으로 수행할 수 있는데, 이 경우, 상기 금속층을 식각하는 단계와 상기 절연막을 식각하는 단계에서, 상기 포토레지스트 패턴이 동시에 식각되어 상기 커패시터 상부전극 및 상기 커패시터 절연막 측벽에 폴리머층이 형성된다. 즉, 상기 커패시터 상부전극 식각시 상기 포토레지스트 패턴과 식각선택비가 낮도록 식각장비의 바이어스 파워를 강하게 하고, 상기 커패시터 절연막 식각시 CH3F 가스를 식각가스로 사용하여 식각장비 내에 탄소계열 폴리머가 풍부하게 함으로써 폴리머층을 동시에 형성할 수 있다.
이로써, 커패시터 하부전극(231), 커패시터 절연막(232), 커패시터 상부전극(233)으로 이루어지는 MIM 커패시터가 완성되며, 상기 커패시터 상,하부전극은 콘택플러그를 통하여 바이어스를 인가받는다.
그리고, 도시하는 않았으나, 상기 커패시터 하부전극이 속하는 하부층을 패터닝하기 위해서, 상기 커패시터 하부전극 상에 포토레지스트를 증착하고 패터닝 한후, 상기 포토레지스트 패턴을 마스크로 하여 상기 하부층을 패터닝한다. 이때, 상기 커패시터 하부전극 상에 커패시터 절연막이 잔존해있지 않으므로, 커패시터 절연막과 포토레지스트 패턴의 낮은 접착특성 보완하고자 반사방지막을 추가 형성하지 않아도 되므로 반사방지막과 관련된 모든 공정을 생략할 수 있다.
계속해서, 각종 배선 공정 및 트랜지스터 공정 등을 통해 로직 공정이 완료되면, 최종적으로 반도체 소자가 완성된다.
제 2 실시예
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 의한 MIM 커패시터 형성방법을 나타낸 공정단면도이다.
먼저, 도 3a에 도시한 바와 같이, 소정 구조물이 형성된 반도체 기판(도시하지 않음) 상에 절연막(도시하지 않음)을 증착하고 다마신 패턴을 형성한 후, 상기 다마신 패턴 내부 표면에 TiN/Ti의 적층막을 증착하여 배리어층(221)을 형성하고 그 위에 알루미늄을 갭-필한다.
상기 배리어층으로, 상기 TiN/Ti의 적층막 이외에, Ta, TaN, WN, TaC, WC, TiSiN, TaSiN도 사용가능하며, PVD(Phsical Vapor Deposition)나 CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition) 방법으로 증착한다.
이어서, 상기 절연막의 상부면이 나타날 때까지 CMP(chemical mechanical polishing) 공정을 진행하여 금속배선(도시하지 않음)과 커패시터 하부전극(231)을 형성한다. 즉, 상기 금속배선과 커패시터 하부전극은 다마신(damascene) 공정으로 동시에 형성하는 것이다.
이후, 상기 금속배선과 커패시터 하부전극(231)의 금속 물질이 상부의 절연막으로 확산되는 것을 방지하기 위해 그 위에 얇은 두께로 TiN/Ti의 적층막을 CVD, PVD 또는 ALD 방법으로 증착하여 확산방지막(222)을 형성한다.
다음, 상기 확산방지막(222) 상에 유전상수가 높은 물질 일예로, PE-SiN, PE-SiH4, PE-SiON 등의 PE 계통의 막질을 CVD, PVD 또는 ALD 방법으로 증착하여 커패시터 절연막(232)을 형성하고, 상기 커패시터 절연막(232) 상에 TiN/Ti의 적층막을 CVD, PVD 또는 ALD 방법으로 증착하여 커패시터 상부전극(233)을 형성한다.
이때, 커패시터 절연막과 커패시터 상부전극의 재료와 두께는 표면전류, Vcc 등과 같은 소자 특성을 고려하여 결정한다.
이후, 도 3b에 도시된 바와 같이, 상기 커패시터 상부전극(233) 상에 포토레지스트를 도포하고 포토식각기술(photolithograpy)로 패터닝하여 원하는 패턴의 포토레지스트 패턴(250)을 형성한다.
다음, 상기 포토레지스트 패턴(250)을 마스크로 하여 Cl2 및 BCl3 가스를 식각가스로 이용한 RIE 공정으로 상기 커패시터 상부전극(233)을 건식식각한다.
계속해서, 도 3c에 도시된 바와 같이 C5F8 또는 C4F8 가스를 사용하여 상기 커패시터 상부전극 측벽(233)에 폴리머를 증착하여 폴리머층(251)을 형성한다.
다음, 도시하지는 않았지만, 상기 포토레지스트 패턴(250)과 폴리머층(251)을 마스크로 하고 CH3F 가스를 식각가스로 하여 절연막을 식각하여 커패시터 절연막의 패턴을 완성한다. 이때, 상기 폴리머층 하부의 절연막은 식각되지 않고 남아있게 된다.
이와같이, 커패시터 상부전극 측벽에 폴리머층을 형성함으로써, 상기 커패시터 절연막 식각시, 커패시터 하부전극이 오버식각되는 것에 의해 확산방지막의 금속입자(ex, TiN)이 재스퍼터링되는데, 재스퍼터링된 금속입자가 커패시터 절연막의 측벽에 증착되지 않고 폴리머층에 증착하게 된다.
다음, 도 3d에 도시된 바와 같이 폴리머층에 부착된 금속입자는 상기 폴리머층과 함께 세정공정에 의해 제거된다. 상기 폴리머층은 포토레지스트 패턴과 동일물질이므로 포토레지스트 패턴과 동시에 제거가능하다.
따라서, 금속입자가 재스퍼터링에 대한 염려없이, 원하는 영역의 커패시터 절연막을 완전히 제거할 수 있으며, 커패시터 하부전극이 속해있는 하부층 패터닝시 반사방지막을 사용하지 않아도 된다.
이때, 커패시터 상부전극 형성한 이후 폴리머층을 형성하여야 하므로, 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와, 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계는 동시에 수행할 수 없게 된다.
이로써, 커패시터 하부전극(231), 커패시터 절연막(232), 커패시터 상부전극(233)으로 이루어지는 MIM 커패시터가 완성되며, 상기 커패시터 상,하부전극은 콘택플러그를 통하여 바이어스를 인가받는다.
그리고, 도시하는 않았으나, 상기 커패시터 하부전극이 속하는 하부층을 패터닝하기 위해서, 상기 커패시터 하부전극 상에 포토레지스트를 증착하고 패터닝 한후, 상기 포토레지스트 패턴을 마스크로 하여 상기 하부층을 패터닝한다. 이때, 상기 커패시터 하부전극 상에 커패시터 절연막이 잔존해있지 않으므로, 커패시터 절연막과 포토레지스트 패턴의 낮은 접착특성 보완하고자 반사방지막을 추가 형성하지 않아도 되므로 반사방지막과 관련된 모든 공정을 생략할 수 있다.
계속해서, 각종 배선 공정 및 트랜지스터 공정 등을 통해 로직 공정이 완료 되면, 최종적으로 반도체 소자가 완성된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 MIM 커패시터 형성방법은 다음과 같은 효과가 있다.
첫째, 커패시터 상부전극 측벽에 폴리머층을 형성함으로써, 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 상기 폴리머층에 증착되도록 하여 후속 세정공정에 의해 금속입자가 증착된 폴리머층이 제거되도록 한다.
따라서, 커패시터 하부전극의 식각시 재스퍼터링되는 금속입자가 커패시터 절연막에 증착되어 커패시터 상,하부전극이 브릿지 연결되는 것을 방지할 수 있다.
이때, 상기 커패시터 상부전극을 형성한 이후 커패시터 상부전극 측벽에 폴리머층을 별도로 증착할 수도 있으나, 상기 커패시터 상부전극 식각시 바이어스 파워를 강하게 하여 포토레지스트 패턴이 동시에 식각되게 함으로써 폴리머층이 자연히 형성되도록 할 수도 있다.
둘째, 하부층 금속입자의 재스퍼터링에 대한 염려없이, 커패시터 절연막을 남기지 않고 모두 제거할 수 있으므로, 커패시터 하부전극이 속해있는 하부층 패터닝시 반사방지막을 사용하지 않아도 된다.
따라서, 공정 코스트를 낮출 수 있고 반사방지막을 식각 및 에싱하기 위한 추가공정을 수행하지 않아도 되며, 반사방지막 식각시 발생하는 탄소계열 이물질로부터 장비의 오염을 막을 수 있다.

Claims (14)

  1. 반도체 기판 상에 금속배선 및 커패시터 하부전극을 형성하는 단계와,
    상기 커패시터 하부전극 상에 절연막 및 금속층을 차례로 증착하는 단계와,
    상기 금속층 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 하여 상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와,
    상기 커패시터 상부전극 측벽에 폴리머층을 형성하는 단계와,
    상기 포토레지스트 패턴과 폴리머층을 마스크로 하여 상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계와,
    상기 커패시터 상부전극 측벽에 형성된 폴리머층을 세정제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  2. 제 1 항에 있어서,
    상기 커패시터 상부전극 측벽에 형성되는 폴리머층은,
    상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계에서,
    상기 포토레지스트 패턴이 동시에 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  3. 제 2 항에 있어서,
    상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계에서, 상기 포토레지스트 패턴과 식각선택비가 낮도록 식각장비의 바이어스 파워를 강하게 하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  4. 제 1 항에 있어서,
    상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계에서,
    CH3F 가스를 식각가스로 사용하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  5. 제 1 항에 있어서,
    상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와,
    상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계를 동시에 수행하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  6. 제 5 항에 있어서,
    상기 금속층을 식각하는 단계와 상기 절연막을 식각하는 단계에서,
    상기 포토레지스트 패턴이 동시에 식각되어 상기 커패시터 상부전극 및 상기 커패시터 절연막 측벽에 폴리머층이 형성되는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  7. 제 6 항에 있어서,
    상기 금속층 및 절연막을 식각하여 커패시터 상부전극 및 커패시터 절연막을 형성하는 단계에서,
    상기 포토레지스트 패턴과 식각선택비가 낮도록 식각장비의 바이어스 파워를 강하게 하고,
    상기 절연막 식각시 CH3F 가스를 식각가스로 사용하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  8. 제 1 항에 있어서,
    상기 커패시터 상부전극 측벽에 폴리머층을 형성하는 단계에서,
    C5F8 또는 C4F8 가스를 사용하여 상기 커패시터 상부전극 측벽에 폴리머를 증착하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  9. 제 8 항에 있어서,
    상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계와,
    상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계는 동시에 이루어지지 않는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  10. 제 8 항에 있어서,
    상기 금속층을 식각하여 커패시터 상부전극을 형성하는 단계에서,
    Cl2 및 BCl3 가스를 식각가스로 사용하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  11. 제 8 항에 있어서,
    상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계에서,
    상기 폴리머층 하부의 절연막은 식각되지 않는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  12. 제 8 항에 있어서,
    상기 커패시터 상부전극 측벽에 형성된 폴리머층을 세정제거하는 단계는,
    상기 절연막을 식각하여 커패시터 절연막을 형성하는 단계 이후에 수행하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  13. 제 1 항에 있어서,
    상기 금속배선과 커패시터 하부전극은 다마신(damascene) 공정으로 동시에 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
  14. 제 13 항에 있어서,
    상기 커패시터 하부전극 최상층에는 TiN/Ti의 적층막을 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터의 형성방법.
KR1020050131630A 2005-12-28 2005-12-28 반도체 소자의 ｍｉｍ 커패시터 형성방법 KR100778851B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050131630A KR100778851B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 ｍｉｍ 커패시터 형성방법
US11/613,215 US20070148898A1 (en) 2005-12-28 2006-12-20 Method for Forming Capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050131630A KR100778851B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 ｍｉｍ 커패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20070069450A KR20070069450A (ko) 2007-07-03
KR100778851B1 true KR100778851B1 (ko) 2007-11-22

Family

ID=38194385

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050131630A KR100778851B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 ｍｉｍ 커패시터 형성방법

Country Status (2)

Country Link
US (1) US20070148898A1 (ko)
KR (1) KR100778851B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824627B1 (ko) * 2006-12-22 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050046349A (ko) * 2003-11-14 2005-05-18 매그나칩 반도체 유한회사 반도체 소자의 엠아이엠 캐패시터 형성방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230430B1 (ko) * 1997-07-16 1999-11-15 윤종용 가스 혼합물 및 이를 이용한 전극층 식각 방법
US6057240A (en) * 1998-04-06 2000-05-02 Chartered Semiconductor Manufacturing, Ltd. Aqueous surfactant solution method for stripping metal plasma etch deposited oxidized metal impregnated polymer residue layers from patterned metal layers
KR100319879B1 (ko) * 1998-05-28 2002-08-24 삼성전자 주식회사 백금족금속막식각방법을이용한커패시터의하부전극형성방법
US6410394B1 (en) * 1999-12-17 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned channel implants using a gate poly reverse mask
KR100366635B1 (ko) * 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
US6284590B1 (en) * 2000-11-30 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
JP4132936B2 (ja) * 2002-04-16 2008-08-13 富士通株式会社 半導体装置の製造方法
JP4434950B2 (ja) * 2002-08-22 2010-03-17 ダイキン工業株式会社 剥離液
KR100505044B1 (ko) * 2002-12-17 2005-07-29 삼성전자주식회사 세정액 및 이를 이용한 반도체 장치의 세정방법
JP4461215B2 (ja) * 2003-09-08 2010-05-12 独立行政法人産業技術総合研究所 低誘電率絶縁材料とそれを用いた半導体装置
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
US20050255664A1 (en) * 2004-05-12 2005-11-17 Ching-Hung Kao Method of forming a metal-insulator-metal capacitor
KR100684438B1 (ko) * 2004-08-06 2007-02-16 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100615583B1 (ko) * 2004-08-11 2006-08-25 삼성전자주식회사 노드 절연막 패턴에 구속된 상전이막 패턴을 갖는 피이.램의 형성방법들
US7067435B2 (en) * 2004-09-29 2006-06-27 Texas Instruments Incorporated Method for etch-stop layer etching during damascene dielectric etching with low polymerization
KR100638983B1 (ko) * 2004-12-15 2006-10-26 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
US20060197183A1 (en) * 2005-03-01 2006-09-07 International Business Machines Corporation Improved mim capacitor structure and process
KR100660863B1 (ko) * 2005-04-12 2006-12-26 삼성전자주식회사 세정액 및 이를 이용한 반도체 소자의 금속 패턴 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050046349A (ko) * 2003-11-14 2005-05-18 매그나칩 반도체 유한회사 반도체 소자의 엠아이엠 캐패시터 형성방법

Also Published As

Publication number Publication date
US20070148898A1 (en) 2007-06-28
KR20070069450A (ko) 2007-07-03

Similar Documents

Publication Publication Date Title
EP2351071B1 (en) Method for forming a capacitor with selective formation of a conductive material
US20030011043A1 (en) MIM capacitor structure and process for making the same
KR20040029106A (ko) Ｍｉｍ 캐패시터를 제조하기 위한 프로세스
US9012296B2 (en) Self-aligned deep trench capacitor, and method for making the same
KR20110001805A (ko) 반도체 소자 및 그 제조방법
KR100806034B1 (ko) Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
KR100835409B1 (ko) 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법
KR100572828B1 (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100778851B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100545202B1 (ko) 캐패시터 제조 방법
KR100387265B1 (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR20060001362A (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR100639000B1 (ko) 금속-절연체-금속 커패시터의 제조방법
KR100965215B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100798270B1 (ko) 반도체 소자 및 그 제조 방법
KR100782790B1 (ko) 반도체 소자 및 그 제조 방법
KR100545203B1 (ko) 반도체 소자의 캐패시터 및 그의 형성 방법
JP2002141472A (ja) 半導体装置及びその製造方法
JP2003332465A (ja) 半導体メモリデバイスの製造方法
KR101042430B1 (ko) 반도체 소자의 적층형 ｍｉｍ 커패시터 제조 방법
KR100731138B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100971325B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100835411B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100835412B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20100077773A (ko) Ｍｉｍ 커패시터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee