KR100824627B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 마스크 공정수를 줄임과 아울러 전극 간 쇼트 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제1 절연막, 하부 금속층, 제2 절연물질, 상부 금속층, 제3 절연물질을 순차적으로 형성하는 단계와; 상기 제3 절연물질 상에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 제3 절연물질과 상부 금속층을 동시에 패터닝하여 제3 절연막과 상부 전극을 형성하는 단계와; 상기 제2 절연물질을 식각하면서 동시에 상기 제2 절연물질 상의 포토레지스트 패턴, 제3 절연막 및 상부 전극의 측벽에 폴리머를 형성하는 단계와; 상기 포토레지스트 패턴 및 폴리머를 이용한 식각 공정으로 상기 제2 절연물질과 하부 금속층을 동시에 패터닝하여 제2 절연막과 하부 전극을 형성하는 단계와; 애싱 공정으로 상기 포토레지스트 패턴과 폴리머를 제거하는 단계를 포함한다.
MIM 캐패시터, 폴리머

Description

반도체 소자의 제조방법{Method of manufaturing Semiconductor device}
도 1은 종래의 MIM 캐패시터를 나타내는 단면도.
도 2a 내지 도 2f는 도 1에 도시된 MIM 캐패시터의 제조방법을 나타내는 도면들.
도 3은 본 발명의 실시 예에 따른 MIM 캐패시터를 나타내는 단면도.
도 4a 내지 도 4f는 도 3에 도시된 MIM 캐패시터의 제조방법을 나타내는 도면들.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 반도체 기판 112, 116, 120 : 절연막
114 : 하부 전극 116 : 상부 전극
124 : 포토레지스트 패턴 126 : 폴리머
본 발명은 반도체 소자에 관한 것으로, 특히 마스크 공정수를 줄임과 아울러 전극 간 쇼트 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 들어, 반도체 소자에 사용되는 캐패시터는 캐패시터 전극의 종류에 따 라 엠아이엠(Metal-Insulator-Metal, 이하 "MIM"이라 함) 캐패시터와 피아이피(Polysilicon-Insulator-Polysilicon, 이하 "PIP"라 함) 캐패시터로 나뉜다. PIP 캐패시터는 비저항이 크고 공핍 현상에 의해 기생용량이 발생하는 문제점이 있어 비저항이 낮은 구리를 배선으로 사용하는 MIM 캐패시터를 주로 이용하고 있다.
도 1을 참조하면, 종래의 MIM 캐패시터를 포함하는 반도체 소자는 반도체 기판(10) 상에 형성되는 제1 절연막(12)과, 제1 절연막(12) 상에 형성되는 하부 전극(14)과, 하부 전극(14) 상에 형성되는 제2 절연막(16)과, 제2 절연막(16) 상에 형성되는 상부 전극(18)과, 상부 전극(18) 상에 형성되는 제3 절연막(20)과, 제3 절연막(20)을 덮도록 반도체 기판(10) 전면에 형성되는 층간 절연막(22)으로 구성된다.
이러한 구성을 가지는 MIM 커패시터의 제조방법을 도 2a 내지 도 2f와 결부하여 설명하기로 한다.
먼저, 도 2a 에 도시된 바와 같이, 반도체 기판(10) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 순차적으로 제1 절연막(12), 하부 금속층(14a), 제2 절연물질(16a), 상부 금속층(18a), 제3 절연물질(20a)을 형성한다. 여기서, 제1 절연막(12), 제2 및 제3 절연물질(16a, 20a)로는 실리콘 질화물(SiN)이 주로 이용되며, 하부 금속층(14a)으로는 티타늄(Ti) 또는 티타늄 질화물(TiN)이 이용된다. 또한, 상부 금속층(18a)으로는 티타늄 질화물(TiN)이 이용된다.
이 후, 제3 절연물질(20a) 상에 제1 마스크를 이용한 포토리쏘그래피 공정으로 제1 포토레지스트 패턴(24)을 형성한다. 여기서, 제1 포토레지스트 패턴(24)은 상부 전극(118)이 형성될 영역에 형성된다.
이어서, 제1 포토레지스트 패턴(24)을 이용한 식각 공정으로 제3 절연물질(20a)과 상부 금속층(18a)이 패터닝됨으로써 도 2b에 도시된 바와 같이 제3 절연막(20)과 상부 전극(18)이 형성된다. 이 후, 애싱(Ashing) 공정으로 제1 포토레지스트 패턴(24)을 제거한다.
그 다음, 도 2c에 도시된 바와 같이 제3 절연막(20) 및 상부 전극(18)을 덮도록 제2 절연물질(16a) 상에 제2 마스크를 이용한 포토리쏘그래피 공정으로 제2 포토레지스트 패턴(26)을 형성한다. 여기서, 제2 포토레지스트 패턴(26)은 하부 전극(14)이 형성될 영역에 형성된다.
이 후, 제2 포토레지스트 패턴(26)을 이용한 식각 공정으로 제2 절연물질(16a)과 하부 금속층(14a)이 패터닝됨으로써 도 2d에 도시된 바와 같이 제2 절연막(16)과 하부 전극(14)이 형성된다. 이어서, 애싱 공정으로 도 2e에 도시된 바와 같이 제2 포토레지스트 패턴(26)을 제거한다.
마지막으로, 도 2f에 도시된 바와 같이 상술한 구조를 가지는 반도체 기판(10) 전면에 층간 절연막(22)을 형성한다.
이러한 종래의 MIM 캐패시터는 상부 전극(18)과 하부 전극(14)을 형성하기 위하여 2개의 마스크를 이용하는 2 마스크 공정으로 형성된다. 이는 상부 전극(18)과 하부 전극(14)을 마스크를 사용하여 식각하게 되면 상부 전극(18)과 하부 전극(14)이 쇼트(short)되기 때문이다. 다시 말하면, 하부 전극(14)을 형성할 때 리스퍼터링(resputtering)으로 인하여 상부 전극(18)의 측벽에 전도성 식각 부산 물(by product)가 형성되어 상부 전극(18)과 하부 전극(14)이 쇼트된다. 이에 따라, 종래의 MIM 캐패시터는 2 마스크 공정을 이용하여 상부 전극(18)과 하부 전극(14)을 형성해야만 한다. 그러나, 마스크 가격이 비싼 것을 고려하면 종래의 MIM 캐패시터는 2 마스크 공정으로 캐패시터를 형성하므로 그 제조 단가가 비싸지게 된다. 따라서, 마스크 공정을 단순화하여 제조 단가를 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 마스크 공정수를 줄임과 아울러 전극 간 쇼트 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제1 절연막, 하부 금속층, 제2 절연물질, 상부 금속층, 제3 절연물질을 순차적으로 형성하는 단계와; 상기 제3 절연물질 상에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 제3 절연물질과 상부 금속층을 동시에 패터닝하여 제3 절연막과 상부 전극을 형성하는 단계와; 상기 제2 절연물질을 식각하면서 동시에 상기 제2 절연물질 상의 포토레지스트 패턴, 제3 절연막 및 상부 전극의 측벽에 폴리머를 형성하는 단계와; 상기 포토레지스트 패턴 및 폴리머를 이용한 식각 공정으로 상기 제2 절연물질과 하부 금속층을 동시에 패터닝하여 제2 절연막과 하부 전극을 형성하는 단계와; 애싱 공정으로 상기 포토레지스트 패턴과 폴리머를 제거하 는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트 패턴과 폴리머를 제거한 후, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1 내지 제3 절연막은 실리콘 질화물(SiN)로 형성되는 것을 특징으로 한다.
상기 제1 내지 제3 절연막은 60nm 두께로 형성되는 것을 특징으로 한다.
상기 상부 전극은 실리콘 질화물(TiN)로 형성되는 것을 특징으로 한다.
상기 상부 전극은 60 ~ 70nm 두께로 형성되는 것을 특징으로 한다.
상기 하부 전극은 티타늄(Ti)과 티타늄 질화물(TiN) 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 하부 전극은 150 ~ 200nm 두께로 형성되는 것을 특징으로 한다.
상기 포토레지스트 패턴은 상기 상부 전극이 형성될 영역에 형성되는 것을 특징으로 한다.
상기 제2 절연물질은 상기 하부 금속층이 노출되지 않도록 10nm 정도의 두께가 남도록 식각되는 것을 특징으로 한다.
상기 제3 절연물질과 상부 금속층을 패터닝하는 식각 공정의 레서피 조건은, 압력이 8 ~ 12mTorr이며, 고주파 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 50 ~ 100Wb이고, CL2 가스를 50 ~ 150SCCM 범위에서 플로우(flow)시키고, CHF3 가스를 5 ~ 15SCCM 범위에 서 플로우시고, 시간은 15 ~ 50초 정도로 진행하는 것을 특징으로 한다.
상기 제2 절연물질을 식각하면서 동시에 폴리머를 형성하는 단계에서의 레서피 조건은, 압력이 5 ~ 15mTorr이며, RF 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 30 ~ 60Wb이고, CL2 가스를 40 ~ 70SCCM 플로우(flow)시키고, CHF3 가스를 20 ~ 30SCCM 플로우시며, HBR 가스를 20 ~ 40SCCM 범위에서 공정을 진행하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 3 내지 도 4f를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 3을 참조하면, 본 발명에 따른 MIM 캐패시터를 포함하는 반도체 소자는 반도체 기판(110) 상에 형성되는 제1 절연막(112)과, 제1 절연막(112) 상에 형성되는 하부 전극(114)과, 하부 전극(114) 상에 형성되는 제2 절연막(116)과, 하부 전극(114)과 동일 마스크를 이용하여 제2 절연막(116) 상에 형성되는 상부 전극(118)과, 상부 전극(118) 상에 형성되는 제3 절연막(120)과, 제3 절연막(120)을 덮도록 반도체 기판(110) 전면에 형성되는 층간 절연막(122)으로 구성된다.
이러한 구성을 가지는 MIM 커패시터의 제조방법을 도 4a 내지 도 4f와 결부하여 설명하기로 한다.
먼저, 도 4a 에 도시된 바와 같이, 반도체 기판(110) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 순차적으로 제1 절연막(112), 하부 금속층(114a), 제2 절연물질(116a), 상부 금속층(118a), 제3 절연물질(120a)을 형성한다. 여기서, 제1 절연막(112), 제2 및 제3 절연물질(116a, 120a)로는 실리콘 질화물(SiN)이 주로 이용되며, 60nm 두께로 증착된다. 하부 금속층(114a)으로는 티타늄(Ti) 또는 티타늄 질화물(TiN)이 이용되며, 150 ~ 200nm 두께로 증착된다. 또한, 상부 금속층(118a)으로는 티타늄 질화물(TiN)이 이용되며, 60 ~ 70nm 두께로 증착된다.
이 후, 제3 절연물질(120a) 상에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(124)을 형성한다. 여기서, 포토레지스트 패턴(124)은 상부 전극(118)이 형성될 영역에 형성된다.
이어서, 포토레지스트 패턴(124)을 이용한 식각 공정으로 제3 절연물질(120a)과 상부 금속층(118a)이 패터닝됨으로써 도 4b에 도시된 바와 같이 제3 절연막(120)과 상부 전극(118)이 형성된다.
여기서, 식각 공정의 레서피 조건은 압력이 8 ~ 12mTorr이며, RF 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 50 ~ 100Wb이다. 또한, CL2 가스를 50 ~ 150SCCM 플로우(flow)시키고, CHF3 가스를 5 ~ 15SCCM 범위에서 플로우시켜 공정을 진행한다. 그리고, 시간은 15 ~ 50초 정도로 진행하는데, 이는 제3 절연막(120)과 상부 전극(118)의 두께에 따라 조절 가능하다.
그 다음, 도 4c에 도시된 바와 같이 제2 절연물질(116a)을 식각하면서 제2 절연물질(116a) 상의 포토레지스트 패턴(124), 제3 절연막(120) 및 상부 전극(118)의 측벽에 폴리머(126)를 형성한다.
이를 상세히 하면, 포토레지스트 패턴(124)을 이용한 식각 공정으로 제2 절연물질(116a)을 식각하면서 폴리머(126)를 포토레지스트 패턴(124), 제3 절연막(120) 및 상부 전극(118)의 측벽에 폴리머(126)를 증착시킨다. 이때, 폴리머(126)는 측벽 이외의 제2 절연물질(116a) 상부로 증착되기도 하는데, 제2 절연물질(116a)의 식각이 수직으로 진행되기 때문에 포토레지스트 패턴(124), 제3 절연막(120) 및 상부 전극(118)의 측벽에 더 많이 증착된다. 또한, 폴리머(126)는 이온들에 의해 충격을 받고 또 래디컬들이 제2 절연물질(116a)과 반응하면서 배기될 때 같이 제거되는 양이 많기 때문에 측벽에 주로 증착된다. 한편, 제2 절연물질(116a)은 하부 금속층(114a)이 노출되지 않도록 식각되는데, 10nm 정도의 두께가 남도록 식각된다.
여기서, 식각 공정의 레서피 조건은 압력이 5 ~ 15mTorr이며, RF 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 30 ~ 60Wb이다. 또한, CL2 가스를 40 ~ 70SCCM 플로우(flow)시키고, CHF3 가스를 20 ~ 30SCCM 플로우시며, HBR 가스를 20 ~ 40SCCM 범위에서 공정을 진행한다. 그리고, 시간은 10 ~ 50초 정도로 진행하는데, 이는 제2 절연막(116a)의 두께에 따라 조절 가능하다.
이 후, 포토레지스트 패턴(124) 및 폴리머(126)를 이용한 식각 공정으로 제2 절연물질(116a)과 하부 금속층(114a)이 패터닝됨으로써 도 4d에 도시된 바와 같이 제2 절연막(116)과 하부 전극(114)이 형성된다. 여기서, 폴리머(126)는 하부 금속층(114a)이 식각될 때 하부 금속층(114a)으로부터의 식각 부산물이 상부 전극(118) 측벽에 형성되는 것을 방지한다. 이에 따라, 폴리머(126)에 의해 종래의 상부 전극(118)과 하부 전극(114) 사이에 발생하는 쇼트 현상을 미리 방지할 수 있다.
여기서, 식각 공정의 레서피 조건은 압력이 8 ~ 12mTorr이며, RF 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 50 ~ 100Wb이다. 또한, CL2 가스를 50 ~ 150SCCM 플로우(flow)시키고, CHF3 가스를 5 ~ 15SCCM 범위에서 플로우시켜 공정을 진행한다. 그리고, 시간은 15 ~ 50초 정도로 진행하는데, 이는 제2 절연막(116)과 하부 전극(114)의 두께에 따라 조절 가능하다.
이어서, 애싱 공정으로 도 4e에 도시된 바와 같이 포토레지스트 패턴(124)과 폴리머(126)을 제거한다.
마지막으로, 도 4f에 도시된 바와 같이 상술한 구조를 가지는 반도체 기판(110) 전면에 층간 절연막(122)을 형성한다.
이와 같이, 본 발명에 따른 MIM 캐패시터는 동일 마스크로 상부 전극(118)과 하부 전극(114)을 형성한다. 이에 따라, 본 발명에 따른 MIM 캐패시터는 종래와 대비하여 마스크 공정수를 줄일 수 있으며, 나아가 제조 단가를 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으 나, 전술한 실시 예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 동일 마스크로 상부 전극과 하부 전극을 형성한다. 이에 따라, 본 발명에 따른 반도체 소자의 제조방법은 마스크 공정수를 줄일 수 있음과 아울러 제조 단가를 줄일 수 있다. 나아가, 본 발명에 따른 반도체 소자의 제조방법은 상부 전극 측벽에 폴리머를 형성함으로써 하부 금속층을 식각할 때 하부 금속층으로부터의 식각 부산물이 상부 전극 측벽에 형성되는 것을 방지할 수 있다. 이에 따라, 본 발명에 따른 반도체 소자의 제조방법은 상부 전극과 하부 전극 사이에 발생하는 쇼트 현상을 미리 방지할 수 있다.

Claims (12)

  1. 반도체 기판상에 제1 절연막, 하부 금속층, 제2 절연물질, 상부 금속층, 제3 절연물질을 순차적으로 형성하는 단계와;
    상기 제3 절연물질 상에 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 제3 절연물질과 상부 금속층을 동시에 패터닝하여 제3 절연막과 상부 전극을 형성하는 단계와;
    상기 제2 절연물질을 식각하면서 동시에 상기 제2 절연물질 상에 포토레지스트 패턴을 형성하고, 상기 제3 절연막 및 상부 전극의 측벽에 폴리머를 증착하는 단계와;
    상기 포토레지스트 패턴 및 폴리머를 이용한 식각 공정으로 상기 제2 절연물질과 하부 금속층을 동시에 패터닝하여 제2 절연막과 하부 전극을 형성하는 단계와;
    애싱 공정으로 상기 포토레지스트 패턴과 폴리머를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴과 폴리머를 제거한 후, 상기 반도체 기판 전면에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 내지 제3 절연막은 60nm 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 상부 전극은 60 ~ 70nm 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 하부 전극은 150 ~ 200nm 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 상기 상부 전극이 형성될 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 절연물질은 상기 하부 금속층이 노출되지 않도록 10nm 정도의 두께가 남도록 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제3 절연물질과 상부 금속층을 패터닝하는 식각 공정의 레서피 조건은,
    압력이 8 ~ 12mTorr이며, 고주파 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 50 ~ 100Wb이고, CL2 가스를 50 ~ 150SCCM 범위에서 플로우(flow)시키고, CHF3 가스를 5 ~ 15SCCM 범위에서 플로우시고, 시간은 15 ~ 50초 정도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제2 절연물질을 식각하면서 동시에 폴리머를 형성하는 단계에서의 레서피 조건은,
    압력이 5 ~ 15mTorr이며, RF 파워(power)가 800 ~ 1000Ws이고, 웨이퍼 바닥(wafer bottom)에 인가되는 바이어스 파워(bias power)가 30 ~ 60Wb이고, CL2 가스를 40 ~ 70SCCM 플로우(flow)시키고, CHF3 가스를 20 ~ 30SCCM 플로우시며, HBR 가스를 20 ~ 40SCCM 범위에서 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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