KR20050046349A - 반도체 소자의 엠아이엠 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생하는 유전체막의 손실을 방지할 수 있는 반도체 소자의 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 하부전극용 금속막, 유전체막 형성용 절연막, 식각베리어막, 제1층간절연막 및 상부전극 형성 영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 식각베리어막이 노출되는 시점까지 상기 제1층간절연막을 건식 식각하는 단계; 상기 제1층간절연막의 건식 식각 후에 국부적으로 잔류된 상기 제1층간절연막을 습식 제거하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 유전체막 형성용 절연막이 노출되는 시점까지 상기 식각베리어막을 습식 식각하여 트랜치를 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 결과물 전면에 구리막을 증착한 후, 상기 제1층간절연막이 노출되는 시점까지 상기 구리막을 씨엠피 하여 상기 트랜치 내부에 상부전극을 형성하는 단계; 상기 상부전극 양측의 상기 제1층간절연막 및 식각베리어막을 모두 제거하고, 상기 상부전극을 식각장벽으로 이용하여 상기 유전체막 형성용 절연막을 식각하여 유전체막을 형성하는 단계; 상기 결과물 상에 하부전극 및 하부금속배선 형성 영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 하부전극용 금속막을 식각하여 하부전극 및 하부금속배선을 형성하는 단계; 상기 제2감광막패턴을 제거하고, 상기 결과물의 전 영역 상에 제2층간절연막을 증착한 후, 그 표면을 평탄화시키는 단계; 상기 제2층간절연막의 소정 부분들을 선택적으로 식각하여 상기 하부전극, 상부전극 및 하부금속배선을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 상기 콘택 플러그와 연결되는 금속 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생할 수 있는 유전체막의 손실(Damage)을 방지하기 위한 반도체 소자의 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것이다.

높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이며, 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly-Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.

이들 중에서, 상기 엠아이엠 구조는 직렬 저항(Series Resistance)이 낮아 높은 캐패시턴스를 갖는 캐패시터를 구현할 수 있고, 특히, 써멀 버짓(Thermal Budget) 및 Vcc가 낮다는 잇점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다. 또한, 식각이 어려운 구리 배선 공정에서는 싱글 다마신 공정을 이용하여 엠아이엠 캐패시터를 형성한다.

종래의 싱글 다마신 공정을 이용한 반도체 소자의 엠아이엠 캐패시터 형성방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.

종래의 반도체 소자의 엠아이엠 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(1) 상에 하부전극용 금속막(2), 유전체막 형성용 절연막(3), 제1층간절연막(4) 및 상부전극 형성 영역(미도시)을 한정하는 제1감광막패턴(5)을 차례로 형성한다. 여기서, 상기 유전체막 형성용 절연막(3)은 실리콘 나이트라이드막(Silicon Nitride) 및 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막 중 어느하나로 이루어진다.

그리고, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(4)을 식각하고, 이를 통해, 상기 유전체막 형성용 절연막(3)을 노출시키는 트랜치(6)를 형성한다. 이어서, 상기 제1감광막패턴을 제거한 후, 상기 트랜치(6)를 완전히 매립하도록 상기 제1층간절연막(4) 상에 구리(Cu)막(미도시)을 증착한다. 그런다음, 상기 제1층간절연막(4)이 노출되는 시점까지 상기 구리막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피) 하여 상기 트랜치(6) 내부에 상부전극(7)을 형성한다.

다음으로, 도 1c에 도시된 바와 같이, 상기 상부전극(7) 양측의 상기 제1층간절연막을 제거한 후, 상기 상부전극(7)을 식각장벽으로 이용하여 상기 유전체막 형성용 절연막을 식각하여 유전체막(9)을 형성한다.

그런다음, 도 1d에 도시된 바와 같이, 상기 결과물 상에 하부전극 및 하부금속배선 형성 영역(미도시)을 한정하는 제2감광막패턴(10)을 형성한 후, 상기 제2감광막패턴(10)을 식각 장벽으로 이용하여 상기 하부전극용 금속막을 식각하여 하부전극(11) 및 하부금속배선(12)을 형성한다.

그리고 나서, 도 1e에 도시된 바와 같이, 상기 제2감광막패턴을 제거한 다음, 상기 결과물의 전 영역 상에 제2층간절연막(13)을 증착하고, 상기 제2층간절연막(13)에 씨엠피 공정, 또는, 에치백(Etch-Back) 공정을 진행하여 그 표면을 평탄화시킨다. 그런다음, 상기 제2층간절연막(13)의 소정 부분들을 선택적으로 식각하여 상기 상부전극(7), 하부전극(11) 및 하부금속배선(12)을 각각 노출시키는 콘택홀(미도시)들을 형성하고, 이어, 각 콘택홀들 내에 텅스텐막과 같은 도전막을 매립시켜 각각의 콘택 플러그(14)를 형성한다.

그리고, 상기 제2층간절연막(13) 상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그(14)를 통해 상부전극(7), 하부전극(11) 및 하부금속배선(12)과 각각 콘택되는 금속 전극(15)을 형성한다.

그러나, 종래의 기술에서는 유전체막 형성용 절연막을 노출시키는 트랜치 형성을 위한 제1층간절연막의 식각 시에, 상기 유전체막 형성용 절연막이 손실되어 캐패시터의 브레이크다운 전압(Breakdown Voltage)이 현저히 낮아져서 캐패시터의 신뢰성이 저하되는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 유전체막 형성용 절연막 상에 식각베리어막으로 산화막/실리콘 질화막(O/N Film), 또는, 실리콘 질화막/산화막/실리콘 질화막(N/O/N Film)을 증착함으로써 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생할 수 있는 유전체막의 손실을 방지하여 캐패시터의 신뢰성을 향상시킬 수 있는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 엠아이엠 캐패시터 형성방법은, 반도체 기판 상에 하부전극용 금속막, 유전체막 형성용 절연막, 식각베리어막, 제1층간절연막 및 상부전극 형성 영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 식각베리어막이 노출되는 시점까지 상기 제1층간절연막을 건식 식각하는 단계; 상기 제1층간절연막의 건식 식각 후에 국부적으로 잔류된 상기 제1층간절연막을 습식 제거하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 유전체막 형성용 절연막이 노출되는 시점까지 상기 식각베리어막을 습식 식각하여 트랜치를 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 결과물 전면에 구리막을 증착한 후, 상기 제1층간절연막이 노출되는 시점까지 상기 구리막을 씨엠피 하여 상기 트랜치 내부에 상부전극을 형성하는 단계; 상기 상부전극 양측의 상기 제1층간절연막 및 식각베리어막을 모두 제거하고, 상기 상부전극을 식각장벽으로 이용하여 상기 유전체막 형성용 절연막을 식각하여 유전체막을 형성하는 단계; 상기 결과물 상에 하부전극 및 하부금속배선 형성 영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 하부전극용 금속막을 식각하여 하부전극 및 하부금속배선을 형성하는 단계; 상기 제2감광막패턴을 제거하고, 상기 결과물의 전 영역 상에 제2층간절연막을 증착한 후, 그 표면을 평탄화시키는 단계; 상기 제2층간절연막의 소정 부분들을 선택적으로 식각하여 상기 하부전극, 상부전극 및 하부금속배선을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 상기 콘택 플러그와 연결되는 금속 전극을 형성하는 단계를 포함한다.

여기서, 상기 유전체막 형성용 절연막은 고유전체 물질로 이루어진다. 그리고, 상기 식각베리어막은 산화막/실리콘 질화막을 차례로 증착하여 형성하거나, 실리콘 질화막/산화막/실리콘 질화막을 차례로 증착하여 형성한다. 또한, 상기 제1층간절연막의 건식 식각 시, 엔드 포인트 디텍션 시스템을 이용하고, 국부적으로 잔류된 상기 제1층간절연막의 습식 제거 시, HF 및 BOE 중 어느하나를 이용한다.

본 발명에 따르면, 유전체막 형성용 절연막 상에 식각베리어막으로 산화막/실리콘 질화막, 또는, 실리콘 질화막/산화막/실리콘 질화막을 증착함으로써 종래의 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생할 수 있는 유전체막의 손실을 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 엠아이엠 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도이다.

본 발명의 실시예에 따른 반도체 소자의 엠아이엠 캐패시터 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체 기판(21) 상에 하부전극용 금속막(22), 유전체막 형성용 절연막(23)을 차례로 형성한다. 여기서, 상기 유전체막 형성용 절연막(23)은 고유전체(High-k Dielectric) 물질로 이루어진다. 이어서, 상기 유전체막 형성용 절연막(23) 상에 산화막(24)/실리콘 질화막(25)을 차례로 증착하여 식각베리어(Barrier)막(미도시)을 형성한다. 그리고, 상기 식각베리어막 상에 제1층간절연막(26) 및 상부전극 형성 영역(미도시)을 한정하는 제1감광막패턴(27)을 차례로 형성한다.

한편, 상기 유전체막 형성용 절연막(23)을 이루고 있는 상기 고유전체 물질이 옥사이드 에천트(Oxide Etchant)에 습식 식각이 되는 물질인 경우에는, 상기 유전체막 형성용 절연막(23) 상에 식각베리어막으로서 상기 산화막(24)/실리콘 질화막(25) 대신 실리콘 질화막/산화막/실리콘 질화막(미도시)을 차례로 증착한다.

다음으로, 도 2b에 도시된 바와 같이, 상기 제1감광막패턴(27)을 식각 장벽으로 이용하여 상기 식각베리어막을 이루고 있는 상기 실리콘 질화막(25)이 노출되는 시점까지 상기 제1층간절연막(26)을 건식 식각한다. 이 때, 상기 제1층간절연막(26)의 건식 식각 시 엔드 포인트 디텍션 시스템(End Point Detection System)을 이용한다. 또한, 상기 제1층간절연막(26)의 건식 식각 후에 상기 제1층간절연막(26)이 국부적으로 잔류하게 되므로 HF 및 BOE 중 어느하나를 이용하여 잔류된 상기 제1층간절연막(26)을 습식 제거한다.

이어서, 도 2c에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 질화막(25) 및 산화막(24)을 차례로 습식 식각하고, 이를 통해, 상기 유전체막 형성용 절연막(23)을 노출시키는 트랜치(28)를 형성한다. 여기서, 상기 실리콘 질화막(25)의 습식 식각 시 인산 용액을 이용한다. 이 때, 상기 실리콘 질화막(25)의 습식 식각량이 크면 상기 제1층간절연막(26) 하부에 언더컷(Undercut)이 발생할 수 있으므로, 상기 실리콘 질화막(25)의 증착을 최소화하여 언더컷 발생을 최소화한다. 또한, 상기 산화막(24)의 습식 식각 시에는 HF 및 BOE 중 어느하나를 이용한다. 그리고 나서, 상기 제1감광막패턴을 제거한다.

그런다음, 도 2d에 도시된 바와 같이, 상기 트랜치(28)를 완전히 매립하도록 상기 제1층간절연막(26) 상에 구리(Cu)막(미도시)을 증착한다. 그런다음, 상기 제1층간절연막(26)이 노출되는 시점까지 상기 구리막을 씨엠피 하여 상기 트랜치(28) 내부에 상부전극(29)을 형성한다.

다음으로, 도 2e에 도시된 바와 같이, 상기 상부전극(29) 양측의 상기 제1층간절연막, 실리콘 질화막 및 산화막을 모두 제거한 후, 상기 상부전극(29)을 식각장벽으로 이용하여 상기 유전체막 형성용 절연막을 식각하여 유전체막(31)을 형성한다.

그런다음, 도 2f에 도시된 바와 같이, 상기 결과물 상에 하부전극 및 하부금속배선 형성 영역(미도시)을 한정하는 제2감광막패턴(32)을 형성한 후, 상기 제2감광막패턴(32)을 식각 장벽으로 이용하여 상기 하부전극용 금속막을 식각하여 하부전극(33) 및 하부금속배선(34)을 형성한다.

그리고 나서, 도 2g에 도시된 바와 같이, 상기 제2감광막패턴을 제거한다. 이어서, 상기 결과물의 전 영역 상에 제2층간절연막(35)을 증착하고, 상기 제2층간절연막(35)에 씨엠피 공정, 또는, 에치백 공정을 진행하여 그 표면을 평탄화시킨다. 그런다음, 상기 제2층간절연막(35)의 소정 부분들을 선택적으로 식각하여 상기 상부전극(29), 하부전극(33) 및 하부금속배선(34)을 각각 노출시키는 콘택홀(미도시)들을 형성하고, 이어, 각 콘택홀들 내에 텅스텐막과 같은 도전막을 매립시켜 각각의 콘택 플러그(36)를 형성한다.

그리고, 상기 제2층간절연막(35) 상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그(36)를 통해 상부전극(29), 하부전극(33) 및 하부금속배선(34)과 각각 콘택되는 금속 전극(37)을 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 유전체막 형성용 절연막 상에 식각베리어막으로 산화막/실리콘 질화막, 또는, 실리콘 질화막/산화막/실리콘 질화막을 증착함으로써 종래의 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생할 수 있는 유전체막의 손실을 방지할 수 있다.

이상에서와 같이, 본 발명은 엠아이엠 캐패시터의 유전체막 형성용 절연막 상에 식각베리어막으로 산화막/실리콘 질화막, 또는, 실리콘 질화막/산화막/실리콘 질화막을 증착함으로써 종래의 싱글 다마신 공정을 이용한 엠아이엠 캐패시터 형성 시 발생할 수 있는 유전체막의 손실을 방지할 수 있다. 이에, 캐패시터의 브레이크다운 전압이 현저히 낮아지는 현상을 개선시킬 수 있으며, 캐패시터의 신뢰성을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도.

-도면의 주요 부분에 대한 부호의 설명-

21 : 반도체 기판 22 : 하부전극용 금속막

23 : 유전체막 형성용 절연막 24 : 산화막

25 : 실리콘 질화막 26 : 제1층간절연막

27 : 제1감광막패턴 28 : 트랜치

29 : 상부 전극 31 : 유전체막

32 : 제2감광막패턴 33 : 하부 전극

34 : 하부금속배선 35 : 제2층간절연막

36 : 콘택 플러그 37 : 금속 전극

Claims (6)

1. 반도체 기판 상에 하부전극용 금속막, 유전체막 형성용 절연막, 식각베리어막, 제1층간절연막 및 상부전극 형성 영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계;

   상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 식각베리어막이 노출되는 시점까지 상기 제1층간절연막을 건식 식각하는 단계;

   상기 제1층간절연막의 건식 식각 후에 국부적으로 잔류된 상기 제1층간절연막을 습식 제거하는 단계;

   상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 유전체막 형성용 절연막이 노출되는 시점까지 상기 식각베리어막을 습식 식각하여 트랜치를 형성하는 단계;

   상기 제1감광막패턴을 제거하는 단계;

   상기 결과물 전면에 구리막을 증착한 후, 상기 제1층간절연막이 노출되는 시점까지 상기 구리막을 씨엠피 하여 상기 트랜치 내부에 상부전극을 형성하는 단계;

   상기 상부전극 양측의 상기 제1층간절연막 및 식각베리어막을 모두 제거하고, 상기 상부전극을 식각장벽으로 이용하여 상기 유전체막 형성용 절연막을 식각하여 유전체막을 형성하는 단계;

   상기 결과물 상에 하부전극 및 하부금속배선 형성 영역을 한정하는 제2감광막패턴을 형성하는 단계;

   상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 하부전극용 금속막을 식각하여 하부전극 및 하부금속배선을 형성하는 단계;

   상기 제2감광막패턴을 제거하고, 상기 결과물의 전 영역 상에 제2층간절연막을 증착한 후, 그 표면을 평탄화시키는 단계;

   상기 제2층간절연막의 소정 부분들을 선택적으로 식각하여 상기 하부전극, 상부전극 및 하부금속배선을 각각 노출시키는 콘택홀들을 형성하는 단계;

   상기 콘택홀들 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계; 및

   상기 제2층간절연막 상에 상기 콘택 플러그와 연결되는 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
2. 제 1항에 있어서, 상기 유전체막 형성용 절연막은 고유전체 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
3. 제 1항에 있어서, 상기 식각베리어막은 산화막/실리콘 질화막을 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
4. 제 1항에 있어서, 상기 식각베리어막은 실리콘 질화막/산화막/실리콘 질화막을 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
5. 제 1항에 있어서, 상기 제1층간절연막의 건식 식각 시, 엔드 포인트 디텍션 시스템을 이용하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
6. 제 1항에 있어서, 국부적으로 잔류된 상기 제1층간절연막의 습식 제거 시, HF 및 BOE 중 어느하나를 이용하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.