KR101091742B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 본 발명의 사상은 하부금속배선이 형성되는 영역과 MIM 커패시터가 형성되는 영역으로 구분 정의된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상부에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 식각공정을 수행하여, 상기 하부금속배선이 형성되는 영역에는 제2 비아홀이 형성되고, 상기 MIM 커패시터가 형성되는 영역에는 MIM 커패시터가 형성될 영역이 정의되도록 하는 단계, 상기 형성된 결과물 전면에 확산 방지막, 하부전극, 절연층, 상부전극을 순차적으로 형성하고, 상기 층간 절연막이 노출될 때까지 평탄화 공정을 수행하여, 상기 하부금속배선이 형성되는 영역에 형성된 상기 비아홀에는 확산 방지막 및 텅스텐막이 잔존하여 비아가 형성되면서 동시에 상기 MIM 커패시터가 형성되는 영역에는 MIM 커패시터가 형성되는 단계 및 상기 비아 및 MIM 커패시터가 형성된 결과물 전면에 금속물질을 형성한 후 패터닝하여, 비아 상부 및 MIM 커패시터의 상부전극에 금속배선을 각각 형성하는 단계를 포함한다.

MIM 커패시터

Description

반도체 소자의 커패시터 제조방법{Method of manufacturing capacitor in semiconductor device}

도 1a 내지 도 1d는 종래 기술에 따른 MIM 커패시터 제조방법을 설명하는 단면도들이고,

도 2 내지 도 5는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

V: 비아 21, 26, 38, 44: 금속배선

32: 하부전극 36: 상부전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 커패시터 제조방법에 관한 것이다.

높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 커패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭커패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 커패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다. 이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 커패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resistance amp; Capacitance)을 갖는 바, 현재 아날로그 커패시터 구조로 널리 이용되고 있다.

이와 같은 MIM 커패시터를 형성하기 위해 종래에는 다음과 같은 공정을 진행하고 있는 데, 도 1a 내지 도 1d는 종래 기술에 따른 MIM 커패시터 형성방법을 설명하는 단면도들이다.

도 1a를 참조하면, 소정의 하지층이 구비된 반도체 기판(10) 상에 하부전극용 제1 금속막(11)과 유전체막(12) 및 상부전극용 제2 금속막(13)을 차례로 형성한다.

도 1b를 참조하면, 공지의 사진공정에 따라 제2 금속막 상에 감광막 패턴(미도시)을 형성한 상태에서, 상기 감광막 패턴을 식각 장벽으로 이용한 식각 공정에 따라 상기 제2 금속막과 유전체막을 식각하고, 이를 통해, 상부전극(13a)을 형성한 다.

도 1c를 참조하면, 식각 장벽으로 이용된 감광막 패턴을 제거한 상태에서 공지의 공정을 통해 제1 금속막을 패터닝하여 하부전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이 결과로서 MIM 커패시터(14)를 구성한다.

도 1d를 참조하면, 상기 단계까지의 기판 결과물 상에 층간절연막(15)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(15)을 식각하여 MIM 커패시터(14)의 하부전극(11a) 및 상부전극(13a)과 회로배선(11b)을 노출시키는 콘택홀들을 형성하고, 각 콘택홀들 내에 도전물질, 예컨데, 텅스텐을 매립시켜 텅스텐플러그(16)를 형성한다. 이어서, 상기 층간절연막(15) 상에 공지의 공정에 따라 각 텅스텐플러그(16)와 개별 콘택되는 금속배선(17)을 형성하여 MIM 커패시터의 형성을 완성한다.

그러나 전술한 종래의 MIM 커패시터 형성방법에 따르면, 상부전극용 제2금속막을 포함한 유전체막의 식각은 통상 고압(High pressure) 장비를 사용하여 수행하게 되는데, 이 경우, 패턴 측벽에서 유전체막의 언더컷(Undercut)이 발생할 수 있으며, 이에 따라, 언더컷 부위에 전계집중 현상이 나타남으로써 낮은 전압하에서의 브레이크다운(Breakdown)이 발생하게 된다.

반면, 저압(Low pressure) 또는 중압(Middle pressure) 장비를 사용할 경우, 상기한 문제는 해결될 수 있으나, 이와 같이 저압 또는 중압 장비를 사용하게 되면, 고압 장비를 사용하는 경우 보다 상대적으로 스퍼터(sputter)가 심하게 발생하는 바, 하부전극 물질이 스퍼터되면서 MIM 커패시터의 측벽에 재증착됨으로써 쇼트 성 브릿지를 유발하게 되는 문제점이 있다.

또한, MIM 커패시터를 형성하기 위한 감광막 패턴을 형성하므로써 공정의 단순화를 저해할 수 있게 되는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 MIM 커패시터 제조공정에 대한 단순화를 가져올 수 있고, MIM 커패시터의 측벽에 발생될 수 있는 쇼트성 브릿지를 방지할 수 있도록 하는 반도체 소자의 커패시터 제조방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 하부금속배선이 형성되는 영역과 MIM 커패시터가 형성되는 영역으로 구분 정의된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상부에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 식각공정을 수행하여, 상기 하부금속배선이 형성되는 영역에는 제2 비아홀이 형성되고, 상기 MIM 커패시터가 형성되는 영역에는 MIM 커패시터가 형성될 영역이 정의되도록 하는 단계, 상기 형성된 결과물 전면에 확산 방지막, 하부전극, 절연층, 상부전극을 순차적으로 형성하고, 상기 층간 절연막이 노출될 때까지 평탄화 공정을 수행하여, 상기 하부금속배선이 형성되는 영역에 형성된 상기 비아홀에는 확산 방지막 및 텅스텐막이 잔존하여 비아가 형성되면서 동시에 상기 MIM 커패시터가 형성되는 영역에는 MIM 커패시터가 형성되는 단계 및 상기 비아 및 MIM 커패시터가 형성된 결과물 전면에 금속물질을 형성한 후 패터닝하여, 비아 상부 및 MIM 커패시터의 상부전극에 금속배선을 각각 형성하는 단계를 포함한다.

상기 하부 금속배선이 형성되는 영역의 상기 층간 절연막 하부에는 금속층이 형성되어 있고, 상기 MIM 커패시터가 형성되는 영역의 상기 층간 절연막 하부에는 더미 금속층이 형성되어 있는 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 2 내지 도 5는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.

도 2를 참조하면, 트랜지스터 등이 형성 구비된 반도체 기판(20)상에 제1 금속배선(21)을 형성하고, 상기 제1 금속배선(21) 상부 전면에 제1 층간절연막(23)을 형성한다.

상기 반도체 기판(20)은 하부금속배선이 형성되는 영역(A)과 MIM 커패시터가 형성되는 영역(B)으로 구분 정의되어 있다.

상기 제1 층간 절연막(23)이 형성된 결과물의 하부 금속배선이 형성되는 영역(A)에 패터닝 공정을 수행하여, 제1 금속배선(21)과 연결되도록 하는 비아홀(미도시)을 형성한다. 상기 형성된 비아홀(미도시)의 내벽에 제1 확산 방지막(24)을 형성하고, 제1 확산 방지막(24)이 형성된 비아홀 내부에만 금속물질이 매립되도록 하여 제1 비아(V1)를 형성한다.

상기 제1 비아(V1)가 형성된 결과물의 소정 영역에 금속물질을 형성한 후 패터닝하여, 제2 금속배선(26a) 및 더미 금속층(26b)을 동시에 형성한다.

상기 제2 금속배선(26a) 및 더미 금속층(26b)이 구비된 결과물 전면에 제2 층간 절연막(28)을 형성한다.

이어서, 상기 제2 층간 절연막(28)이 형성된 결과물의 소정 영역 즉, 하부금속배선이 형성되는 영역(A)에는 제2 비아홀이 형성되도록 정의하고, MIM 커패시터가 형성되는 영역(B)에는 MIM 커패시터가 형성될 영역이 형성되도록 정의하기 위한 포토레지스트 패턴(PR)을 각각 형성한다.

도 3을 참조하면, 상기 형성된 포토레지스트 패턴(PR)을 식각 마스크로 제2 층간 절연막(28)을 식각하여, 하부금속배선이 형성되는 영역(A)에는 제2 비아홀이 형성되고, MIM 커패시터가 형성되는 영역(B)에는 MIM 커패시터가 형성될 영역이 정의된다.

상기 포토레지스트 패턴(PR)을 통한 식각공정을 통해, 상기 제2 비아홀은 하부의 제1 비아(V1)가 노출되도록 하고, MIM 커패시터가 형성될 영역은 상기 제1 금속배선(21)이 노출되도록 한다.

이어서, 상기 포토레지스트 패턴(PR)을 제거하는 에싱공정을 수행하게 된다.

상기 제2 비아홀 및 MIM 커패시터가 형성될 영역이 정의된 결과물 전면에 제2 확산 방지막(30)을 형성한다. 이때 상기 형성되는 제2 확산 방지막(30)은 상기 제2 비아홀의 내벽에 증착되도록 한다.

상기 제2 확산방지막(20)이 형성된 결과물 전면에 하부전극인 텅스텐막(32), 절연층(34), 상부전극(36)을 순차적으로 형성한다.

도 4를 참조하면, 상기 제2 확산방지막(30), 하부전극인 텅스텐막(32), 절연층(34), 상부전극(36)이 구비된 결과물에 상기 제2 층간 절연막(28)이 노출될 때까지 CMP공정과 같은 평탄화공정을 수행하여, 하부금속배선이 형성되는 영역(A)에 형성된 제2 비아홀에는 제2 확산 방지막(30) 및 텅스텐막(32)만이 잔존함으로써 제2 비아(V2)를 형성하게 되고, MIM 커패시터가 형성되는 영역(B)에는 MIM 커패시터가 형성된다.

상기 제2 비아 형성과 동시에 MIM 커패시터가 형성됨으로써, 기존의 MIM 커패시터를 형성하기 위한 패터닝 공정시 사진공정, 식각공정, 세정공정을 스킵(skip)하게 되어 공정단순화를 가져오게 된다.

또한, CMP 공정을 통해 하부전극인 텅스텐막을 평탄화함으로써, 하부전극물질이 스퍼터되면서 MIM 커패시터의 측벽에 재증착되어 발생되었던 쇼트성 브릿지를 방지할 수 있게 된다.

상기 제2 비아(V2) 및 MIM 커패시터가 형성된 결과물 전면에 금속물질을 형성한 후 패터닝하여, 제2 비아(V2) 상부 및 MIM 커패시터의 상부전극(36)에 제3 금속배선(38)을 각각 형성한다.

도 5를 참조하면, 상기 제3 금속배선(38)이 형성된 결과물 전면에 제3 층간 절연막(40)을 형성한다.

상기 제3 층간 절연막(40)이 형성된 결과물의 하부 금속배선이 형성되는 영역(A) 및 MIM 커패시터가 형성될 영역(B) 각각에 패터닝 공정을 수행하여, 제3 금속배선(38)과 연결되도록 하는 비아홀(미도시)을 형성한다. 상기 형성된 비아홀(미도시)의 내벽에 제3 확산 방지막(42)을 형성하고, 제3 확산 방지막(42)이 형성된 비아홀 내부에만 금속물질이 매립되도록 하여 제3 비아(V3)를 형성한다.

상기 제3 비아(V3)가 구비된 결과물 전면에 금속물질을 형성한 후 패터닝공정을 수행하여 제4 금속배선(44)을 형성함으로써, 본 공정을 완료한다.

본 발명에 의하면, 상기 제2 비아 형성과 동시에 MIM 커패시터가 형성됨으로써, 기존의 MIM 커패시터를 형성하기 위한 패터닝 공정시 사진공정, 식각공정, 세정공정을 스킵(skip)하게 되어 공정단순화를 가져온다.

또한, CMP 공정을 통해 하부전극인 텅스텐막을 평탄화함으로써, 하부전극물질이 스퍼터되면서 MIM 커패시터의 측벽에 재증착되어 발생되었던 쇼트성 브릿지를 방지할 수 있게 된다.

본 발명에 의하면, 상기 제2 비아 형성과 동시에 MIM 커패시터가 형성됨으로써, 기존의 MIM 커패시터를 형성하기 위한 패터닝 공정시 사진공정, 식각공정, 세정공정을 스킵(skip)하게 되어 공정단순화를 가져오는 효과가 있다.

또한, CMP 공정을 통해 하부전극인 텅스텐막을 평탄화함으로써, 하부전극물질이 스퍼터되면서 MIM 커패시터의 측벽에 재증착되어 발생되었던 쇼트성 브릿지를 방지할 수 있게 되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (4)

1. 제1 금속배선이 형성된 반도체기판 상에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막을 패터닝하여, 제1 비아홀을 형성하는 단계;

   상기 제1 비아홀 내에 금속물질을 매립하여 제1 비아를 형성하는 단계;

   상기 제1 비아 상부에 제2 금속배선을 형성하고, MIM 커패시터가 형성되는 영역에 위치하는 상기 제1 층간절연막 상에 더미 금속층을 형성하는 단계;

   상기 제2 금속배선과 더미금속층을 포함한 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;

   상기 제2 층간 절연막을 식각하여 상기 제1 비아를 노출시키는 제2 비아홀을 형성함과 동시에, 상기 더미금속층 주위의 상기 제2 층간절연막과 그 하부의 제1 층간절연막을 순차적으로 식각하여 상기 제1 금속배선을 노출시키는 상기 MIM 커패시터 형성 영역을 형성하는 단계;

   상기 제2 비아홀과 상기 더미금속층을 포함한 상기 MIM 커패시터 형성 영역과 상기 제2 비아홀이 형성된 결과물 전면에 확산 방지막, 하부전극 형성 물질층, 절연층, 상부전극 형성 물질층을 순차적으로 형성하고, 상기 제2 층간 절연막이 노출될 때까지 평탄화 공정을 수행하여, 상기 제2 비아홀에는 제2 비아를 형성함과 동시에 상기 MIM 커패시터가 형성되는 영역에는 하부전극과 상기 절연층 및 상부전극으로 구성된 MIM 커패시터를 형성하는 단계; 및

   상기 제2 비아 상부 및 MIM 커패시터의 상부전극상에 금속배선을 각각 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
2. 삭제
3. 제1 항에 있어서, 상기 제2 비아는 확산방지막과 하부전극 형성 물질층으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
4. 제1 항에 있어서, 상기 하부전극 형성 물질층은 텅스텐막인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.

Images