KR101085912B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101085912B1
KR101085912B1 KR1020050036557A KR20050036557A KR101085912B1 KR 101085912 B1 KR101085912 B1 KR 101085912B1 KR 1020050036557 A KR1020050036557 A KR 1020050036557A KR 20050036557 A KR20050036557 A KR 20050036557A KR 101085912 B1 KR101085912 B1 KR 101085912B1
Authority
KR
South Korea
Prior art keywords
resistor
region
pattern hole
forming
lower electrode
Prior art date
Application number
KR1020050036557A
Other languages
English (en)
Other versions
KR20060113272A (ko
Inventor
금소현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050036557A priority Critical patent/KR101085912B1/ko
Publication of KR20060113272A publication Critical patent/KR20060113272A/ko
Application granted granted Critical
Publication of KR101085912B1 publication Critical patent/KR101085912B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

본 발명은 캐패시터와 저항을 하나의 칩에 구현하는데 있어서 그 제조 공정을 단순화 할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 캐패시터가 형성될 제1 영역과 저항이 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 영역에 대응되는 영역의 상기 기판 상에 하부전극이 개재된 제1 절연막을 형성하는 단계와, 상기 하부전극을 포함하는 전체 구조 상부에 유전체막을 증착하는 단계와, 상기 유전체막을 식각하여 상기 제2 영역에 형성된 상기 제1 절연막의 상부 일부를 노출시키는 제1 패턴홀을 형성하는 단계와, 상기 제1 패턴홀이 매립되는 저항을 형성하는 단계와, 상기 저항을 포함하는 전체 구조 상부에 제2 절연막을 증착하는 단계와, 상기 제2 절연막을 식각하여 상기 제1 영역의 상기 유전체막의 상부 일부를 노출시키는 제2 패턴홀을 형성단계와, 상기 제2 패턴홀이 매립되도록 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
MIM, 캐패시터, 저항, 질화막, 공정 단순화.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
C : 캐패시터 영역 R : 저항 영역
10 : 반도체 기판 11 : 제1 절연막
12 : 하부전극 13 : 유전체막
14 : 포토레지스트 패턴 15 : 식각공정
16 : 패턴홀 17a : 저항
17b : 컨택층 18 : 제2 절연막
19a : 상부전극 19b : 제1 컨택 플러그
19c : 제2 컨택 플러그 20 : MIM 캐패시터
21 : 제3 절연막 22 : 금속 배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 구리(Cu)를 이용하여 MIM(Metal-Insulator-Metal) 캐패시터와 TFR(Thin Film Resistor)을 하나의 칩에 구현하여 알에프(Radio Frequency) 영역에서도 응용 가능한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 높은 정밀도를 요구하는 시모스 아이씨 로직 소자(CMOS IC logic device)에 적용되는 아날로그 캐패시터(analog capacitor)는 어드벤스드 아날로그 모스 기술(advanced analog MOS technology), 특히 A/D 컨버터(Analog/Digital converter)나 스위칭 캐패시터 필터(switching capacitor filter) 분야의 핵심요소이다. 이러한 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서, MIM 구조의 캐패시터는 직렬 저항이 낮고, 써멀 버짓(thermal budget) 및 전원전압(VCC)이 낮다는 이점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다. 이러한 MIM 캐패시터는 반도체 회사에서 RF(Radio Frequency)/MS(Mixed Signal) 소자, 디램 셀(DRAM cell) 등에서 다양하게 응용되고 있다.
이러한 MIM 캐패시터는 TFR(Thin Film Resistor)를 포함한 다른 반도체 소자 와 동시 구현이 가능하다. MIM 캐패시터와 TFR을 하나의 칩에 구현하기 위해서는 MIM 캐패시터와 TFR(저항)을 형성하기 위한 마스크 공정 및 식각공정을 각각 별도로 진행하여야 한다. 예컨대, 알루미늄(Al) 또는 구리(Cu)로 형성된 배선 상에 TaNx와 같은 저항물질을 증착한 후 마스크 및 식각공정을 실시하여 캐패시터가 형성될 영역의 배선 상에 형성된 저항물질을 제거하고, 그 전체 구조 상에 캐패시터 형성공정을 별도로 실시한다. 특히, Cu로 배선을 형성할 경우에는 Cu의 식각특성이 열악한 문제로 인하여 다마신(Damascene) 공정을 진행하여야 한다. 그러나, 이와 같이 다마신 공정으로 평탄화된 배선 상에 TaNx와 같은 저항 물질을 증착하면 TaNx의 불투명성으로 인해 하부의 막이 보이지 않으므로 얼라인(align)이 어려워 후속공정을 진행할 수 없게 된다. 따라서, 이를 해결하기 위하여 종래에는 TaNx와 같은 불투명한 저항 물질을 증착하기 전에 키(key)가 형성된 키영역을 좀 더 깊게 파기 위한 마스크 및 식각공정을 추가적으로 실시하고 있다.
결국, 종래 기술에 따라 MIM 캐패시터와 TFR을 하나의 칩에 구현하기 위해서는 캐패시터와 저항 형성을 위한 마스크 및 식각공정이 별도로 진행될 뿐만 아니라, 저항 물질을 증착하기 전에 키 형성영역을 깊게 파기 위한 별도의 마스크 및 식각공정을 실시해야 하므로 제조 공정이 복잡해지는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터와 저항을 하나의 칩에 구현하는데 있어서 그 제조 공정을 단순화 할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 캐패시터가 형성될 제1 영역과 저항이 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 영역에 대응되는 영역의 상기 기판 상에 하부전극이 개재된 제1 절연막을 형성하는 단계와, 상기 하부전극을 포함하는 전체 구조 상부에 유전체막을 증착하는 단계와, 상기 유전체막을 식각하여 상기 제2 영역에 형성된 상기 제1 절연막의 상부 일부를 노출시키는 제1 패턴홀을 형성하는 단계와, 상기 제1 패턴홀이 매립되는 저항을 형성하는 단계와, 상기 저항을 포함하는 전체 구조 상부에 제2 절연막을 증착하는 단계와, 상기 제2 절연막을 식각하여 상기 제1 영역의 상기 유전체막의 상부 일부를 노출시키는 제2 패턴홀을 형성단계와, 상기 제2 패턴홀이 매립되도록 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방 법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 1에 도시된 바와 같이, MIM 캐패시터가 형성될 캐패시터 영역(C; 이하, 제1 영역이라 함)과 TFR과 같은 저항이 형성될 저항 영역(R; 이하, 제2 영역이라 함)으로 정의되고, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(10)을 제공한다. 여기서, 반도체 구조물층은 트랜지스터, 다른 배선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.
이어서, 기판(10) 상에 제1 절연막(11)을 증착한다. 이때, 제1 절연막(11)은 산화막 계열의 물질로 형성한다. 예컨대, 제1 절연막(11)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 다마신(damascene) 공정을 실시하여 제1 영역(C)의 기판(10) 상에는 MIM 캐패시터의 하부전극(12)을 형성한다. 예컨대, 싱글(single) 다마신 공정을 적용하여 제1 절연막(11)에 트렌치(미도시)를 형성한 후, 트렌치가 매립되도록 구리를 증착한 다음 평탄화 공정을 실시함으로써, 하부전극(12)이 형성된다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing)로 실시한다.
이어서, 하부전극(12)을 포함한 제1 절연막(11) 상에 유전체막(13)을 증착한다. 이때, 유전체막(13)은 실리콘 질화막을 증착한다.
이어서, 도 2에 도시된 바와 같이, 유전체막(13) 상에 포토레지스트를 도포한 후, 포토리소그래피(photolithography) 공정을 실시하여 포토레지스트 패턴(14)을 형성한다. 여기서, 유전체막(13)은 질화막으로 이루어져 투명하므로 미리 기판(10)의 소정 영역에 형성된 키(key)영역을 볼 수 있다. 따라서, 포토레지스트 패턴(14) 형성시 얼라인에 문제가 없다.
이어서, 포토레지스트 패턴(14)을 마스크(mask)로 이용하는 식각공정(15)을 실시하여 제1 영역(C)의 기판(10) 상에 형성된 하부전극(12) 상부의 일부 및 제2 영역(R)의 기판(10) 상에 형성된 제1 절연막(11) 상부의 일부를 노출시키는 패턴홀(16)을 각각 형성한다.
이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(14, 도 2 참조)을 제거한다.
이어서, 패턴홀(16, 도 2 참조)이 매립되도록 유전체막(13) 상에 저항물질을 증착한다.
이어서, 에치백(etch-back) 또는 CMP 공정을 실시하여 패턴홀(16)이 매립되는 저항(17a) 및 컨택층(17b)을 각각 형성한다. 이때, 저항(17a)은 제1 절연막(11) 상에 형성되고, 컨택층(17b)은 하부전극(12) 상에 형성되어 하부전극(12)을 외부단 자와 연결시키는 기능을 한다. 여기서, 저항(17a)은 TaNx 또는 TiNx 계열의 물질로 형성한다.
이어서, 도 4에 도시된 바와 같이, 저항(17a) 및 컨택층(17b)이 형성된 전체 구조 상에 제2 절연막(18)을 증착한다. 이때, 제2 절연막(18)은 제1 절연막(11)과 동일한 산화막 계열의 물질로 형성한다. 여기서, 제2 절연막(18)은 산화막으로 이루어져 질화막으로 형성된 유전체막(13)과 식각선택비가 다르다. 따라서, 후속으로 진행되는 식각공정시 유전체막(13)은 식각 정지막(etch stopping layer)으로 기능할 수 있다.
이어서, 마스크 공정 및 식각공정을 실시하여 제2 절연막(18)을 식각한다. 이로써, 유전체막(13) 상부의 일부분이 노출되고, 저항(17a) 및 컨택층(17b)의 상부가 노출된다.
이어서, 제2 절연막(18) 상에 금속층을 증착한 후 이를 평탄화하여 제2 절연막(18) 내의 노출된 부분에 MIM 캐패시터의 상부전극(19a), 저항(17a)의 컨택 플러그(19b; 이하, 제1 컨택 플러그라 함) 및 컨택층(17b)의 컨택 플러그(19c; 이하, 제2 컨택 플러그라 함)를 형성한다. 이때, 상부전극(19a)은 노출된 유전체막(13) 상에 형성되고 제1 컨택 플러그(19b)는 노출된 저항(17a) 상에 형성되며, 제2 컨택 플러그(19c)는 노출된 컨택층(17b) 상에 형성된다. 이로써, MIM 캐패시터(20) 및 저항(17a)이 하나의 칩에 동시에 형성된다. 여기서, 금속층은 하부전극(12)과 동일한 물질(Cu)를 증착한다.
이어서, 상부전극(19a), 제1 및 제2 컨택 플러그(19b, 19c)를 포함한 제2 절 연막(18) 상에 제3 절연막(21)을 증착한다. 제3 절연막(21) 또한 제1 절연막(11)과 동일한 산화막 계열의 물질을 증착한다.
이어서, 마스크 공정 및 식각공정을 실시하여 제3 절연막(21)을 식각한다. 이로써, 상부전극(19a), 제1 및 제2 컨택 플러그(19b, 19c)의 상부가 각각 노출된다.
이어서, 제3 절연막(21) 상에 배선용 금속층을 증착한 후 이를 평탄화하여 제3 절연막(21) 내의 노출된 영역에 금속배선(22)을 각각 형성한다.
즉, 본 발명의 바람직한 실시예에 따르면, 캐패시터의 하부전극 상에 투명한 특성이 있는 질화막을 증착 및 식각한 후 TaNx와 같은 불투명한 저항을 증착함으로써, 기판에 미리 형성된 키영역을 더 깊이 식각하기 위한 마스크 및 식각공정이 필요 없게된다. 따라서, 캐패시터 및 저항을 포함한 반도체 소자의 제조공정이 단순해진다.
또한, 본 발명의 바람직한 실시예에 따르면, MIM 캐패시터와 TFR과 같은 저항을 하나의 칩에 동시에 형성하므로 반도체 소자의 제조공정을 단순화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 하부전극 상에 투명한 특성이 있는 질화막을 증착 및 식각한 후 TaNx 또는 TiNx와 같은 불투명한 특징을 갖는 물질을 증착함으로써, 기판에 미리 형성된 키영역을 더 깊이 식각하기 위한 마스크 및 식각공정이 필요 없게된다. 따라서, 캐패시터 및 저항을 포함한 반도체 소자의 제조공정을 단순화할 수 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 캐패시터와 저항을 하나의 칩에 동시에 형성하므로 반도체 소자의 제조공정이 단순해지고 제조 비용이 감소된다.

Claims (9)

  1. 캐패시터가 형성될 제1 영역과 저항이 형성될 제2 영역으로 정의된 기판을 제공하는 단계;
    상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 영역에 대응되는 영역의 상기 기판 상에 하부전극이 개재된 제1 절연막을 형성하는 단계;
    상기 하부전극을 포함하는 전체 구조 상부에 유전체막을 증착하는 단계;
    상기 유전체막을 식각하여 상기 제2 영역에 형성된 상기 제1 절연막의 상부 일부를 노출시키는 제1 패턴홀을 형성하는 단계;
    상기 제1 패턴홀이 매립되는 저항을 형성하는 단계;
    상기 저항을 포함하는 전체 구조 상부에 제2 절연막을 증착하는 단계;
    상기 제2 절연막을 식각하여 상기 제1 영역의 상기 유전체막의 상부 일부를 노출시키는 제2 패턴홀을 형성단계; 및
    상기 제2 패턴홀이 매립되도록 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 저항을 형성하는 단계는,
    상기 제1 패턴홀이 매립되도록 상기 제1 패턴홀을 포함하는 전체 구조 상부에 도전성 물질을 증착하는 단계; 및
    상기 도전성 물질을 평탄화하여 상기 제1 패턴홀 내부에 고립되도록 상기 저항을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 패턴홀은 상기 하부전극 상부의 일부도 함께 노출되도록 형성되는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 패턴홀을 통해 노출된 상기 하부전극 상부의 일부에는 상기 저항과 함께 컨택층이 형성되는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 패턴홀은 상기 컨택층 및 상기 저항의 일부도 함께 노출되도록 형성되는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 패턴홀을 통해 노출된 상기 컨택층 및 상기 저항 상부와 접촉되도록 상기 상부전극과 함께 컨택 플러그가 형성되는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 저항은 TaNx 또는 TiNx 계열의 물질로 형성하는 반도체 소자의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체막은 실리콘 질화막 또는 식각공정시 식각 정지막으로 기능하는 물질로 형성하는 반도체 소자의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 상부전극 및 상기 하부전극은 구리로 형성하는 반도체 소자의 제조방법.
KR1020050036557A 2005-04-30 2005-04-30 반도체 소자의 제조방법 KR101085912B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050036557A KR101085912B1 (ko) 2005-04-30 2005-04-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036557A KR101085912B1 (ko) 2005-04-30 2005-04-30 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060113272A KR20060113272A (ko) 2006-11-02
KR101085912B1 true KR101085912B1 (ko) 2011-11-23

Family

ID=37651660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036557A KR101085912B1 (ko) 2005-04-30 2005-04-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101085912B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847442A (en) * 1996-11-12 1998-12-08 Lucent Technologies Inc. Structure for read-only-memory
US6534374B2 (en) * 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
US20040087098A1 (en) * 2002-11-01 2004-05-06 Chartered Semiconductor Manufacturing Ltd. Mim and metal resistor formation at cu beol using only one extra mask
KR20040098214A (ko) * 2003-05-14 2004-11-20 삼성전자주식회사 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847442A (en) * 1996-11-12 1998-12-08 Lucent Technologies Inc. Structure for read-only-memory
US6534374B2 (en) * 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
US20040087098A1 (en) * 2002-11-01 2004-05-06 Chartered Semiconductor Manufacturing Ltd. Mim and metal resistor formation at cu beol using only one extra mask
KR20040098214A (ko) * 2003-05-14 2004-11-20 삼성전자주식회사 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법

Also Published As

Publication number Publication date
KR20060113272A (ko) 2006-11-02

Similar Documents

Publication Publication Date Title
KR100480641B1 (ko) 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
US20070158714A1 (en) One-mask high-k metal-insulator-metal capacitor integration in copper back-end-of-line processing
US6825080B1 (en) Method for forming a MIM capacitor
KR101138166B1 (ko) 반도체 소자의 제조방법
KR19980078493A (ko) 박막커패시터 및 그의 제조방법
KR101146225B1 (ko) 반도체 소자 제조방법
KR20090022042A (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
KR100865944B1 (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR101085912B1 (ko) 반도체 소자의 제조방법
KR100644525B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
KR100370131B1 (ko) Ｍｉｍ 캐패시터 및 그의 제조방법
KR100548516B1 (ko) Ｍｉｍ 캐패시터 형성방법
KR100965215B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR101057753B1 (ko) 반도체 소자의 제조방법
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100607660B1 (ko) Ｍｉｍ 구조의 커패시터 제조방법
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
KR20090071789A (ko) 반도체 수동 소자의 제조 방법
KR100800823B1 (ko) Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법
KR101146222B1 (ko) 반도체 소자의 제조방법
KR100967204B1 (ko) 반도체 소자의 커패시터 제조방법
KR100447730B1 (ko) 반도체 소자 및 그 제조 방법
KR20020017264A (ko) 반도체장치의 제조방법
KR101044384B1 (ko) 반도체 소자의 레지스터 형성방법
KR100340900B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181016

Year of fee payment: 8