KR101044384B1 - 반도체 소자의 레지스터 형성방법 - Google Patents

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Abstract

본 발명은 공정을 단순화시키고 제조 원가를 감소시키는 반도체 소자의 레지스터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제1금속배선을 형성하는 단계; 상기 결과의 구조 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 제1금속배선의 일부를 노출시키는 제1, 제2 및 제3비아홀을 형성하는 단계; 상기 제1, 제2 및 제3비아홀을 매립시키는 제1, 제2 및 제3플러그를 형성하는 단계; 상기 제2층간절연막 상에 상기 제1플러그와 연결되는 제2금속배선을 형성하는 단계; 상기 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 제2금속배선의 양측벽에 스페이서를 형성하는 단계; 상기 결과물 전면에 레지스터용 박막 및 식각정지막을 차례로 형성하는 단계; 상기 식각정지막 및 레지스터용 박막을 선택적으로 식각하여 상기 제2 및 제3플러그와 연결되는 레지스터를 형성하는 단계; 및 상기 결과물 상에 제3층간절연막을 형성한 후, 이를 씨엠피하는 단계를 포함한다.

Description

반도체 소자의 레지스터 형성방법{METHOD FOR FORMING RESISTOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래의 반도체 소자의 레지스터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 레지스터 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 22 : 제1층간절연막
23 : 제1금속배선 24 : 제2층간절연막
h1, h2, h3 : 제1, 제2 및 제3비아홀
25a, 25b, 25c : 제1, 제2 및 제3플러그
26 : 제2금속배선 27 : 절연막
27a : 스페이서 28 : 레지스터용 박막
29 : 식각정지막 30 : 레지스터
31 : 제3층간절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 공정을 단순화시키고, 제조 원가를 감소시키기 위한 반도체 소자의 레지스터 형성방법에 관한 것이다.
높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resistance & Capacitance)을 갖는 바, 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.
한편, 아날로그 소자(Analog Device)의 경우, 상기한 MIM 캐패시터 이외에 레지스터(Resistor)나 인덕터(Inductor) 등의 모듈이 추가로 요구되는데, 이와 같은 모듈을 별도로 구성할 경우, 마스크 공정이 추가되어야만 한다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 레지스터 형성방법을 설명하기 위한 공정별 단면도이다.
종래의 반도체 소자의 레지스터 형성방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 레지스터 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(1) 상에 제1층간절연막(2)을 형성한 다음, 상기 제1층간절연막(2) 상에 제1금속배선(3)을 형성한다. 이때, 상기 제1금속배선(3)으로는 알루미늄(Al)을 이용한다. 이어서, 상기 결과의 구조 상에 제2층간절연막(4) 및 얼라인 키(Align Key) 형성영역(미도시)을 한정하는 제1감광막패턴(5)을 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2층간절연막(4)을 소정 두께만큼 식각하여 얼라인 키(6)를 형성한다. 이어, 상기 제1감광막패턴을 제거한 후, 상기 얼라인 키(6)를 포함한 상기 제2층간절연막(4) 상에 레지스터용 박막(7) 및 식각정지막(8)을 차례로 형성한다. 이때, 상기 레지스터용 박막(7)으로는 TaN 및 TiN 중 어느 하나를 이용한다. 또한, 상기 식각정지막(8)으로는 SiN을 이용한다.
그리고, 도 1c에 도시된 바와 같이, 상기 식각정지막(8) 및 레지스터용 박막(7)을 선택적으로 식각하여 레지스터(9)를 형성한다.
이후, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제3층간절연막(10)을 형성한 후, 이를 화학적 기계적 연마(Chemical Mechanical Polishing; 이하, 씨엠피)하여 평탄화시킨다. 그리고나서, 상기 제3층간절연막(10) 및 상기 제2층간절연막(4)의 일부분을 선택적으로 식각하여 상기 제1금속배선(3) 및 상기 레지스터(9)의 일부를 노출시키는 제1 및 제2비아홀(Via Hole)(h1, h2)을 형성하고 나서, 상기 제1 및 제2비아홀(h1, h2)을 매립시키는 제1 및 제2플러그(11a, 11b)를 형성한다. 이후, 공지의 공정을 통해 상기 제3층간절연막(10) 상에 상기 제1 및 제2플러그(11a, 11b)와 연결되는 제2금속배선(12)을 형성한다.
그러나, 종래의 기술에서는 얼라인 키 형성 공정이 추가됨에 따라서, 공정 수가 늘어남은 물론, 공정 비용도 증가하는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 얼라인 키 형성 공정 추가에 따른 공정 비용 문제를 해결하여 제조 원가를 감소시킬 수 있음은 물론, 공정을 단순화시킬 수 있는 반도체 소자의 레지스터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 레지스터 형성방법은, 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제1금속배선을 형성하는 단계; 상기 결과의 구조 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 제1금속배선의 일부를 노출시키는 제1, 제2 및 제3비아홀을 형성하는 단계; 상기 제1, 제2 및 제3비아홀을 매립시키는 제1, 제2 및 제3플러그를 형성하는 단계; 상기 제2층간절연막 상에 상기 제1플러그와 연결되는 제2금속배선을 형성하는 단계; 상기 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 제2금속배선의 양측벽에 스페이서를 형성하는 단계; 상기 결과물 전면에 레지스터용 박막 및 식각정지막을 차례로 형성하는 단계; 상기 식각정지막 및 레지스터용 박막을 선택적으로 식각하여 상기 제2 및 제3플러그와 연결되는 레지스터를 형성하는 단계; 및 상기 결과물 상에 제3층간절연막을 형성한 후, 이를 씨엠피하는 단계를 포함한다.
여기서, 상기 절연막으로는 실리콘 옥사이드(Silicon Oxide), 실리콘 나이트라이드(Silicon Nitride), 실리콘 카바이드(Silicon Carbide) 및 다공성 저유전(Porous low-k)물질 중 어느 하나를 이용하며, 상기 절연막은 300~5000Å의 두께로 형성한다. 또한, 상기 식각정지막으로는 SiN 및 SiC 중 어느 하나를 이용한다.
본 발명에 따르면, 얼라인 키 형성 공정을 생략할 수 있으므로 공정을 단순화시킬 수 있고, 제조 원가도 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 레지스터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 레지스터 형성방법은, 도 2a에 도시된 바와 같이, 먼저 반도체 기판(21) 상에 제1층간절연막(22)을 형성한 다음, 상기 제1층간절연막(22) 상에 제1금속배선(23)을 형성한다. 이때, 상기 제1금속배선(23)으로는 알루미늄(Al)을 이용한다.
그다음, 상기 결과의 구조 상에 제2층간절연막(24)을 형성한 후, 상기 제2층 간절연막(24)을 선택적으로 식각하여 상기 제1금속배선(23)의 일부를 노출시키는 제1, 제2 및 제3비아홀(h1, h2, h3)을 형성하고 나서, 상기 제1, 제2 및 제3비아홀(h1, h2, h3)을 매립시키는 제1, 제2 및 제3플러그(25a, 25b, 25c)를 형성한다. 이후, 공지의 공정을 통해 상기 제2층간절연막(24) 상에 상기 제1플러그(25a)와 연결되는 제2금속배선(26)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 결과물 상에 절연막(27)을 형성한다. 여기서, 상기 절연막(27)은 실리콘 옥사이드(Silicon Oxide), 실리콘 나이트라이드(Silicon Nitride), 실리콘 카바이드(Silicon Carbide) 및 다공성 저유전(Porous low-k)물질 중 어느 하나를 이용하여 300~5000Å의 두께로 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 절연막을 식각하여 상기 제2금속배선(26)의 양측벽에 스페이서(27a)를 형성한다. 한편, 상기 스페이서(27a)는 후속으로 형성되는 레지스터용 박막을 식각할 때에, 상기 레지스터용 박막이 상기 제2금속배선(26)의 양측벽에 잔류되는 것을 방지하기 위하여 형성한다.
그런다음, 상기 결과물 전면에 레지스터용 박막(28) 및 식각정지막(29)을 차례로 형성한다. 이때, 상기 레지스터용 박막(28)으로는 TaN 및 TiN 중 어느 하나를 이용하며, 상기 식각정지막(29)으로는 SiN 및 SiC 중 어느 하나를 이용한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 식각정지막(29) 및 레지스터용 박막(28)을 선택적으로 식각하여 상기 제2 및 제3플러그(25b, 25c)와 연결되는 레지스터(30)를 형성한다. 이어서, 상기 결과물 상에 제3층간절연막(31)을 형성한 후, 이를 씨엠피하여 평탄화시킨다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 얼라인 키 형성공정을 생략할 수 있으므로 공정을 단순화시킬 수 있고, 제조 원가를 감소시킬 수 있다.
이상에서와 같이, 본 발명은 레지스터와 연결될 제2 및 제3플러그를 먼저 형성한 후에, 상기 제2 및 제3플러그와 연결되는 레지스터를 형성함으로써, 종래의 얼라인 키 형성 공정을 생략할 수 있다. 따라서, 본 발명은 공정을 단순화시킬 수 있음은 물론, 제조 원가를 감소시킬 수 있다.

Claims (4)

  1. 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 제1금속배선을 형성하는 단계;
    상기 제1금속배선이 형성된 결과의 구조 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1금속배선의 일부를 노출시키는 제1비아홀, 제2비아홀 및 제3비아홀을 형성하는 단계;
    상기 제1비아홀, 제2비아홀 및 제3비아홀을 각각 매립하는 제1플러그, 제2플러그 및 제3 플러그를 형성하는 단계;
    상기 제2층간절연막 상에 상기 제1플러그와 연결되는 제2금속배선을 형성하는 단계;
    상기 제2금속배선이 형성된 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 제2금속배선의 양측벽에 스페이서를 형성하는 단계;
    상기 제2금속배선의 양측벽에 상기 스페이서가 형성된 결과물 전면 상에 레지스터용 박막 및 식각정지막을 차례로 형성하는 단계;
    상기 식각정지막 및 레지스터용 박막을 선택적으로 식각하여 상기 제2플러그 및 제3플러그와 연결되는 레지스터를 형성하는 단계; 및
    상기 레지스터가 형성된 결과물 상에 제3층간절연막을 형성한 후, 이를 씨엠피하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 레지스터 형성방법.
  2. 제 1항에 있어서, 상기 제2금속배선이 형성된 결과물 상에 형성된 절연막으로는 실리콘 옥사이드(Silicon Oxide), 실리콘 나이트라이드(Silicon Nitride), 실리콘 카바이드(Silicon Carbide) 및 다공성 저유전(Porous low-k)물질 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 레지스터 형성방법.
  3. 제 1항에 있어서, 상기 제2금속배선이 형성된 결과물 상에 형성된 절연막은 300~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 레지스터 형성방법.
  4. 제 1항에 잇어서, 상기 식각정지막으로는 SiN 및 SiC 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 레지스터 형성방법.
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