KR100596417B1 - 반도체 소자의 엠아이엠 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 MIM 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 정전용량을 증가시킴과 동시에 공정을 생산단가를 줄일 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다.
본 발명의 상기 목적은 반도체 소자의 MIM 캐패시터 제조방법에 있어서, 소정의 구조물이 형성된 기판상에 제 1 금속층을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 1 층간절연막을 형성하고 패터닝하는 단계; 상기 패터닝된 층간절연막의 상부에 제 2 금속층, 유전막 및 제 3 금속층을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 2 층간절연막을 형성하는 단계; 및 상기 제 2 층간절연막을 패터닝하고 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 엠아이엠 캐패시터 제조방법은 종래의 반도체 제조공정에 사용되어지는 배선층간 절연막의 측벽을 이용하여 캐패시터의 정전용량을 증가시키며, 추가의 레티클 제작없이 기존의 레티클을 반복 사용함으로써 생산 단가를 줄일 수 있는 효과가 있다.
MIM, 레티클, 캐패시터
Description
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 제조방법을 도시한 공정단면도.
본 발명은 반도체 소자의 MIM(Metal-Insulator-Metal) 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 정전용량을 증가시킴과 동시에 공정을 생산단가를 줄일 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라 PIP(Poly-Insulator-Poly) 캐패시터 또는 MIM 캐패시터를 사 용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS(Metal Oxide Semiconductor) 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 더 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)와 TCC(Temperature Coefficient for Capacitor)가 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는 데 매우 유리하다.
반도체 소자의 집적도가 증가함에 따라 종래의 MIS(Metal-Insulator-Semiconductor) 캐패시터는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 캐패시터를 대체할 수 있는 MIM 캐패시터에 대한 필요성이 커지고 있다.
현재 가장 많이 사용되고 있는 유전막으로는 PECVD(Plasma Enhanced Chemical Vapour Deposition)에 의한 실리콘 산화막(SiO2) 또는 실리콘질화막(SiN)이다. 이러한 유전막들을 사용할 경우 유전밀도(capacitance density)는 1fF/㎛2 정도를 얻을 수 있다. 그러나 최근 반도체 집적도가 증가함에 따라 많은 사용자들은 최대 3fF/㎛2의 유전밀도를 갖는 MIM 캐패시터를 요구하고 있다. Y.L.Tu 등은 2003 년 VLSI symposium 을 통해 3fF/㎛2를 확보할 수 있는 새로운 유전막으로 Ta2O5
, Al2O3, HfO2 등을 제시하고 있으나 아직까지는 MIM 캐패시터에 상용화되고 있지는 않다.
이하에서는 종래기술에 따른 MIM 캐패시터의 제조방법을 도 1a 내지 도 1d를 참조해서 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 제1금속막(11)과 유전체막(12) 및 제2금속막(13)을 차례로 형성한다. 여기서, 상기 하지층(10)은 트랜지스터 및 표면 평탄화가 이루어진 층간절연막을 포함하는 것으로 이해될 수 있다.
다음, 도 1b에 도시된 바와 같이, 제2금속막(13) 상에 공지된 포토리소그라피 공정을 통해 제1감광막 패턴(14)을 형성하고, 그런 다음, 상기 제1감광막 패턴(14)을 식각 마스크로 이용해서 상기 제2금속막(13)과 유전체막(12)을 식각함으로써 캐패시터 상부 전극(13a)을 얻는다.
다음으로, 상기 제1감광막 패턴을 제거한 상태에서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 재차 포토리소그라피 공정을 통해 캐패시터 하부 전극의 형성을 위한 제2감광막 패턴(15)을 형성하고, 그런 다음, 노출된 제1금속막 부분을 식각하여 캐패시터 하부 전극(11a)을 얻음으로써, MIM 캐패시터를 완성한다. 도면부호 11b는 로직 영역에서의 회로 배선을 나타낸다.
이후, 도 1d에 도시된 바와 같이, 상기 결과물 상에 층간절연막(16)을 형성 한 상태에서, 상기 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 캐패시터 하부 및 상부 전극(11a, 13a)과 회로 배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 그런 다음, 각 콘택홀들 내에 도전막을 매립시켜 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 각각 콘택되는 플러그(17)를 형성한다. 그리고 나서, 상기 층간절연막(16) 상에 금속막을 증착한 후, 이를 패터닝하여 플러그(17)에 의해 상기 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 전기적으로 각각 콘택되는 금속 전극들(18)을 형성한다.
그러나, 상기와 같은 종래의 MIM 캐패시터 제조방법은 상부 전극의 형성 후에 하부 전극을 형성함으로써 용량(capacitance)의 형성이 상부 전극으로 덮여진 면적에서만 이루어진다. 따라서 높은 Q값과 낮은 전압율(Voltage coefficient)을 얻기 위해서는 단위 면적당 높은 용량이 요구되고, 이를 확보하기 위해서는 캐패시터 전극 면적의 확대가 필요하다. 하지만 상기 전극 면적의 확대는 칩 면적의 낭비가 초래되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 반도체 제조공정에 사용되어지는 배선층간 절연막의 측벽을 이용하여 캐패시터의 정전용량을 증가시키며, 추가의 레티클(reticle) 제작없이 기존의 레티클을 반복 사용함으로써 생산 단가를 줄일 수 있는 반도체 소자의 엠아이엠 캐패시터 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 MIM 캐패시터 제조방법에 있어서, 소정의 구조물이 형성된 기판상에 제 1 금속층을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 1 층간절연막을 형성하고 패터닝하는 단계; 상기 패터닝된 층간절연막의 상부에 제 2 금속층, 유전막 및 제 3 금속층을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 2 층간절연막을 형성하는 단계; 및 상기 제 2 층간절연막을 패터닝하고 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시한 바와 같이, 소정의 구조물이 형성된 기판상에 하부 전극을 형성한다. 트랜지스터를 형성하는 공정(기판공정 또는 FEOL; Front End Of the Line)이 완료된 기판의 상부에 하부소자와의 절연을 위한 제 1 절연막(31)을 형성하고 상기 제 1 절연막의 상부에 캐패시터의 하부 전극이 될 제 1 금속층(32)을 적층한다. 상기 제 1 금속층은 Al, Al 합금, Ti 및 TiN의 단일층 또는 그들의 복합층을 사용하며, 바람직하게는 Ti, TiN, Al-Cu, Ti 및 TiN의 순서로 이루어진 복합층을 사용한다.
이어 상기 제 1 금속층을 패터닝한다. 즉 Ti, TiN, Al-Cu, Ti 및 TiN으로 이루어진 제 1 금속층의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 금속층을 패터닝한 후 상기 포토레지스트를 제거하여 하부 전극을 형성한다. 상부 전극을 먼저 패터닝하는 종래기술과 달리 하부 전극을 먼저 패터닝하는 것으로, 이 공정은 일반 로직 공정시 사용하는 통상의 배선공정과 동일하다.
다음, 도 2b에 도시한 바와 같이, 상기 기판의 상부에 제 1 층간절연막(33)을 형성하고 패터닝하여 트렌치를 형성한다. 상기 제 1 금속층이 형성된 기판에 제 1 층간절연막을 형성하고 평탄화한다. 상기 제 1 층간절연막은 배선 사이의 매몰정도를 향상시키기 위해 USG(Undoped Silica Glass)를 적층한 후 기생 캐패시턴스 감소를 위해 HDP-FSG(High Density Plasma-Fluorinated Silica Glass) 등과 같이 낮은 유전상수를 갖는 절연막을 증착하여 형성한다.
이어 상기 평탄화된 제 1 층간절연막의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 층간절연막을 패터닝한 후 상기 포토레지스트를 제거하여 트렌치를 형성한다.
다음, 도 2c에 도시한 것과 같이, 제 2 금속층(34), 유전막(35), 상부 전극(36)을 형성한다. 패터닝된 제 1 층간절연막의 상부에 제 2 금속층, 유전막 및 캐패시터의 상부 전극이 될 제 3 금속층을 증착한다. 상기 제 2 금속층은 캐패시터의 용량을 증가시키기 위하여 증착되는 막으로 접촉층으로 Ti와 확산방지층으로 TiN의 복합층을 사용하는 것이 바람직하며, 상기 복합층은 1500 내지 2000Å의 두께로 형성하는 것이 바람직하다. 상기 유전막은 PECVD(Plasma Enhanced Chemical Vapour Deposition) 방식으로 증착된 SiO2, SiON 또는 SiN 등을 사용하며, 상기 유전막은 500 내지 1000Å의 두께로 증착한다. 상기 제 3 금속층은 접촉층으로 Ti와 확산방지층으로 TiN의 복합층을 사용하는 것이 바람직하며, 상기 복합층은 1500 내지 2000Å의 두께로 형성하는 것이 바람직하다.
다음, 도 2d에 도시한 것과 같이, 상기 제 2 금속층, 유전막 및 제 3 금속층을 패터닝한다. 상기 제 3 금속층의 상부에 포토레지스트를 도포하고, 사진공정을 통하여 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 3 금속층, 유전막 및 제 2 금속층을 패터닝한 후 상기 포토레지스트를 제거하여 캐패시터부를 형성한다. 상기 포토레지스트를 패터닝시 상기 제 1 금속층을 패터닝시 사용한 레티클을 사용하여 포토레지스틀 패터닝한다. 이와 같이 전 공정에서 사용된 레티클을 후속 공정에서 다시 사용함으로써 별도의 레티클 제작이 필요하지 않으므로 제조공정의 단가가 줄어들어 비용절감에 효과적이다.
다음, 도 2e에 도시한 것과 같이, 제 2 층간절연막(37)을 형성하고 패터닝한 후 콘택(38)을 형성한다. 상기 캐패시터가 형성된 기판의 상부에 제 2 층간절연막을 형성하고 상기 제 2 층간절연막을 패터닝하여 비아홀을 형성한다. 이어 상기 비 아홀에 금속층을 매립하고 평탄화하여 하부 전극과 상부 전극에 콘택을 형성한다. 상기 제 2 층간절연막은 PECVD 방식으로 증착된 TEOS를 사용할 수 있으며, 상기 제 1 층간절연막과 동일한 물질을 사용하는 것이 바람직하다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 엠아이엠 캐패시터 제조방법은 종래의 반도체 제조공정에 사용되어지는 배선층간 절연막의 측벽을 이용하여 캐패시터의 정전용량을 증가시키며, 추가의 레티클 제작없이 기존의 레티클을 반복 사용함으로써 생산 단가를 줄일 수 있는 효과가 있다.
Claims (8)
- 반도체 소자의 MIM 캐패시터 제조방법에 있어서,소정의 구조물이 형성된 기판상에 제 1 금속층을 형성하고 패터닝하는 단계;상기 제 1 금속층 패턴이 형성된 기판의 상부에 제 1 층간절연막을 형성하고 패터닝하여 상기 제 1 금속층 패턴을 노출시키는 단계;상기 패터닝된 층간절연막의 상부에 제 2 금속층, 유전막 및 제 3 금속층을 형성하고 상기 제 2 금속층, 유전막 및 제 3 금속층을 상기 제 1 금속층을 패터닝시 사용된 레티클을 사용한 포토공정으로 패터닝하는 단계;상기 기판의 상부에 제 2 층간절연막을 형성하는 단계; 및상기 제 2 층간절연막을 패터닝하고 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 1 금속층은 Ti, TiN, Al-Cu, Ti 및 TiN의 순서로 이루어진 복합층임을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 1 층간절연막은 USG를 적층한 후 HDP방식으로 증착된 FSG인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 유전막은 PECVD 방식으로 증착된 SiO2 또는 SiN 임을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 유전막은 500 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 2 금속층은 Ti/TiN의 복합층으로 1500 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 3 금속층은 Ti/TiN의 복합층으로 1500Å 이하로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
- 제 1항에 있어서,상기 제 2 층간절연막은 PECVD방식으로 증착된 TEOS 또는 HDP방식으로 증착된 FSG인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
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