KR100607354B1 - 반도체 소자의 엠아이엠 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 MIM 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 정전용량을 증가시킴과 동시에 하부전극을 이루는 금속층간의 계면에서 유전막의 불균일도로 인해 발생하는 누설전류를 감소시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

본 발명의 상기 목적은 소정의 구조물이 형성된 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막의 상부에 제 1 도전층을 증착하고 패터닝하는 단계, 상기 기판에 제 2 도전층, 유전체막, 제 3 도전층을 형성하고 패터닝하는 단계 및 상기 기판에 제 2 절연막을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법에 의해 달성된다.

따라서, 본 발명의 반도체 소자의 MIM 캐패시터 제조방법은 하부 전극 형성 후 금속막을 추가 증착함으로써 하부 전극의 불균일한 측벽에서 발생하는 누설전류 증가 현상을 방지하고, 스택형 구조를 적용하여 면적을 늘림으로써 정전 용량을 증가시킬 수 있는 효과가 있다.

캐패시터, 누설전류, MIM,

Description

반도체 소자의 엠아이엠 캐패시터 제조방법{Method for fabricating MIM capacitor of semiconductor device}

도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조방법을 도시한 공정단면도.

도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 제조방법을 도시한 공정단면도.

도 3은 하부 전극의 측벽에 식각률의 차이에 의하여 단차가 형성된 단면도.

본 발명은 반도체 소자의 MIM(Metal-Insulator-Metal) 캐패시터 제조방법에 관한 것으로, 보다 자세하게는 정전용량을 증가시킴과 동시에 하부전극을 이루는 금속층간의 계면에서 유전막의 불균일로 인해 발생하는 누설전류를 감소시킬 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다.

캐패시터의 유전막으로는 보통 SiO₂/Si₃N₄계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly-Insulator-Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.

또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)와 TCC(Temperature Coefficient for Capacitor)가 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는 데 매우 유리하다.

반도체 소자의 집적도가 증가함에 따라 종래의 MIS(Metal-Insulator-Semiconductor) 캐패시터는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 캐패시터를 대체할 수 있는 MIM 캐패시터에 대한 필요성이 커지고 있다.

이하에서는 상기한 MIM 캐패시터의 제조방법을 도 1a 내지 도 1d를 참조해서 설명하도록 한다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 제1금속막(11)과 유전체막(12) 및 제2금속막(13)을 차례로 형성한다. 여기서, 상기 하지층(10)은 트랜지스터 및 표면 평탄화 가 이루어진 층간절연막을 포함하는 것으로 이해될 수 있다.

다음, 도 1b에 도시된 바와 같이, 제2금속막(13) 상에 공지된 포토리소그라피 공정을 통해 제1감광막 패턴(14)을 형성하고, 그런 다음, 상기 제1감광막 패턴(14)을 식각 마스크로 이용해서 상기 제2금속막(13)과 유전체막(12)을 식각함으로써 캐패시터 상부 전극(13a)을 얻는다.

다음으로, 상기 제1감광막 패턴을 제거한 상태에서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 재차 포토리소그라피 공정을 통해 캐패시터 하부 전극의 형성을 위한 제2감광막 패턴(15)을 형성하고, 그런 다음, 노출된 제1금속막 부분을 식각하여 캐패시터 하부 전극(11a)을 얻음으로써, MIM 캐패시터를 완성한다. 미설명된 도면부호 11b는 로직 영역에서의 회로 배선을 나타낸다.

이후, 도 1d에 도시된 바와 같이, 상기 결과물 상에 층간절연막(16)을 형성한 상태에서, 상기 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 캐패시터 하부 및 상부 전극(11a, 13a)과 회로 배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 그런 다음, 각 콘택홀들 내에 도전막을 매립시켜 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 각각 콘택되는 플러그(17)를 형성한다. 그리고 나서, 상기 층간절연막(16) 상에 금속막을 증착한 후, 이를 패터닝하여 플러그(17)에 의해 상기 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 전기적으로 각각 콘택되는 금속 전극들(18)을 형성한다.

그러나, 상기와 같은 종래의 MIM 캐패시터 제조방법은 상부 전극의 형성 후에 하부 전극을 형성하는 것으로 인해, 용량(capacitance)의 형성이 상부 전극으로 덮여진 면적에서만 이루어질 뿐, 하부 전극의 측면에서는 이루어지지 않으며, 그래서, 높은 Q값과 낮은 전압율(Voltage coefficient)을 얻기 위해서는 단위 면적당 높은 용량을 가져야만 한다는 것과 관련해서, 원하는 용량을 확보하기 위해서는 필연적으로 캐패시터 전극 면적의 확대가 필요하므로, 칩 면적의 낭비가 초래되며, 결과적으로, 고집적화 측면에서 바람직하지 못하다.

대한민국 공개특허 제 2002-82549호에 하부 전극의 일측 측면을 감싸도록 상부 전극을 형성하는 방법에 대하여 기재되어 있으나 상기의 기술은 일측 측면만 저장 용량이 증가하였고, 소자의 소형화에는 문제가 있다. 또한 Tu 등의 미합중국 특허 US6,271,084호에는 집적도를 높이기 위하여 대머신 방식을 이용하여 캐퍼시터를 형성하는 기술이 기재되어 있으나, 상기 기술은 상부 전극 형성시 전극물질이 유전체막의 측벽에 재증착되어 쇼트를 유발시키는 현상이 발생하는 문제가 있다.

현재 가장 많이 사용되고 있는 유전막으로는 PECVD(Plasma Enhanced Chemical Vapour Deposition)에 의한 실리콘 산화막(SiO₂) 또는 실리콘질화막(SiN)이다. 이러한 유전막들을 사용 할 경우 유전밀도(capacitance density)는 1fF/㎛² 정도를 얻을 수 있다. 그러나 최근 반도체 집적도가 증가함에 따라 많은 사용자들은 최대 3fF/㎛²의 유전밀도를 갖는 MIM 캐패시터를 요구하고 있다. Y.L.Tu 등은 2003년 VLSI symposium 을 통해 3fF/㎛²를 확보 할 수 있는 새로운 유전막으로 Ta₂O₅, Al₂O₃, HfO₂ 등을 제시하고 있으나 아직까지는 MIM 캐패시터에 상용화되고 있 지는 않다. 한편, 이와 같은 문제를 해결하고자 종래의 평판 구조의 캐패시터에서 하부 전극의 측벽도 캐패시터의 일부로 사용하여 캐패시턴스를 높이고자 하는 스택형 MIM 캐패시터가 제시되었다. 그러나 상기 스택형 구조의 MIM 캐패시터는 누설 전류가 크다는 단점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 스택형 구조를 적용하여 면적을 늘림으로써 정전 용량을 증가시킴과 동시에 하부 전극 형성후 금속막을 추가 증착하여 하부 전극의 불균일한 측벽에서 발생하는 누설전류를 개선하여 신뢰성이 향상된 반도체 소자의 MIM 캐패시터 제조방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 소정의 구조물이 형성된 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막의 상부에 제 1 도전층을 증착하고 패터닝하는 단계, 상기 기판에 제 2 도전층, 유전체막, 제 3 도전층을 형성하고 패터닝하는 단계 및 상기 기판에 제 2 절연막을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정단면도이다.

먼저, 도 2a는 소정의 구조물이 형성된 기판상에 하부 전극을 형성한다. 트랜지스터를 형성하는 공정(기판공정 또는 FEOL; Front End Of the Line)이 완료된 기판(30)의 상부에 하부소자와의 절연을 위한 제 1 절연막(31)을 형성하고 상기 제 1 절연막의 상부에 캐패시터의 하부 전극이 될 제 1 도전층(32)을 적층한다. 상기 제 1 도전층은 Al, Al 합금, Ti 및 TiN의 단일층 또는 그들의 복합층을 사용할 수 있는데, 본 실시예에서는 Al(21), Ti(22) 및 TiN(23)으로 이루어진 복합층을 하부 전극으로 사용하였다.

이어 상기 제 1 도전층을 패터닝한다. 즉 Al, Ti 및 TiN으로 이루어진 제 1 도전층의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 도전층을 패터닝한 후 상기 포토레지스트를 제거하여 하부 전극을 형성한다.

이때 도 3에서와 같이, 하부 전극의 형성시 상기 제 1 도전층(Al, Ti, TiN) 사이의 식각률 차이에 의해 측벽에는 균일하지 못한 표면상태를 보이게 되고, 이후에 적층되는 유전막에 의하여 더욱 불균일한 표면상태를 가지고 결국 이 부분은 누설 전류가 증가하는 원인이 된다.

따라서 도 2b에 도시한 바와 같이, 본 발명에서는 하부 전극 형성 후 하부 전극의 상부에 제 2 도전층을 한번 더 증착하여 하부 전극의 형성시 식각률 차이에 의해 측벽에는 발생되는 오차를 제 2 도전층으로 보정한다. 상기 제 2 도전층(33)은 Ti 나 TiN 또는 Ti/TiN의 복합층으로 형성할 수 있으며, 전체적인 두께는 1500Å 이하인 것이 바람직하다.

다음, 도 2c에 도시한 것과 같이, 유전체막(34) 및 제 3 도전층(35)을 형성하고 상기 제 3 도전층, 유전체막 및 제 2 도전층을 패터닝한다. 제 2 도전층의 상부에 유전체막과 상부 전극이 될 제 3 도전층을 증착한다. 상기 유전체막은 PECVD(Plasma Enhanced Chemical Vapour Deposition), PVD(Physical Vapour Deposition), CVD(Chemical Vapour Deposition) 및 SOG(Spin-On-Glass)를 이용하여 Ta₂O₅, Si₃N₄, Si₃O₂, BaSrTiO₃ , SiO₂, SiON, 또는 SiN을 증착하여 사용할 수 있다. 보다 자세하게는 PECVD 공정을 이용한 SiO₂, SiON, 또는 SiN를 증착하여 사용하는 것이 바람직하고, 누설전류의 향상 및 정전용량의 증가를 위해서는 PECVD 공정을 이용한 SiN/SiON 복합막을 500 내지 1000Å로 증착하여 사용하는 것이 바람직하다. 상기 제 2 도전층은 Ti(24)/TiN(25)의 복합층으로 이루어지며 1500 내지 2000Å로 증착하여 사용하는 것이 바람직하다.

이어, 상기 제 3 도전층, 유전체막 및 제 2 도전층을 패터닝한다. 상기 제 3 도전층의 상부에 포토레지스트를 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한 후 상기 패터닝된 포토레지스트를 마스크로 상기 제 3 도전층, 유전체막 및 제 2 도전층을 패터닝한 후 상기 포토레지스트를 제거하여 하부 전극(32) 및 상부 전극(35)을 갖는 캐패시터를 형성한다.

다음, 도 2d에 도시한 것과 같이, 캐패시터의 전극에 배선을 형성한다. 상기 캐패시터가 형성된 기판의 상부에 제 2 절연막(36)을 형성하고 상기 제 2 절연막을 포토레지스트를 이용한 사진 식각공정으로 패터닝하여 상부 전극을 노출시키는 비아홀을 형성하고 후속 배선 공정을 진행한다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 반도체 소자의 MIM 캐패시터 제조방법은 하부 전극 형성 후 금속막을 추가 증착함으로써 하부 전극의 불균일한 측벽에서 발생하는 누설전류 증가 현상을 방지하고, 스택형 구조를 적용하여 면적을 늘림으로써 정전 용량을 증가시킬 수 있는 효과가 있다.

Claims (6)

1. 반도체 소자의 MIM 캐패시터 제조방법에 있어서,

   소정의 구조물이 형성된 기판상에 제 1 절연막을 형성하는 단계;

   상기 제 1 절연막의 상부에 Al, Al 합금, Ti 및 TiN의 복합층인 제 1 도전층을 증착한 다음 패터닝하는 단계;

   상기 제 1 도전층 상에 제 2 도전층, 유전체막, 제 3 도전층을 순차적으로 형성하고 패터닝하는 단계; 및

   상기 기판에 제 2 절연막을 형성하고 패터닝하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
2. 삭제
3. 제 1항에 있어서,

   상기 제 2 도전층은 Ti, TiN 또는 Ti/TiN을 1500Å로 형성한 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
4. 제 1항에 있어서,

   상기 유전체막은 PECVD 공정을 이용한 SiO₂, SiON, 또는 SiN임을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
5. 제 1항에 있어서,

   상기 유전체막은 PECVD 공정을 이용하여 500 내지 1000Å의 두께로 증착된 SiN/SiON 복합막임을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
6. 제 1항에 있어서,

   상기 제 2 도전층은 상기 제 1 도전층의 패터닝시 식각률의 차이에 의하여 측벽에 형성된 불균일한 표면상태를 보정하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.

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