KR0176162B1 - 반도체 메모리 소자 및 그 저항층 형성방법 - Google Patents
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Abstract
반도체 메모리 소자 및 그 저항층 형성방법에 대해 기재되어 있다.
반도체 기판 상에 게이트 전극 및 이를 절연시키기 위한 절연층을 형성하는 제1 단계, 상기 절연층 상에 제1 도전층을 증착한 다음 에치-백(etch-back)하여 주변회로부 내의 상기 제1 도전층을 제거하는 제2 단계, 및 에치-백 공정이 수행된 상기 결과물 상에 제2 도전층을 증착한 다음 패터닝하여 셀어레이부 내에 패드도전층 및 주변회로부 내에 저항층을 형성하는 제3 단계를 구비한다. 따라서, 일정한 저항값을 갖는 저항층을 형성할 수 있다.
Description
제1도 및 제2도는 종래 일 방법에 따른 반도체 메모리소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들이다.
제3도 및 제4도는 종래 다른 방법에 따른 반도체 메모리소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들이다.
제5도 내지 제8도는 본 발명의 일 실시예에 의한 반도체 메모리 소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 메모리 소자 및 그 저항층 형성방법에 관한 것으로, 특히 저항층을 패드도전층 형성시 동시에 형성함으로써 일정한 저항값을 얻을 수 있는 반도체 메모리 소자 및 그 저항층 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자에 있어서 저항층은, 회로상에서 시간지연(time delay)의 목적으로 사용되며, 이러한 목적을 달성하기 위해 저항층은 안정된 저항값, 즉 균일한 저항값을 유지할 수 있어야 한다.
상기 저항층은 도전층에 의해 구현되며, 종래의 경우 커패시터 상부전극 형성을 위한 도전층 형성시 동시에 형성하였다.
제1도 및 제2도는 종래 일 방법에 따른 반도체 메모리소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들로서, 반도체 기판(10)에, 통상의 공정을 이용하여 트랜지스터와 비트라인까지 형성한 후, 실리콘산화물을 전면에 증착하여 층간절연층(12)을 형성한다. 이어서 트랜지스터의 소오스와 커패시터의 하부전극을 연결시키기 위한 접촉창을 형성하고, 그 결과물 전면에 다결정실리콘을 증착한 다음 패터닝하여 커패시터의 하부전극(14)을 형성한다. 계속해서, 하부전극이 형성된 결과물 전면에 유전물질과 다결정실리콘을 적층하여 절연층(16) 및 도전층(18)을 형성한다(제1도).
통상의 사진공정을 이용하여 상기 도전층(18) 및 절연층(16)을 패터닝함으로써 셀어레이부 내에는 커패시터의 유전체막(20) 및 상부전극(22)을 형성하고, 주변회로부에는 저항층(22')을 형성한다(제2도).
상술한 바와 같은 종래의 일 방법에 따르면, 하부전극(14) 형성후, 유전체막 및 상부전극 형성을 위한 절연층 및 도전층(16 및 18)을 적층하고, 한 번의 사진식각 공정을 수행하여 셀어레이부의 상부전극(22)과 주변회로부의 저항층(22')을 형성한다.
그러나, 반도체 소자가 고집적화됨에 따라 상기 방법에 따라 저항층을 형성할 경우에는 균일한 저항값을 갖는 저항층을 수득하기가 곤란한 문제점이 발생된다.
고집적화에 따라 감소된 셀 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 하나로, 고유전물질을 이용하는 방법이 알려져 있다. 반도체 메모리소자의 커패시터의 유전체막으로 사용하던 기존의 물질, 즉 산화막, ONO(Oxide/ Nitride/ Oxide) 또는 NO(Nitride/ Oxide) 등은 물질자체의 유전율이 작으므로(산화막의 경우 약 3,8이고, 질화막의 경우 약 7.8이다), 고유전물질이나 강유전물질을 사용하여 커패시터의 유전체막을 형성하는 방법이 연구되고 있다.
고유전물질 중에서 특히 Ta2O5(오산화탄탈륨)의 경우는 우수한 유전율 및 단차도포성 때문에 더 많은 연구가 이루어지고 있으며, 커패시터 유전체막으로서의 Ta2O5를 사용하는 경우, 하부전극 재료로는 다결정실리콘이, 상부 전극재료로는 Tin(질화티타늄), WN(질화텅스텐), WSix(텅스텐 실리사이드) 등과 다결정실리콘의 적층구조가 사용되고 있다.
제3도 및 제4도는 종래 다른 방법에 의한 반도체 메모리소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들로서, 커패시턴스를 증가시키기 위해 Ta2O5와 같은 고유전물질로 유전체막을 형성한 후, 상부전극과 저항층을 동시에 형성한 경우이다. 제3도 및 제4도에 있어서, 제1도 및 제2도에서와 동일한 참조부호는 동일한 물질을 나타낸다.
반도체 기판(10)에, 통상의 공정을 이용하여 트랜지스터와 비트라인까지 형성한 후, 실리콘산화물을 전면에 증착하여 층간절연층(12)을 형성한다. 이어서 트랜지스터의 소오스와 커패시터의 하부전극을 연결시키기 위한 접촉창을 형성하고, 그 결과물 전면에 다결정실리콘을 증착한 다음 패터닝하여 커패시터의 하부전극(14)을 형성한다. 계속해서, 상기 결과물 전면에 Ta2O5, 질화티타늄 및 다결정실리콘을 적층하여 유전체막으로 사용될 절연층(16), 반응방지막(17) 및 상부전극으로 사용될 도전층(18)을 형성한다(제3도).
통상의 사진공정을 이용하여 상기 도전층(18), 반응방지막(17) 및 절연층(16)을 패터닝함으로써 셀어레이부 내에는 커패시터의 유전체막(20) 및 상부전극(21 및 22)을 형성하고, 주변회로부에는 저항층(21' 및 22')을 형성한다(제4도).
상기와 같이 유전체막 형성을 위해 Ta2Os를 사용하는 경우, 유전체막의 전기적 특성을 향상시키기 위해서는 Ta2Os등과 같은 반응 또는 확산 방지막의 사용이 필수적이다. Ta2O5유전체막과 상부전극이 직접 접촉하게 되는 경우, 그 부분에서는 누설전류가 증가된다.
상술한 방법에 따르면, 한 번의 사진식각 공정을 실시함으로써 셀어레이부의 상부전극과 주변회로부의 저항층을 동시에 형성할 수 있으나, 상부전극 및 저항층 형성을 위한 상기 식각공정에서 유전체막으로 사용되는 Ta2O5에 의해 소자의 신뢰성에 나쁜 영향을 미치는 폴리머(polymer)가 형성되고, 통상 이를 제거하기 위해 추가 공정을 실시한다. 이때, 상기 폴리머 제거 공정에서 반응방지막(21 및 21')으로 사용되는 질화티타늄이 부분적으로 소모되어 주변회로부에서의 균일한 저항층(21' 및 22')을 수득하기가 곤란한 문제점이 발생된다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 저항층을 패드도전층 형성시 동시에 형성함으로써 일정한 저항값을 얻을 수 있는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 소자를 제조하는데 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 주변회로부와 셀어레이부로 구분된 반도체 기판; 상기 반도체 기판 상에 소자분리를 위해 형성된 필드산화막; 상기 반도체 기판 상에 형성된 게이트 전극; 셀어레이부의 상기 게이트 전극을 둘러싸도록 형성되고, 주변회로부의 반도체 기판 전면에 형성된 절연층; 셀어레이부의 상기 절연층과 절연층 사이에 형성된 패드 도전층; 및 주변회로부의 상기 절연층 상에 형성된 저항층을 구비하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
여기에서, 상기 패드 도전층 및 저항층은 한 번의 패터닝 공정으로 동시에 형성된 것이 바람직하다.
상기 다른 목적을 달성하기 위해 본 발명은, 반도체 메모리 소자의 저항층 형성방법에 있어서, 셀어레이부의 게이트와 게이트 사이에 형성되는 패드 도전층 형성시 주변회로부 내에 저항층을 동시에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법을 제공한다.
여기에서, 상기 패드 도전층 및 저항층은, 반도체 기판 상에 게이트 전극 및 이를 절연시키기 위한 절연층을 형성하는 제1 단계; 상기 절연층 상에 제1 도전층을 증착한 다음 에치-백(etch-back)하여 주변회로부 내의 상기 제1 도전층을 제거하는 제2 단계; 및 에치-백 공정이 수행된 상기 결과물 상에 제2 도전층을 증착한 다음 패터닝하여 셀어레이부 내에 패드도전층 및 주변회로부 내에 저항층을 형성하는 제3 단계를 통하여 형성할 수 있다.
본 발명의 바람직한 실시예에 따르면, 제2 단계의 에치백 공정시 셀어레이부 내의 게이트와 게이트 사이의 상기 제1 도전층의 일부를 전류시켜 표면을 평탄화하며, 상기 제1 도전층과 상기 절연층은 식각선택비가 큰 물질로 형성하여 상기 제1 도전층의 에치백 공정시 상기 절연층이 손상되지 않도록 한다.
상기 제2 단계의 에치백 공정시 상기 절연층을 식각종말점으로 이용하는 것이 바람직하다.
상기 제1 도전층은 2000Å - 3000Å의 두께로 형성할 수 있으며, 상기 패드 도전층 및 저항층은 불순물이 도우프된 다결정실리콘으로 형성하고, 상기 저항층은 주변회로부의 활성영역 및 소자분리영역에 형성하는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 메모리 소자 및 그 저항층 형성방법에 의하면, 저항층을 패드도전층 형성시 동시에 형성함으로써 일정한 저항값을 얻을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제5도 내지 제8도는 본 발명의 일실시예에 의한 반도체 메모리 소자의 저항층 형성방법을 설명하기 위해 도시한 단면도들이다.
제5도는 패드도전층을 형성하기 위한 제1 도전층(70)을 형성하는 단계를 도시한다.
구체적으로, 반도체 기판(50) 상에 통상의 열산화 공정을 이용하여 활성영역을 한정하는 필드산화막(55)을 형성하고, 그 결과물 상에 트랜지스터의 게이트 전극(60)을 형성한다. 이어서, 상기 게이트 전극을 절연시킬 목적으로 절연물 예컨대 고온산화물(HTO) 또는 실리콘질화물(SiN)을 이용하여 상기 게이트 전극을 둘러싸는 절연층(65)을 형성한다. 계속해서, 절연층(65)이 형성된 결과물 상에 도전물, 예컨대 다결정실리콘을 증착하여 패드도전층 형성을 위한 제1 도전층(70)을 형성한다.
바람직한 실시예에 따르면, 상기 제1 도전층(70)은 인접하는 게이트 전극(60)들 사이를 채우기에 충분한 두께, 예컨대 2000Å - 3000Å의 두께로 형성한다.
제6도는 제1 도전층(70)을 에치-백(etch-back)하는 단계를 도시한다.
구체적으로, 상기 제1 도전층(70)에 대한 에치-백 공정을 수행하여 주변회로부 저항층이 형성될 영역의 상기 제1 도전층(70)을 제거한다. 이로서, 주변회로부 내에는 게이트 전극을 둘러싸는 상기 절연층(65)의 측벽에만 소량으로 남게 되고, 셀어레이부 내에는, 게이트 전극과 기판과의 단차에 의해 형성된 골 부분, 즉 게이트 전극과 게이트 전극 사이에 상기 제1 도전층(70)이 잔류됨으로써 결과물의 표면이 평탄화된다.
제7도는 패드도전층 형성을 위한 제2 도전층(75)을 형성하는 단계를 도시한다.
구체적으로, 에치-백 공정이 수행된 상기 결과물 전면에 도전물, 예컨대 다결정실리콘을 증측하여 패드도전층 및 저항층 형성을 위한 제2 도전층(75)을 형성한다.
여기에서, 상기 제2 도전층(75)은 상기 제1 도전층과 동일한 물질로 형성하는 것이 바람직하며, 불순물이 도우프된 다결정실리콘으로 형성할 수 있다. 한편, 상기 제2 도전층(75)은 필요한 저항층을 형성하기에 적절한 두께를 갖도록 형성한다.
제8도는 패드도전층(80) 및 저항층(80')을 형성하는 단계를 도시한다.
구체적으로, 제2 도전층(75)이 형성된 상기 결과물 상에 포토레지스트를 도포한 다음, 패터닝하여 패드도전층 및 저항층 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 도전층(75)을 식각함으로써, 셀어레이부 내에는 패드도전층(80)을 주변회로부 내에는 저항층(80')을 형성한다.
일반적인 종래의 패드도전층 형성방법에 따르면, 게이트 전극(60)을 둘러싸는 절연층(65) 형성 후, 도전층을 게이트 전극 사이를 메꾸기에 충분한 두께로 증착하고, 그 중 소정의 두께를 에치-백하여 제거한 다음, 패터닝하여 패드도전층을 형성하였다. 이를 본 발명에 그대로 적용하면, 소정의 두께가 에치-백된 상기 도전층을 패터닝하여 패드도전층 및 저항층을 형성하여야 한다. 그러나, 이 경우에는 에치백에 의해 손상된 도전층에 의해 형성된 저항층의 저항값이 일정하지 않고 변화하는 문제가 있다.
상기 본 발명의 방법에 따르면, 저항층이 형성될 주변회로부 내의 제1 도전층을 에치-백으로 모두 제거하고, 제2 도전층을 재증착한 다음, 패터닝하여 패드도전층 및 저항층을 형성함으로써, 주변회로부 내에는 일정한 저항값을 갖는 저항층을 형성할 수 있다.
상술한 바와 같이 본 발명에따르면, 첫째, 저항층을 상부전극 형성시 형성하지 않고, 패드도전층 형성시 동시에 형성하기 때문에 Ta2O5등과 같은 고유전물질로 유전체막을 형성하더라도 저항층의 저항값이 변화되지 않는다. 둘째, 에치-백(etch-back) 공정에 의해 손상된 도전층으로 저항층을 형성하지 않고, 새로운 도전층(제2 도전층)을 재증착하여 형성하기 때문에 웨이퍼 내에서의 저항값의 불균일을 방지할 수 있다. 셋째, 제1 도전층을 에치-백하여 셀어레이부 내의 게이트 전극 사이에 그 일부를 잔류시킴으로써 셀어레이부 표면을 평탄화할 수 있으므로, 이후의 절연층을 이용한 평탄화공정에 유리하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (8)
- 반도체 메모리 소자의 저항층 형성방법에 있어서, 셀어레이부의 게이트와 게이트 사이에 형성되는 패드 도전층 형성시 주변회로부 내에 저항층을 동시에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제1항에 있어서, 상기 패드 도전층 및 저항층은, 반도체 기판 상에 게이트 전극 및 이를 절연시키기 위한 절연층을 형성하는 제1 단계; 상기 절연층 상에 제1 도전층을 증착한 다음 에치-백(etch-back)하여 주변회로부 내의 상기 제1 도전층을 제거하는 제2 단계; 에치-백 공정이 수행된 상기 결과물 상에 제2 도전층을 증착한 다음 패터닝하여 셀어레이부 내에 패드도전층 및 주변회로부 내에 저항층을 형성하는 제3 단계를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제2항에 있어서, 제1 도전층을 증착한 다음 에치백하는 상기 제2 단계는, 셀어레이부 내의 게이트와 게이트 사이에 상기 제1 도전층 일부가 잔류되도록 상기 제1 도전층을 에치백하여 셀 어레이부 표면을 평탄화하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제2항에 있어서, 상기 제1 도전층과 상기 절연층은 식각선택비가 큰 물질로 형성하여 상기 제1 도전층의 에치-백 공정시 상기 절연층이 손상되지 않도록 하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제2항에 있어서, 상기 제2 단계는, 상기 절연층을 식각종말점으로 이용하여 에치백하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제2항에 있어서, 상기 제1 도전층은 2000Å - 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제1항에 있어서, 상기 패드 도전층 및 저항층은 불순물이 도우프된 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
- 제1항에 있어서, 상기 저항층은 주변회로부의 활성영역 및 소자분리영역에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항층 형성방법.
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| KR970024189A (ko) | 1997-05-30 |
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