KR100414737B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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KR100414737B1 KR10-2001-0089193A KR20010089193A KR100414737B1 KR 100414737 B1 KR100414737 B1 KR 100414737B1 KR 20010089193 A KR20010089193 A KR 20010089193A KR 100414737 B1 KR100414737 B1 KR 100414737B1
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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 전기화학적증착(electrochemical deposition)방법으로 플레이트전극을 형성한 후 고유전체막 및 저장전극을 형성함으로써 고유전체막을 형성한 다음 실시되는 열처리공정 시 저장전극 콘택플러그가 산화되는 것을 방지하여 캐패시터의 전기적 특성을 향상시키고, 플레이트전극으로 사용되는 금속층의 식각공정을 희생산화막의 식각공정으로 대체하여 공정을 용이하게 진행할 수 있으며 그에 따른 소자의 동작특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법{manufacturing method for capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 플레이트전극을 전기화학적증착방법에 의해 형성한 후 고유전체막 및 저장전극을 형성하여 고유전체막 형성 후 실시되는 열처리공정으로 저장전극 및 저장전극 콘택플러그가 손상되는 것을 방지하는 반도체소자의 캐패시터 형성방법에 관한 것이다.
반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. 상기 캐패시터는 저장전극, 유전체막 및 플레이트전극으로 구성되고 있으며, 정전용량을 증가시키기 위해서는 고유전율을 갖는 유전체막을 사용하거나, 저장전극의 표면적을 증가시키는 방법이 있다.
그러나, 셀 크기가 감소되어 저장전극의 표면적을 증가시키는데는 한계가 있으므로, 고유전율을 갖는 유전막을 적용하는 방법이 주로 사용되고 있다.
종래에는 저장전극 및 플레이트전극을 다결정실리콘으로 형성하고, 산화막, 질화막 또는 그 적층막인 오.엔.오.(Oxide-Nitride-Oxide)막을 유전체로 사용하였다.
그러나, 최근에는 상기 유전체막보다 유전율이 큰 Ta2O5, BST((Ba1-xSrx)TiO3), STO(SrTiO3) 또는 PZT(PbZr1-xTixO3) 등의 MOCVD(metal organic chemical vapor deposition)막이 주로 적용되고 있으며, 상기 Ta2O5막은 이미 사용되고 있다.
한편, 상기 유전율이 큰 유전체막을 사용하는 경우에는 TiN, W, Ru, Pt, Ir 등의 금속으로 저장전극을 형성하면 유전율을 더욱 향상시킬 수 있기 때문에 MIM(metal-insulator-metal) 구조의 캐패시터 기술 개발이 활발하게 진행되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리절연막(13) 및 워드라인(15)을 형성한다.
다음, 상기 반도체기판(11) 상부에 제1층간절연막(17)을 형성한다.
그 다음, 비트라인 콘택마스크를 식각마스크로 상기 제1층간절연막(17)을 식각하여 비트라인 콘택홀을 형성한다.
다음, 상기 비트라인 콘택홀을 통하여 상기 반도체기판(11)의 활성영역에 접속되는 비트라인(19)을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(21)을 형성한다.
다음, 저장전극 콘택마스크를 식각마스크로 상기 제2층간절연막(21) 및 제1층간절연막(17)을 식각하여 저장전극 콘택홀을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층을 증착한다.
다음, 상기 다결정실리콘층을 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 상기 저장전극 콘택홀을 매립하는 폴리 플러그(22)를 형성한다.
그 다음, 전면식각공정으로 상기 폴리 플러그(22)를 소정 두께 리세스시켜 상기 저장전극 콘택홀 상부를 일부 노출시킨다.
다음, 전체표면 상부에 Ti막을 증착한다.
그 다음, 열처리공정을 실시하여 상기 Ti막과 상기 폴리 플러그(22)를 반응시켜 상기 폴리 플러그(22)와 Ti막 계면에 TiSi2막(23)을 형성한다. 이때, 상기 TiSi2막(23)은 콘택 저항을 감소시키기 위해 형성되는 것이다.
다음, 습식식각공정으로 상기 열처리공정으로 반응하지 않은 Ti막을 제거한다.
그 다음, 전체표면 상부에 확산방지막으로 TiN막을 증착한다.
다음, 상기 TiN막을 전면식각공정 또는 CMP공정으로 제거하여 상기 저장전극 콘택홀 상부를 매립시키는 TiN 플러그(25)를 형성한다. (도 1a 참조)
그 다음, 전체표면 상부에 식각방지막(27)과 코아절연막(29)을 순차적으로 형성한다. 이때, 상기 식각방지막(27)은 질화막 계열의 박막으로 형성되고, 상기코아절연막(29)은 산화막 계열의 박막으로 형성된다. (도 1b 참조)
다음, 저장전극 마스크를 식각마스크로 상기 코아절연막(29) 및 식각방지막(27)을 식각하여 상기 TiN 플러그(25)를 노출시키는 트렌치(31)를 형성한다.
그 다음, 전체표면 상부에 저장전극용 도전층(33)을 형성한다. 이때, 상기 저장전극용 도전층(33)은 Ru, Pt, TiN 또는 Ir으로 형성된다. (도 1c 참조)
다음, 상기 저장전극용 도전층(33) 상부에 감광막(도시안됨)을 도포하여 평탄화시킨다.
그 다음, 상기 감광막과 저장전극용 도전층(33)을 상기 코아절연막(29)을 연마장벽으로 사용하는 CMP공정으로 제거하여 저장전극(34)을 형성한다.
다음, 상기 저장전극(34) 내부에 잔류하는 감광막을 제거한다. 이때, 상기 감광막은 N2, O2및 CF4혼합가스를 이용한 건식식각공정으로 제거할 수 있다.
그 다음, 전체표면 상부에 고유전체막(35)을 형성한다. 이때, 상기 고유전체막(35)은 Ta2O5, STO, BST, PZT 등으로 형성되고, 형성 후 급속열처리공정 또는 노(furnace)열처리공정이 실시된다.
다음, 상기 고유전체막(35) 상부에 플레이트전극용 도전층(37)을 형성한다. 상기 플레이트전극용 도전층(37)은 TiN, Ru, Pt 등으로 형성된다. (도 1c 참조)
다음, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층(37)과 고유전체막(35)을 식각하여 캐패시터를 완성한다. (도 1d 참조)
상기한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극을 형성한 다음 형성되는 고유전체막은 증착 상태 그대로는 많은 양의 불순물을 포함하고 있고, 비정질 상태를 유지하기 때문에 산화 분위기 또는 불활성 가스 분위기에서의 고온 열처리공정을 실시하여 결정화를 실시하는 것이 정전용량의 증가 및 누설 전류 특성을 향상시킬 수 있다. 그러나, 상기 열처리공정으로 저장전극 콘택플러그를 구성하는 TiN 플러그가 산화되어 플러그 및 반도체기판과 캐패시터의 저장전극 간의 콘택저항을 증가시켜 소자의 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전기화학적증착방법으로 플레이트전극을 형성한 후 고유전체막 및 저장전극을 형성함으로써 고유전체막을 형성하고 실시되는 열처리공정 시 저장전극 콘택플러그가 산화되는 것을 방지하고, 플레이트전극으로 사용되는 금속층의 식각공정을 희생산화막의 식각공정으로 대체하여 공정을 용이하게 진행할 수 있으며 그에 따른 소자의 동작특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 소자분리절연막
15, 105 : 워드라인 17, 107 : 제1층간절연막
19, 109 : 비트라인 21, 111 : 제2층간절연막
22, 112 : 폴리플러그 23, 113 : TiSi2막
25, 115 : TiN플러그 27, 117 : 식각방지막
29 : 코아절연막 31, 123 : 트렌치
33 : 저장전극용 도전층 34 : 저장전극
35, 130 : 유전체막패턴 37 : 플레이트전극용 도전층
129 : 고유전체막 127 : 플레이트전극
119 : 씨드층 121 : 희생산화막
125 : 희생다결정실리콘층패턴 131 : 제1저장전극용 도전층
132 : 제1저장전극 133 : 제2저장전극
135 : 제3층간절연막 137 : 금속배선
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
전체표면 상부에 식각방지막, 씨드막 및 희생산화막을 형성하는 공정과,
저장전극 마스크를 식각마스크로 상기 희생산화막과 씨드막을 식각하여 트렌치를 형성하는 공정과,
상기 트렌치를 매립하는 희생도전층패턴을 형성하는 공정과,
상기 희생산화막을 제거하여 씨드막을 노출시킨 후 상기 씨드막 상부에 전기화학적증착방법으로 금속층을 증착하여 플레이트전극을 형성하는 공정과,
상기 희생도전층패턴을 제거한 후 제1열처리공정을 실시하는 공정과,
전체표면 상부에 고유전체막을 증착한 후 제2열처리공정을 실시하는 공정과,
상기 고유전체막 상부에 제1저장전극용 도전층을 형성하는 공정과,
상기 제1저장전극용 도전층과 고유전체막 및 식각방지막을 전면식각하여 상기 트렌치 측벽에 고유전체막패턴과 제1저장전극을 형성하는 동시에 상기 저장전극 콘택플러그를 노출시킨 후 제3열처리공정을 실시하는 공정과,
전체표면 상부에 제2저장전극용 도전층을 형성하고, 상기 제2저장전극용 도전층을 식각하여 상기 트렌치를 매립하는 제2저장전극을 형성한 후 제4열처리공정을 실시하는 공정과,
상기 저장전극 콘택플러그는 다결정실리콘/TiSi2/TiN의 적층구조로 형성되는 것과,
상기 식각방지막은 질화막 계열의 박막으로 형성되는 것과,
상기 씨드막은 상기 플레이트전극과 같은 물질으로 형성되는 것과,
상기 씨드막은 Ru, Pt 또는 Ir을 화학기상증착방법 또는 물리기상증착방법으로 100 ∼ 2000Å 두께 형성되는 것과,
상기 희생산화막은 5000 ∼ 20000Å 으로 형성되는 것과,
상기 희생도전층패턴은 다결정실리콘층으로 형성되는 것과,
상기 플레이트전극은 Ru, Pt 또는 Ir을 이용하여 5000 ∼ 20000Å 두께로 형성되는 것과,
상기 제1열처리공정은 400 ∼ 850℃의 질소 또는 암모니아분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것과,
상기 고유전체막은 Ta2O5, BST, STO 또는 PZT로 50 ∼ 400Å 두께 형성되는 것과,
상기 제2열처리공정은 400 ∼ 850℃의 질소, 산소 또는 질소나 산소의 희석 분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것과,
상기 제1저장전극용 도전층과 고유전체막 및 식각방지막을 전면식각하는 공정으로 상기 저장전극 콘택플러그를 구성하는 TiN/TiSi2막을 식각하여 상기 폴리 플러그를 노출시키는 것과,
상기 제1저장전극용 도전층은 Ru, Pt 또는 Ir을 화학기상증착방법으로 100 ∼ 300Å 두께 형성한 다음, 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정을 실시하여 형성되는 것과,
상기 제3열처리공정은 400 ∼ 850℃의 질소분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것과,
상기 제2저장전극용 도전층은 다결정실리콘, Ru, Pt 또는 Ir을 화학기상증착방법으로 형성되는 것과,
상기 제4열처리공정은 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(101)에 소자분리절연막(103) 및 워드라인(105)을 형성한다.
다음, 상기 반도체기판(101) 상부에 제1층간절연막(107)을 형성한다.
그 다음, 비트라인 콘택마스크를 식각마스크로 상기 제1층간절연막(107)을 식각하여 비트라인 콘택홀을 형성한다.
다음, 상기 비트라인 콘택홀을 통하여 상기 반도체기판(101)의 활성영역에 접속되는 비트라인(109)을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(111)을 형성한다.
다음, 저장전극 콘택마스크를 식각마스크로 상기 제2층간절연막(111) 및 제1층간절연막(107)을 식각하여 저장전극 콘택홀을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층을 증착한다.
다음, 상기 다결정실리콘층을 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 상기 저장전극 콘택홀을 매립하는 폴리 플러그(112)를 형성한다.
그 다음, 전면식각공정으로 상기 폴리 플러그(112)를 소정 두께 리세스시켜 상기 저장전극 콘택홀 상부를 일부 노출시킨다.
다음, 전체표면 상부에 Ti막을 증착한다.
그 다음, 열처리공정을 실시하여 상기 Ti막과 상기 폴리 플러그(112)를 반응시켜 상기 폴리 플러그(112)와 Ti막 계면에 TiSi2막(113)을 형성한다. 이때, 상기 TiSi2막(113)은 콘택 저항을 감소시키기 위해 형성되는 것이다.
다음, 습식식각공정으로 상기 열처리공정으로 반응하지 않은 Ti막을 제거한다.
그 다음, 전체표면 상부에 확산방지막으로 TiN막을 증착한다.
다음, 상기 TiN막을 전면식각공정 또는 CMP공정으로 제거하여 상기 저장전극 콘택홀 상부를 매립시키는 TiN 플러그(115)를 형성한다. (도 2a 참조)
그 다음, 전체표면 상부에 식각방지막(117)을 소정 두께 형성한다. 이때, 상기 식각방지막(117)은 질화막 계열의 박막으로 형성된다.
다음, 상기 식각방지막(117) 상부에 씨드막(119)을 형성한다. 이때, 상기 씨드막(119)은 후속공정으로 형성될 플레이트전극과 같은 물질로 형성하되, 상기 씨드막(119)은 Ru, Pt 또는 Ir을 화학기상증착방법 또는 물리기상증착방법으로 100 ∼ 2000Å 두께 형성된다. (도 2b 참조)
그 다음, 상기 씨드막(119) 상부에 희생산화막(121)을 형성한다. 이때, 상기희생산화막(121)은 5000 ∼ 20000Å 두께로 형성된다.
다음, 저장전극 마스크를 식각마스크로 상기 희생산화막(121)과 씨드막(119)을 식각하여 트렌치(123)를 형성한다. (도 2c 참조)
그 다음, 전체표면 상부에 희생다결정실리콘층을 형성한다.
다음, 상기 희생다결정실리콘층을 전면식각공정 또는 CMP공정으로 제거하여 상기 트렌치(123)를 매립하는 희생다결정실리콘층패턴(125)을 형성한다.
그 다음, 상기 희생다결정실리콘층패턴(125)과의 식각선택비를 이용한 식각공정으로 상기 희생산화막(121)을 제거하여 상기 씨드막(119)을 노출시킨다. (도 2d 참조)
다음, 상기 씨드막(119) 상에 금속층을 증착하여 플레이트전극(127)을 형성한다. 이때, 상기 플레이트전극(127)은 전기화학적증착(electrical chemical deposition, ECD)방법에 의해 Ru, Pt 또는 Ir을 5000 ∼ 20000Å 두께로 증착하여 형성된다.
그 다음, 상기 희생다결정실리콘층패턴(125)을 제거하여 트렌치(123)를 노출시킨다.
다음, 상기 구조를 열처리한다. 이때, 상기 열처리공정은 400 ∼ 850℃의 질소 또는 암모니아 분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되고, 상기 열처리공정으로 상기 플레이트전극(127)의 결정성을 향상시켜 후속공정으로 형성되는 유전체막의 우선 배향성을 향상시켜 유전율을 증가시킨다. (도 2e 참조)
그 다음, 전체표면 상부에 고유전체막(129)을 형성한다. 이때, 상기 고유전체막(129)은 Ta2O5, BST, STO 또는 PZT로 50 ∼ 400Å 두께 형성된다.
다음, 상기 고유전체막(129)을 열처리한다. 이때, 상기 열처리공정은 400 ∼ 850℃의 질소, 산소 또는 질소나 산소 희석분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되고, 상기 열처리공정에 의해 상기 고유전체막(129) 내의 불순물을 제거하고, 비정질막을 결정화시켜 유전율을 증가시킨다.
그 다음, 상기 고유전체막(129) 상부에 제1저장전극용 도전층(131)을 형성한다. 이때, 상기 제1저장전극용 도전층(131)은 Ru, Pt 또는 Ir을 화학기상증착방법으로 100 ∼ 300Å 두께 증착되고, 증착 후 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정을 실시하여 제1저장전극용 도전층(131)의 결정성을 향상시킨다. (도 2f 참조)
다음, 제1저장전극용 도전층(131)과 고유전체막(129)을 전면식각하여 상기 트렌치(123)의 측벽에 고유전체막패턴(130)과 제1저장전극(132)을 형성하되, 과도식각공정으로 식각방지막(117)을 제거하여 상기 저장전극 콘택플러그를 노출시킨다.
한편, 상기 전면식각공정 시 상기 저장전극 콘택플러그를 구성하는 TiN/TiSi2막(115, 113)을 식각하여 상기 폴리 플러그(112)를 노출시킬 수도 있다. (도 2g 참조)
다음, 전체표면 상부에 제2저장전극용 도전층(도시안됨)을 형성한다. 이때, 상기 제2저장전극용 도전층은 다결정실리콘, Ru, Pt 또는 Ir을 화학기상증착방법으로 형성된 것이다.
그 다음, 상기 제2저장전극용 도전층을 전면식각공정 또는 CMP공정으로 제거하여 상기 트렌치(123)에 매립되는 제2저장전극(133)을 형성한다.
다음, 상기 구조를 열처리한다. 이때, 상기 열처리공정은 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정으로 실시된다. (도 2h 참조)
그 다음, 전체표면 상부에 제3층간절연막(135)을 형성한다.
다음, 금속배선 콘택마스크를 식각마스크로 상기 제3층간절연막(135)을 식각하여 금속배선 콘택홀을 형성한다.
그 다음, 상기 금속배선 콘택홀을 통하여 상기 플레이트전극(127)에 접속되는 금속배선(137)을 형성한다. (도 2i 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 MIM 캐패시터 및 그 제조방법은, 전기화학적증착방법으로 플레이트전극을 형성한 후 고유전체막 및 저장전극을 형성함으로써 고유전체막을 형성한 다음 실시되는 열처리공정 시 저장전극 콘택플러그가 산화되는 것을 방지하여 캐패시터의 전기적 특성을 향상시키고, 플레이트전극으로 사용되는 금속층의 식각공정을 희생산화막의 식각공정으로 대체하여 공정을 용이하게 진행할 수 있으며 그에 따른 소자의 동작특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (16)

  1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
    전체표면 상부에 식각방지막, 씨드막 및 희생산화막을 형성하는 공정과,
    저장전극 마스크를 식각마스크로 상기 희생산화막과 씨드막을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치를 매립하는 희생도전층패턴을 형성하는 공정과,
    상기 희생산화막을 제거하여 씨드막을 노출시킨 후 상기 씨드막 상부에 전기화학적증착방법으로 금속층을 증착하여 플레이트전극을 형성하는 공정과,
    상기 희생도전층패턴을 제거한 후 제1열처리공정을 실시하는 공정과,
    전체표면 상부에 고유전체막을 증착한 후 제2열처리공정을 실시하는 공정과,
    상기 고유전체막 상부에 제1저장전극용 도전층을 형성하는 공정과,
    상기 제1저장전극용 도전층과 고유전체막 및 식각방지막을 전면식각하여 상기 트렌치 측벽에 고유전체막패턴과 제1저장전극을 형성하는 동시에 상기 저장전극 콘택플러그를 노출시킨 후 제3열처리공정을 실시하는 공정과,
    전체표면 상부에 제2저장전극용 도전층을 형성하고, 상기 제2저장전극용 도전층을 식각하여 상기 트렌치를 매립하는 제2저장전극을 형성한 후 제4열처리공정을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 저장전극 콘택플러그는 다결정실리콘/TiSi2/TiN의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 식각방지막은 질화막 계열의 박막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 씨드막은 상기 플레이트전극과 같은 물질으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 씨드막은 Ru, Pt 또는 Ir을 화학기상증착방법 또는 물리기상증착방법으로 100 ∼ 2000Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 희생산화막은 5000 ∼ 20000Å으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 희생도전층패턴은 다결정실리콘층으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 플레이트전극은 Ru, Pt 또는 Ir을 이용하여 5000 ∼ 20000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 제1열처리공정은 400 ∼ 850℃의 질소 또는 암모니아 분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 고유전체막은 Ta2O5, BST, STO 또는 PZT로 50 ∼ 400Å 두께 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 제2열처리공정은 400 ∼ 850℃의 질소, 산소 또는 질소나 산소 희석분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제1저장전극용 도전층과 고유전체막 및 식각방지막을 전면식각하는 공정으로 상기 저장전극 콘택플러그를 구성하는 TiN/TiSi2막을 식각하여 상기 폴리 플러그를 노출시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    상기 제1저장전극용 도전층은 Ru, Pt 또는 Ir을 화학기상증착방법으로 100 ∼ 300Å 두께 형성한 다음, 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정을 실시하여 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서,
    상기 제3열처리공정은 400 ∼ 850℃의 질소분위기에서 급속열처리공정 또는노 열처리공정으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제 1 항에 있어서,
    상기 제2저장전극용 도전층은 다결정실리콘, Ru, Pt 또는 Ir을 화학기상증착방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제 1 항에 있어서,
    상기 제4열처리공정은 400 ∼ 850℃의 질소분위기 또는 산화분위기에서 급속열처리공정 또는 노 열처리공정으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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