KR100355777B1 - 집적회로 구조물 및 그 제조방법 - Google Patents

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Abstract

적어도 하나의 트랜지스터 구조물을 형성하고, 트랜지스터 구조물 상에 적어도 하나의 강유전성 캐패시터를 형성한 다음, 강유전성 캐패시터를 어닐링(annealing)하며, 트랜지스터 구조물과 강유전성 캐패시터 사이에 적어도 하나의 전도성 접점을 형성하여 집적회로 구조물을 제조하는 방법과 그 구조물에 관한 것이다.

Description

집적회로 구조물 및 그 제조방법{FERROELECTRIC CAPACITOR FORMED UNDER THE BIT LINE}
본 발명은 강유전성 유전체에 관한 것으로서, 특히 비트 선(bit line)의 형성 전에 어닐링(annealing)되며, 메모리 셀(memory cell)의 사이즈를 줄이기 위해활성 영역 상에 형성되는 강유전성 캐패시터에 관한 것이다.
강유전성 유전체는 비휘발성 메모리 디바이스용으로 활발하게 연구되고 있고, 고유전성 물질은 DRAM 디바이스용으로 활발하게 연구되고 있다. 이러한 디바이스에 있어서, 캐패시터는 두 개의 전극 사이에 SrBi2Ta2O9(SBT), Pb(Zr,Ti)O3(PZT)와 같은 강유전성 물질 또는 이들의 각종 변형물질, 또는 (Ba,Sr)TiO3(KST)와 같은 고유전성 물질의 박막을 증착하여 제조되고 있다. 전극은 귀금속(Ir, Pt, Ru, Pd, Au) 또는 귀금속 산화물(RuO2, IrO2,...)로 되어있다. 완성된 디바이스에서 하나의 전극은 트랜스퍼 디바이스(transfer device)에 접속되고, 다른 하나의 전극은 공통 기준 판 또는 구동 선으로서 작용한다.
도 1은 N+ 확산구역(11)과, 절연 층(12)과, 그리고 절연 층(12) 내의 폴리실리콘 플러그(13)를 포함하는 N형 기판(10)을 도시한 것이며, 또한 도시된 구조물은 베리어(barrier) 층(14), 상하부 전극(15), 강유전체(16) 및 절연체(17)를 포함하고 있다.
도 2는 비트 선(20), 워드 선(21, word line), 그리고 강유전체(25)의 어느 한 면 상의 상부 전극(23)과 하부 전극(24)을 포함하는 구조물을 도시한 것이다. 텅스텐 플러그(22)는 국부적 상호접속부(26)에 의해 상부 전극(23)에 접속되어 있다.
상기한 종래의 디바이스의 제조 시에 나타나는 한 가지 문제점은 강유전성 유전체의 보정상(correct phase)을 형성하는데 요구되는 고온 어닐링이다. 상기 어닐링은 전형적으로 산화 분위기에서 700 내지 850℃의 온도를 요구한다. 귀금속 또는 귀금속 산화물 전극은 산소에 대해 양호한 확산 베리어가 아니기 때문에, 전극에 접속된 어떠한 전도체는 상기 어닐링 중에 산화되는 경향을 보일 것이다. 따라서 상기한 종래의 구조물은 제조하기 매우 어려우며, 또한 고온 어닐링과 관련된 높은 결함율을 갖고 있다.
예로서, 도 1에 도시된 구조물에서 전도체(13)는 강유전체(16) 하에 놓이면서 강유전체(16)보다 먼저 형성되어야 한다. 따라서 강유전체의 어닐링 중에, 전도체(13)는 산화될 수 있으므로 전극(15)과 전도체(13)간의 전기전도성을 감소시키고, 디바이스 성능을 저하시키며, 결함율을 증가시킨다.
도 2에 도시된 국부적 상호접속부(26)는 상부 전극(23) 상에 놓이면서 강유전체(25)의 어닐링 후에 형성될 수 있는 반면, 캐패시터(25)는 디바이스(21) 상에 형성되지 않아서 셀 사이즈가 커지게 된다.
본 발명은 강유전성 캐패시터의 전극으로 통하는 전도성 통로의 산화를 피하도록 처리하여 강유전체를 형성함으로써 전술한 문제점들을 극복하면서도 하기에서 상세히 설명하는 바와 같이 작은 셀 사이즈를 제공하는 것이다.
본 발명의 목적은 적어도 하나의 트랜지스터 구조물을 형성하고, 트랜지스터 구조물 상에 적어도 하나의 강유전성 캐패시터를 형성한 다음, 강유전성 캐패시터를 어닐링(annealing)하며, 트랜지스터 구조물과 강유전성 캐패시터 사이에 적어도하나의 접점을 형성하여 집적회로 구조물을 제조하는 방법과 그 구조물을 제공하는 것이다.
강유전성 캐패시터 제조법은 트랜지스터 구조물 상에 절연체를 증착하고, 절연체 상에 하부 전극을 증착하며, 하부 전극 상에 강유전성 물질을 증착한 다음, 강유전성 물질 상에 상부 전극을 증착하는 단계를 포함한다. 강유전성 물질의 증착 전에 트랜지스터 구조물 상의 하부 전극의 일부를 제거하여 강유전성 물질과 상부 전극에 리세스(recess)를 형성한다.
접점 선 개구부(contact line openings)는 강유전성 캐패시터를 통하여 형성하고, 절연 스페이서(spacer)는 하부 전극 상의 접점 선 개구부에 형성하여 강유전성 물질과 상부 전극을 접점 선으로부터 절연시키고, 또 하부 전극이 접점 선에 접촉하도록 한다. 강유전성 물질은 SrBi2Ta2O9(SBT) 또는 이것의 각종 변형물질, Pb(Zr,Ti)O3(PZT) 또는 이것의 각종 변형물질, 또는 (Ba,Si)TiO3(KST)와 같은 고유전성 물질을 포함한다.
접점 플러그는 트랜지스터의 확산구역과 강유전성 캐패시터의 하부 전극을 전기 접속시킨다.
본 발명은 종래 구조물의 서두에서 언급한 문제점들을 극복하는 것으로서, 강유전성 물질이 비트 선(bitline) 물질의 증착 전에 어닐링되므로 비트 선이 강유전성 물질의 어닐링 중에 산화되지 않는다.
또한 본 발명은 강유전성 캐패시터가 트랜지스터 구조물 바로 위에 형성되는구조물을 제공한다. 이 구조물은 매우 경제적인 스페이스를 갖고 있으며, 집적회로의 전체 사이즈가 감소되어 있다.
도 1은 종래의 강유전성 구조물의 단면도,
도 2는 종래의 강유전성 구조물의 단면도,
도 3은 본 발명에 따른 강유전성 구조물의 부분 완성 단면도,
도 4는 본 발명에 따른 강유전성 구조물의 부분 완성 단면도,
도 5는 본 발명에 따른 강유전성 구조물의 부분 완성 단면도,
도 6은 본 발명에 따른 강유전성 구조물의 부분 완성 단면도,
도 7은 본 발명에 따른 강유전성 구조물의 부분 완성 단면도,
도 8은 본 발명에 따른 바람직한 방법의 공정도.
도면의 주요부분에 대한 부호의 설명
10 : 기판 11 : 확산구역
12 : 절연 층 13 : 폴리실리콘 플러그
14 : 베리어 층 15 : 상하부 전극
16 : 강유전체 17 : 절연체
20 : 비트선 21 : 워드선
22 : 텅스텐 플러그 23 : 상부 전극
24 : 하부 전극 25 : 강유전체
26 : 상호 접속부 30 : STI
31 : 기판 32 : 확산구역
33 : 게이트 스택 34 : 산화물 층
35 : 전도체 층 36 : 질화물 캡
37 : 절연 스페이서 40,41 : 절연 층
42 : 하부 전극 50 : 강유전성 유전체
51 : 상부 전극 52,53 : 절연 층
60 : 개구부 61 : 측벽 스페이서
70,71 : 전기 접점 73 : 유전체 층
75 : 전도체 77 : 라이너 물질
79 : 비트선
상기 및 기타 목적, 태양 및 장점은 첨부 도면을 참조한 본 발명의 바람직한 실시예의 하기 상세한 설명으로부터 잘 이해될 것이다.
전술한 바와 같이, 종래의 강유전성 및 고유전성 캐패시터의 어닐링(annealing) 중에 산화되는 상호접속 통로의 문제로 인하여, 본 발명은 캐패시터의 어느 하나의 전극에 어떠한 전기접속을 형성하기 전에 강유전성 캐패시터를 제조하고 어닐링하는 프로세스 순서를 갖고 있다. 또한 본 발명은 기억밀도를 증가시키기 위해 셀 사이즈를 최소화시키는 방법으로 캐패시터를 제조한다.
특히 본 발명은 캐패시터 구조물을 어느 하나의 전극에 전기 접속하기 전에 완성하고, 또 메모리 셀(memory cell)의 사이즈가 최소로 되도록 활성 영역 상에 형성하는 프로세스를 사용하여 메모리 디바이스에 강유전성 캐패시터를 제조한다.
도 3에 도시된 바와 같이, 집적회로 트랜지스터 구조물은 잘 알려진 통상의 에칭(etching) 및 증착 프로세스를 사용하여 기판(31)에 형성된 샬로우 트렌치 아이솔레이션(30, shallow trench isolation : STI) 영역을 포함한다. STI 물질은 예로서 테트라에틸오르소실리케이트(TEOS)의 저온 화학증착(CVD) 프로세스를 이용하여 형성할 수 있다.
부가적으로 기판(31)은 당업자에 잘 알려진 통상의 기법을 이용하여 불순물을 기판(31) 내에 주입 또는 전이하여 형성된 확산구역(31)을 포함한다.
도 3은 또한 게이트 산화물 층(34), 게이트 전도체 층(35) 및 질화물 캡(36)을 포함하는 게이트 스택(33, gate stack)을 도시하고 있는데, 이들은 모두 당업자에 잘 알려진 통상의 증착 및 패터닝(patterning) 기법에 의해 증착 및 패터닝된다. 부가적으로 절연 스페이서(37, spacer)가 반응성 이온 에칭(reactive ion etching : RIE)과 같은 통상의 증착 및 제거 기법에 의해 게이트 스택(33) 근처에 형성되어 있다.
도 4에 도시된 바와 같이, 도 3에 도시된 게이트 스택 구조물 상에는 일련의 평탄 층이 형성되어 있다. 테트라에틸오르소실리케이트(TEOS), 보론 포스포로스 실리케이트 글라스(BPSG) 또는 다른 유사 절연체와 같은 물질로 구성된 절연 층(40)을 형성하는 데에는 특히 저온 화학증착(CVD) 프로세스를 이용한다. 절연 층(40)은 게이트 스택(33) 상에 두께가 500 내지 3000Å, 바람직하게는 1000Å이 되도록 형성한다.
다음에 물리증착(PVD) 또는 화학증착(CVD)과 같은 통상의 증착 프로세스를 이용하여 절연 층(41) 상에 하부 전극(42)을 형성한다. 하부 전극(42)은 Pt, Ru, Ag, Pd, RuO2, IrO2와 같은 어떠한 바람직한 전도체로 이루어지며, 그 두께는 400 내지 4000Å, 바람직하게는 2000Å이다.
도 5에서 리소그래피(lithography) 및 에칭에 의해 하부 전극(42)을 패터닝하여, 전도성 게이트 스택 상의 영역내의 층(41)을 노출시킨다. 에칭은 반응성 이온 에칭 혹은 이온 빔 스퍼터링중 어느 하나에 의해 수행될 수 있다. 하부 전극(42)의 영역은 게이트 스택 구조물 상으로 연장되기에 충분한 크기인 것이 바람직한데, 그러나 비트 선이 접촉하는 영역으로 연장되지는 않는다.
SrBi2Ta2O9(SBT) 또는 이것의 각종 변형물질, 또는 Pb(Zr,Ti)O3(PZT)또는 이것의 각종 변형물질과 같은 강유전성 유전체(50)는 금속 유기성 화학증착(MOCVD), 물리증착(PVD) 또는 화학용해증착(CSD), 이중에서 바람직하게는 MOCVD 기법을 이용하여 부합적으로(conformally) 증착시킨다. 강유전성 유전체(50)는 하부 전극(42)의 패터닝에 의해 노출된 얇은 절연 층(41)의 영역 위에, 그리고 패터닝되지 않은 하부 전극(42)의 영역 위에 형성된다.
다음에 상부 전극(51)을 하부 전극(42)과 관련하여 설명한 통상의 프로세스를 이용하여 강유전성 물질(50) 상에 증착하고, 실리콘 질화물 또는 산화물과 같은 또 다른 얇은 절연 층(52)을 제 1 절연 층(41)과 유사한 방식으로 증착한다.
하부 전극(42)의 일부를 제거하면, 각각의 후속 층은 제거된 영역을 따라서 리세스(recess)를 갖게 된다. 절연 층(52) 상의 상기 리세스는 또 다른 절연체(53)로 충진되며, 전체 구조물은 화학 기계적 폴리싱(CMP)과 같은 통상의 평탄화 기법으로 평탄화시킨다. 절연체(53)는 전술한 바와 같은 어떠한 통상의 절연물질로 이루어진다. 리세스는 다수의 기능을 갖고 있는데, 첫째는 리세스는 캐패시터(50)의 표면영역을 증가시키고, 둘째로 하부 전극(42)이 중앙 플러그(71, 도 7에 도시)와 접촉하지 않도록 해준다.
다음에 강유전성 구조물을 전술한 바와 같이 산화 분위기에서 600 내지 850℃, 바람직하게는 약 750℃의 고온에서 어닐링한다. 본 발명이 통상의 구조물/시스템과 근본적으로 다른 한 가지는 강유전성 캐패시터가 어닐링되는 시점에서 캐패시터 전극으로 통하는 전도성 통로가 아직 형성되지 않는 점이다. 그 대신에 후술하는 바와 같이 상하부 전극에 대한 각종 접점이 예로서 도 7에 도시된 바와 같이 어닐링 프로세스 후에 형성된다.
도 6에 도시된 바와 같이, 개구부(60)는 반응성 이온 에칭과 같은 통상의 리소그래픽 마스킹 및 에칭 기법을 이용하여 절연 층(52,53), 상부 전극(51) 및 강유전성 물질(50)을 통해 형성한다. 다음에 측벽 스페이서(61)를 상기한 바와 같은 절연 물질의 증착 및 에칭 기법을 이용하여 개구부(60)의 벽을 따라 형성한다. 측벽 스페이서(61)는 실리콘 산화물 또는 질화물로 형성하는 것이 바람직하며, 그 두께는 50 내지 500Å, 바람직하게는 150Å이다.
측벽 스페이서(61)는 예로서 저온 실리콘 산화물의 증착 및 이방성 에칭백(etch back)으로 형성할 수 있다. 실리콘 산화물은 650 내지 900℃의 온도범위에서 테트라에톡시실란(TEOS)을 이용한 화학증착(CVD) 또는 200 내지 600℃의 온도범위에서 플라즈마 여기 화학증착(PECVD)을 이용하여 형성할 수 있다. 비등방성 에칭은 저압 반응성 이온 에칭기에서 실시될 수 있다. 이와 같은 에칭은 수평면을 수직면보다 훨씬 높은 비율(예로서 100배)로 제거하여 측벽 스페이서가 에칭 후에 남게 된다.
도 7에 도시된 바와 같이, 개구부(60)는 예로서 하드 마스크(hard mask)와 같은 통상의 마스킹 및 에칭 기법을 이용하여 트랜지스터 구조물(도 3)의 확산구역(32)으로 연장시킨다. 다음에 개구부(60)를 금속(예로서 텅스텐), 합금, 도핑된 비정질 또는 다결정 실리콘과 같은 전도성 물질 또는 다른 유사 전도체로 충진한다. 이 구조물은 다음에 통상의 평탄화 기법을 이용하여 평탄화시킨다.
전도성 물질은 하부 트랜지스터 구조물에 대한 비트 선 접점과 같은 전기 접점(70,71)을 형성한다. 전도성 통로, 예로서 플러그(70,71)는 스페이서(61)에 의해 상부 전극(51)으로부터 절연된다. 외부 플러그(70)는 하부 전극(42)과 접촉하지만, 중앙 접점(71)은 상부 또는 하부 전극(42,51) 양자로부터 절연된다.
유전체 층(73)은 플라즈마 여기 화학증착과 같은 통상의 기법으로 증착한다. 유전체 층(73)의 두께는 500 내지 3000Å, 바람직하게는 1000Å이다.
접점 개구부가 리소그래피 및 반응성 이온 에칭에 의해 층(73) 내에 패터닝되고, W, Al, WSix, 도핑된 폴리실리콘 등과 같은 전도성 물질(75)로 충진된다. 라이너(liner) 물질(77)은 주어진 응용의 특정 요건에 따라 전도체(75)와 전도체(71) 사이에 증착할 수도 있고 하지 않을 수도 있다. 비트 선(79)은 Al, W, WSix, 또는 Cu와 같은 금속 층을 증착하고, 또 리소그래피 및 반응성 이온 에칭으로 패터닝하여 형성된다. 당업자에게는 공지된 바와 같이, 금속 와이어링의 추가 층을 비트 선 상에 통상의 기법으로 배치하여 구조물을 완성할 수 있다.
도 8은 본 발명의 공정도를 나타낸 것이다. 먼저 도 3의 트랜지스터 구조물을 형성하고(801), 절연 층(40,41)을 형성한다(802). 다음에 하부 전극(42)을 증착하고(803), 에칭한다(804). 강유전성 유전체(50)는 에칭된 하부 전극 상에 증착한다(805). 상부 전극(51)을 증착하고(806), 절연체(52,53)를 증착한다(807).
다음에 구조물을 가열하여 강유전성 캐패시터를 어닐링하고(808), 접점(60)을 위한 개구부의 상부를 형성하며(809), 접점 개구부의 상부에 스페이서(61)를 형성한다(810). 다음에 도 7에 도시된 바와 같이 접점 개구부의 나머지 부분을 형성하고(811), 전도성 물질(70,71)을 개구부에 증착한다(812).
본 발명은 서두에서 언급한 종래 구조물의 문제점을 극복하는 것으로서, 즉 비트 선 물질(70)의 증착 전에 강유전성 물질(51)을 어닐링하므로 접점(70,71)이 강유전성 물질(51)의 어닐링 중에 산화되지 않는다.
본 발명의 방법은 강유전성 캐패시터(42,50,51)가 트랜지스터 구조물(53)의 바로 위에 형성된 구조물을 제조한다. 또한 본 발명에 따라서 플러그(70,71)는 캐패시터(50)를 직접 관통해 형성된다. 따라서 구조물은 스페이스가 매우 경제적이며, 집적회로 디바이스의 전체 사이즈가 감소되어 있다. 캐패시터 형성 후의 또 다른 장점은 어레이 및 지지(array and support) 영역이 서로 완전히 평탄화되어 있는 점이다.
이상 본 발명을 바람직한 실시예들을 참조하여 설명했지만, 당업자는 본 발명이 특허청구범위의 정신과 영역 내에서 수정되어 실시될 수 있음을 이해할 수 있을 것이다.
본 발명은 서두에서 언급한 종래 구조물의 문제점을 극복하는 것으로서, 즉 비트 선 물질(70)의 증착 전에 강유전성 물질(51)을 어닐링하므로 접점(70,71)이강유전성 물질(51)의 어닐링 중에 산화되지 않는다.

Claims (20)

  1. 집적 회로 구조물을 제조하기 위한 방법에 있어서,
    ① 적어도 하나의 트랜지스터 구조물을 형성하는 단계와,
    ② 상기 트랜지스터 구조물 위에 적어도 하나의 강유전성 캐패시터를 형성하는 단계와,
    ③ 상기 강유전성 캐패시터를 어닐링하는 단계와,
    ④ 상기 트랜지스터 구조물과 상기 강유전성 캐패시터 사이에 적어도 하나의 축모양의(axial) 전도성 접점을 형성하는 단계를 포함하되,
    상기 전도성 접점은 상기 강유전성 캐패시터를 관통해 형성되는
    집적회로 구조물 제조방법.
  2. 제 1 항에 있어서,
    상기 강유전성 캐패시터를 형성하는 단계는
    상기 트랜지스터 구조물 상에 절연체를 증착하는 단계와,
    상기 절연체 상에 하부 전극을 증착하는 단계와,
    상기 하부 전극 상에 강유전성 물질을 증착하는 단계와,
    상기 강유전성 물질 상에 상부 전극을 증착하는 단계를 포함하는 집적회로 구조물 제조방법.
  3. 집적 회로 구조물을 제조하기 위한 방법에 있어서,
    ① 적어도 하나의 트랜지스터 구조물을 형성하는 단계와,
    ② a) 상기 트랜지스터 구조물 위에 절연체를 증착하고,
    b) 상기 절연체 상에 하부 전극을 증착하며,
    c) 상기 트랜지스터 구조물 상의 상기 하부 전극의 일부를 제거하여, 형성될 강유전성 물질 및 상부 전극 내에 리세스(recess)가 형성되도록 하고,
    d) 상기 하부 전극 상에 강유전성 물질을 증착하며,
    e) 상기 강유전성 물질 상에 상부 전극을 증착하는 것에 의해
    상기 트랜지스터 구조물 위에 적어도 하나의 강유전성 캐패시터를 형성하는 단계와,
    ③ 상기 강유전성 캐패시터를 어닐링하는 단계와,
    ④ 상기 트랜지스터 구조물과 상기 강유전성 캐패시터 사이에 적어도 하나의 전도성 접점을 형성하는 단계를 포함하는
    집적회로 구조물 제조방법.
  4. 집적 회로 구조물을 제조하기 위한 방법에 있어서,
    ① 적어도 하나의 트랜지스터 구조물을 형성하는 단계와,
    ② a) 상기 트랜지스터 구조물 위에 절연체를 증착하고,
    b) 상기 절연체 상에 하부 전극을 증착하며,
    c) 상기 하부 전극 상에 강유전성 물질을 증착하고,
    d) 상기 강유전성 물질 상에 상부 전극을 증착하는 것에 의해
    상기 트랜지스터 구조물 위에 적어도 하나의 강유전성 캐패시터를 형성하는 단계와,
    ③ 상기 강유전성 캐패시터를 어닐링하는 단계와,
    ④ 상기 강유전성 캐패시터를 통해 전도성 접점 개구부를 형성하고, 상기 하부 전극 상의 상기 전도성 접점 개구부에 절연 스페이서(spacer)를 형성하여, 상기 강유전성 물질 및 상기 상부 전극은 형성될 적어도 하나의 전도성 접점으로부터 절연시키고, 상기 하부 전극은 형성될 상기 적어도 하나의 전도성 접점에 접촉할 수 있도록 하는 단계
    ⑤ 상기 트랜지스터 구조물과 상기 강유전성 캐패시터 사이에 적어도 하나의 전도성 접점을 형성하는 단계
    를 포함하는 집적회로 구조물 제조방법.
  5. 제 1 항에 있어서,
    상기 강유전성 캐패시터 상에 절연체를 형성하는 단계를 더 포함하는 집적회로 구조물 제조방법.
  6. 제 2 항에 있어서,
    상기 강유전성 물질은 SrBi2Ta2O9(SBT)와 Pb(Zr,Ti)O3(PZT) 중 하나를 포함하는 집적회로 구조물 제조방법.
  7. 제 1 항에 있어서,
    상기 전도성 접점을 형성하는 단계는 상기 강유전성 캐패시터의 하부 전극과 상기 트랜지스터의 확산구역을 전기적으로 접속시키는 집적회로 구조물 제조방법.
  8. 제 1 항 내지 7 항중 어느 한 항의 방법에 의해 제조되는 집적회로 구조물.
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