KR20010037840A - 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 - Google Patents
스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 Download PDFInfo
- Publication number
- KR20010037840A KR20010037840A KR1019990045562A KR19990045562A KR20010037840A KR 20010037840 A KR20010037840 A KR 20010037840A KR 1019990045562 A KR1019990045562 A KR 1019990045562A KR 19990045562 A KR19990045562 A KR 19990045562A KR 20010037840 A KR20010037840 A KR 20010037840A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode layer
- spacer
- upper electrode
- self
- film
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000003990 capacitor Substances 0.000 title claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 73
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims abstract description 15
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 229910010037 TiAlN Inorganic materials 0.000 claims abstract description 7
- 239000000460 chlorine Substances 0.000 claims abstract description 7
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910008482 TiSiN Inorganic materials 0.000 claims abstract description 5
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 5
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims abstract description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910052718 tin Inorganic materials 0.000 claims abstract 2
- 239000010410 layer Substances 0.000 claims description 158
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 14
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 6
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- -1 platinum group metal oxide Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 229910052697 platinum Inorganic materials 0.000 abstract description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 abstract description 5
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 abstract description 2
- 229910000457 iridium oxide Inorganic materials 0.000 abstract 1
- 239000000203 mixture Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 100
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
강유전체 커패시터를 식각할 때 발생하는 유전체막 손상을 방지하고, 식각경사도를 개선하며, 단 한번의 식각마스크를 이용한 공정만으로 커패시터 패턴을 식각할 수 있는 강유전체 커패시터 제조방법에 관해 개시한다. 본 발명은 하부전극층, 유전체막, 상부전극층을 형성하고 티타늄을 포함하는 식각마스크로 상부전극 및 유전체막을 식각하고, 식각이 완료된 상부전극 및 유전체막 측면에 스페이서를 형성하여 하부전극층을 자기정렬방식으로 식각하는 강유전체 커패시터 및 그 제조방법을 제공한다. 따라서, 강유전체 커패시터의 커패시턴스를 향상시키고, 집적도를 향상시키고, 제조공정을 단순화시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 강유전체 커패시터 제조방법에 관한 것이다.
반도체 메모리 소자가 점차 고집적화되어 감에 따라 강유전체 메모리 소자의 메모리 셀(cell)에서는 높은 커패시턴스를 보유하면서, 동시에 적은 면적내에 형성될 수 있는 커패시터에 대한 필요성이 증대되고 있다. 일반적으로 제한된 면적내에서 커패시터의 커패시턴스(capacitance)를 증대시키기 위한 방법으로는 ① 하부전극층의 면적을 입체화시켜 넓게 하는 방법, ② 유전체막의 재질을 고유전물질로 사용하는 방법, ③ 유전체막의 두께를 얇게 형성하는 방법 등이 연구되고 있다. 이중 하부전극층의 면적을 입체화시키는 방법의 일환으로 트랜치(trench)형, 실린더(Cylinder)형, 핀(Fin)형과 같은 복잡한 구조 및 공정단계를 갖는 커패시터들이 등장하였다. 그러나 메모리 셀에 있어서 커패시터 구조의 입체화는 공정수를 증가시키며, 제조원가에도 막대한 부담을 주기 때문에 이를 실공정에 채택하기는 문제가 있다.
따라서, 유전체막의 재질로 기존의 산화막과 질화막의 복합막을 사용하지 않고 다른 고유전물질을 사용하려는 기술이 개발되고 있다. 즉, 기존의 유전체막보다 400∼1000배 이상 높은 유전율(dielectric constant)을 갖는 BST(Barium strontium Titanate), PZT, Y1등을 커패시터의 유전체막으로 이용하여 스택(stack)형으로 커패시터를 형성하는 방법이 일반화되고 있다.
이러한 BST, PZT와 같은 고유전체를 사용하여 커패시터를 형성할 경우, 커패시터의 상부 및 하부전극층으로 통상 백금막이 사용된다. 그 이유는 백금막이 유전체막을 고온 처리하는 과정에서 발생하는 산화, 즉 유전체막과 상부/하부전극층과의 경계면 산화에 대하여 산화반응을 일으키지 않는 안정된 물질이기 때문이다. 또한, 백금막은 전기 전도도가 뛰어난 물질인 동시에, 공정중에 백금막의 표면에서 산화반응을 일으키지 않기 때문에 다른 종류의 도전막, 예컨대 이리듐(Ir), 루테늄(Ru), 폴리실리콘 등과 비교하여 누설전류(leakage current)가 작은 특성을 지니고 있다. 또한, BST, PZT, Y1등의 강유전체 박막의 성장에도 유리하다.
그러나, 백금막을 이용하여 커패시터의 상부 및 하부전극층을 형성하는 경우, 건식식각을 이용한 패터닝이 매우 어려운 단점이 있다. 이는 백금막을 건식식각할 때, 식각잔류물(etching residue)이 발생하는 문제와, 이로 인한 백금막의 식각 경사도(etching slope)가 완만해져서 커패시터의 하부전극 및 상부전극이 경사지게 형성되기 때문이다.
도 1은 종래 기술에 있어서 커패시터의 식각마스크로 포토레지스트 패턴을 사용한 경우의 결과를 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 하부구조를 형성하고, 층간절연막(20)을 적층한다. 상기 층간절연막(20)에 패터닝을 진행하여 콘택홀(contact hole)을 형성하고, 콘택홀을 메우는 플러그(plug, 25)를 형성한다. 이어서, 상기 결과물에 하부전극층(30), 유전체막(40) 및 상부전극층(50)을 순차적으로 형성하고, 그 상부에 식각마스크로 포토레지스트 패턴(미도시)을 형성하여 상기 상부전극층(50), 유전체막(40), 하부전극층(30)을 각각 세 번에 걸쳐 식각하여 강유전체 메모리 셀의 커패시터 패턴을 형성한다.
그러나, 상술한 포토레지스트 패턴을 식각마스크로 사용하여 백금막 재질의 상부전극층 및 하부전극층을 건식식각하는 방법은 다음과 같은 문제점이 있다.
첫째, 식각마스크로 사용되는 포토레지스트 패턴과 백극막과는 식각선택비가 낮아 포토레지스트 패턴의 두께가 두꺼워야 하고, 이로 인하여 건식식각 공정에서 공정마진이 줄어들어 미세 패턴을 가공하기 어려운 문제점이 있다. 둘째, 상부전극층, 유전체막, 하부전극층을 각각 세 번에 걸쳐서 식각해야 하기 때문에 공정이 복잡하고 길어진다. 셋째, 식각도중에 발생한 식각잔류물에 의해 커패시터 패턴이 경사지게 식각되어 집적도가 떨어진다.
도 2는 종래 기술에 있어서 커패시터의 식각마스크로 하드마스크를 사용한 경우의 결과를 나타낸 단면도이다.
도 2를 참조하면, 도1과 동일한 방식으로 반도체 기판(11)에 층간절연막(21)과 플러그(26)를 형성한다. 그 후 포토레지스트 패턴과 백금막과의 낮은 식각선택비를 개선하기 위하여, 도 1에 설명된 것과 동일한 구조의 상부전극층(51), 유전체막(41) 및 하부전극층(31)을 형성한 후, 식각마스크로 하드마스크인 산화막 계열의 막질을 사용하여 상부전극층(51), 유전체막(41) 및 하부전극층(31)을 식각한 경우이다.
그러나, 이 경우에도 3회에 걸쳐서 식각을 하기 때문에 공정이 복잡하고 길어진다. 이 경우 포토레지스트 패턴 대신에 산화막 계열의 하드마스크를 사용하기 때문에, 포토레지스트가 식각중 소모되어 발생하는 식각잔류물의 영향은 배제할 수 있다. 그러나 3회의 식각에 의해 공정마진이 줄어들기 때문에, 각층이 계단형으로 식각되어 완만한 식각경사도를 갖는다. 따라서 고집적화 된 강유전체 메모리 셀의 커패시터 제조기술로는 적합하지 않다.
본 발명이 이루고자 하는 기술적 과제는 강유전체 커패시터를 식각할 때 발생하는 유전체막 손상을 방지하고, 식각경사도를 개선하며, 일회(一回)의 식각마스크를 이용한 공정만으로 커패시터 패턴을 식각할 수 있는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 있어서 커패시터의 식각마스크로 포토레지스트 패턴을 사용한 경우의 결과를 나타낸 단면도이다.
도 2는 종래 기술에 있어서 커패시터의 식각마스크로 하드마스크를 사용한 경우의 결과를 나타낸 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 11 내지 도 13는 본 발명의 제3 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 14 내지 도 16는 본 발명의 제4 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 210: 유전체막 보호층,
120: 층간절연막, 125: 플러그층,
130: 하부전극층, 140: 유전체막,
150: 상부전극층, 160: 하드마스크,
170: 스페이서용 절연막.
상기 기술적 과제를 달성하기 위하여 본 발명은, 평탄화가 완료된 반도체 기판 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정과, 상기 상부전극층 위에 하드마스크를 형성하는 공정과, 상기 하드마스크를 이용하여 상기 상부전극층 및 유전체막을 패터닝하는 공정과, 상기 패터닝된 상부전극층, 유전체막 및 하드마스크 측면에 절연막을 이용한 스페이서(spacer)를 형성하는 공정과, 상기 스페이서가 형성된 하드마스크, 상부전극층 및 유전체막을 식각마스크로 자기정렬 방식으로 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 상부 및 하부전극층은 백금족 금속 또는 백금족 금속의 산화물 중에서 선택된 어느 하나를 포함하는 것이 적합하고, 상기 유전체막은 BST, PZT, Y1중에서 선택된 어느 하나인 것이 적합하다.
바람직하게는, 상기 하드마스크는 Ti를 포함하는 막질로서, TiN, TiO2, TiAlN, TiSiN 및 BST중에서 선택된 어느 하나의 막인 것이 적합하다.
상기 하드마스크를 이용하여 상기 상부전극 및 유전체막을 패터닝하는 방법은 건식식각으로 식각경사도가 75도 이상 90도 이하가 되도록 진행하는 것이 바람직하며, 이때 사용되는 식각가스는 적어도 산소를 40% 이상 포함하는 식각가스로서, 산소/브롬화수소/염소의 혼합가스인 것이 적합하다.
또한, 상기 상부전극층 및 유전체막을 패터닝하는 공정 후에 상기 반도체 기판의 전면에 유전체막 보호층을 증착하는 공정을 더 진행하는 것이 적합하며, 이러한 유전체막 보호층은 TiO2, 또는 Al2O3인 것이 적합하다. 여기서, 상기 TiO2를 사용할 때에는 두께가 500∼1500Å인 것이 적합하고, Al2O3을 사용할 경우에는 두께가 50∼150Å인 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 따르면, 상기 스페이서로 사용되는 절연막은 산화막(SiO2) 또는 질화막(SiN)으로서, 산화막을 사용할 경우에는 USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), PE-TEOS(Plasma Enhanced TEOS) 및 HTO(High Temperature Oxide)중에서 선택된 어느 하나인 것이 적합하다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 평탄화가 완료된 반도체 기판의 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정과, 상기 상부전극층 위에 하드마스크를 형성하는 공정과, 상기 하드마스크를 이용하여 상기 상부전극층을 패터닝하는 공정과, 상기 상부전극층 측면에 절연막을 이용한 스페이서를 형성하는 공정과, 상기 스페이서가 형성된 상부전극층을 식각마스크로 자기 정렬방식으로 상기 유전체막 및 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법을 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 평탄화가 완료된 반도체 기판의 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정과, 상기 상부전극층 위에 하드마스크를 형성하는 공정과, 상기 하드마스크를 이용하여 상기 상부전극층을 패터닝하는 공정과, 상기 상부전극층 측면에 절연막을 이용한 스페이서를 형성하는 공정과, 상기 스페이서가 형성된 상부전극층을 식각마스크로 자기정렬 방식으로 상기 유전체막을 식각하는 공정과, 상기 스페이서가 형성된 상부전극층 및 상기 유전체막 측면에 절연막을 이용한 다른 스페이서를 형성하는 공정과, 상기 다른 스페이서가 형성된 상부전극층 및 유전체막을 식각마스크로 자기정렬 방식으로 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법을 제공한다.
바람직하게는, 상기 하드마스크는 Ti를 포함하는 막질로서, TiN, TiO2, TiAlN, TiSiN 및 BST중에서 선택된 어느 하나의 막인 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 따르면, 상기 스페이서 및 다른 스페이서로 사용되는 절연막은 산화막(SiO2) 또는 질화막(SiN)으로서, 산화막을 사용할 경우에는 USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), PE-TEOS(Plasma Enhanced TEOS) 및 HTO(High Temperature Oxide)중에서 선택된 어느 하나인 것이 적합하다.
본 발명에 따르면, 강유전체 커패시터를 식각할 때 발생하는 유전체막 손상을 방지하여 커패시턴스를 증대시킬 수 있고, 커패시터 패턴의 식각경사도를 개선하여 공정마진을 개선함으로써 고집적화 된 강유전체 메모리 셀의 커패시터를 구현할 수 있으며, 한번의 마스크를 사용한 식각공정과 후속하는 자기정렬 방식의 식각으로 커패시터 패턴을 형성하여 제조공정을 단순화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 상부전극층은 가장 넓은 의미로 사용하고 있으며 백금족 금속 및 그 산화물만을 한정하는 것이 아니다. 본 발명은 그 필수의 특징사항을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 상부전극층이 백금족 금속 또는 그 산화물을 포함하는 막질이지만, 이를 실리콘으로 대체시켜 MIS(Metal Insulator Silicon) 구조의 커패시터를 구현해도 무방하다. 또한, 상기 하부전극층과 플러그의 경계면에 확산장벽층(diffusion barrier layer)을 추가로 형성할 수도 있다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 하부구조를 형성하고, 커패시터 형성을 위한 층간절연막(120)을 산화막 또는 산화막을 포함하는 복합막을 사용하여 형성한다. 상기 층간절연막(120)에 사진 및 식각공정을 진행하여 콘택홀을 형성하고, 상기 콘택홀 내부를 도전성 물질을 채우는데, 바람직하게는 폴리실리콘으로 채움으로써 플러그(plug, 125)을 형성한다.
이어서, 백금족 금속 또는 그 산화물을 사용하여 하부전극층(130)을 형성한다. 상기 백금족 금속은 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 루테늄(Ru) 등이며, 백금족 금속 산화물은 IrO2, RuO2및 RhO2등이다. 본 발명에서는 하부전극층(130)으로 산화이리듐(IrO2)막과 백금막(Pt)이 각각 500Å과 1500Å 적층된 복합막을 사용하였다.
상기 하부전극층(130) 위에 고유전물질인 BST, PZT 및 Y1중에 하나를 이용하여 유전체막(140)을 1500∼3000Å의 두께로 형성한다. 이때, 유전체막으로 PZT를 사용하는 경우에는 솔-겔 스핀 코팅법(Sol-Gel Spin coating) 또는 물리적 증착법(PVD)으로 유전체막을 형성할 수 있다.
상기 유전체막(140) 위에 상부전극층(150)을 백금족 금속 또는 백금족 금속의 산화물을 포함하는 막질을 이용하여 형성한다. 그 후, 상기 상부전극층(150) 위에 티타늄을 포함하는 막, 예컨대 TiN, TiO2, TiAlN, TiSiN 및 BST중에서 선택된 하나의 막질을 이용하여 하드마스크(160)를 형성한다. 이러한 하드마스크(160)의 두께는 식각할 상부전극층(150), 유전체막(140) 및 하부전극층(130)의 두께에 따라 조절이 가능하며, 본 실시예에서는 질화티타늄(TiN)을 1500∼2000Å의 두께로 사용하였다.
도 4를 참조하면, 상기 하드마스크(160)인 질화티타늄(TiN)막을 이용하여 건식식각을 진행함으로써 상부전극층(150')과 유전체막(140')을 각각 패터닝한다. 이때 상기 패터닝된 상부전극층(150')과 유전체막(140')의 식각경사도는 75∼90도로서 가급적 직각에 가깝도록 식각을 진행한다. 이를 위하여 식각가스로 산소/브롬화수소(HBr)/염소(Cl)의 혼합가스를 사용하고, 산소를 적어도 40% 이상 혼합한다.
도 5를 참조하면, 상기 상부전극층(150')과 유전체막(140')을 식각한 반도체 기판에 본 발명에 의한 스페이서용 절연막(170), 예컨대 산화막 또는 질화막 중에 하나의 박막을 전면(全面)에 균일한 두께로 증착한다.
도 6을 참조하면, 상기 스페이서용 절연막(170)이 증착된 결과물에 이방성 식각을 진행하여 일정두께를 식각함으로써 상기 스페이서용 절연막(170)이 상기 하드마스크(160), 상부전극층(150') 및 유전체막(140')의 측면에 스페이서(spacer, 170')의 형태로 구성되게 한다. 상기 스페이서(170')로 산화막을 사용한 경우에는 USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), PE-TEOS(Plasma Enhanced TEOS) 및 HTO(High Temperature Oxide)중에서 하나를 선택하여 구성할 수 있다.
도 7을 참조하면, 상기 스페이서(170')가 형성된 결과물에서 상기 하드마스크(160), 상부전극층(150'), 유전체막(140') 및 스페이서(170')를 식각마스크로 자기정렬(self-aligned) 방식으로 하부전극층(130)에 건식식각을 진행하여 하부전극층(130')을 패터닝한다. 이때는 추가로 식각마스크를 사용하지 않으며, 식각가스로는 산소/브롬화수소(HBr)/염소(Cl)의 혼합가스를 사용하고, 산소를 적어도 40% 이상 혼합하여 식각경사도가 가급적 수직에 가깝도록 하는 것이 적합하다.
여기서, 상기 스페이서(170')는 본 발명의 목적을 달성하는 주요한 수단이 된다. 즉, 유전체막(140') 측면을 덮음으로써 하부전극층(130')에 대한 이방성 식각을 진행하는 동안, 유전체막(140') 측면이 손상되는 것을 방지한다. 또한, 추가 식각마스크를 사용하지 않고 자기정렬 방식으로 하부전극층(130')에 대한 식각이 진행되는 것을 가능케 한다. 그러므로 한번만 식각마스크를 사용함으로써 커패시터 패턴, 즉 상부전극층(150')/유전체막(140')/하부전극층(130')에 대한 식각을 할 수 있기 때문에 공정을 단순화시킨다. 또한 포토레지스트 패턴을 사용하지 않고 패터닝을 할 수 있어서, 식각경사도를 80도까지 개선함으로써 고집적화 된 강유전체 커패시터의 집적도 향상에 유리하다.
제2 실시예
도 8 내지 도 10은 본 발명의 제2 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 제2 실시예는 상기 제1 실시예에 유전체막 보호층을 형성하는 공정을 추가로 진행하는 것을 제외하고는 상술한 제1 실시예와 동일하다. 따라서, 동일한 부분은 중복을 피하여 설명을 생략하고, 이해가 용이하도록 참조부호를 상기 제1 실시예와 서로 대칭이 되도록 구성하였다.
도 8을 참조하면, 하드마스크(260)로 상부전극층(250') 및 유전체막(240')에 대한 패터닝을 진행한 후, 유전체막 보호층(210), 예컨대 산화티타늄(TiO2) 또는 산화알루미늄(Al2O3)을 반도체 기판 전면에 일정두께 형성한다. 여기서, 유전체막 보호층으로 산화티타늄(TiO2)을 사용하는 경우는 두께를 500∼1500Å 범위로 형성하고, 산화알루미늄(Al2O3)을 사용할 경우에는 산화알루미늄의 막질이 산화티타늄(TiO2)보다 더욱 단단하므로 50∼150Å 두께로 형성한다. 이어서, 상기 유전체막 보호층(210)이 형성된 결과물위에 스페이서용 절연막(270)을 형성한다.
도 9를 참조하면, 상기 결과물에 이방성 식각을 진행하여 유전체막 보호층(210') 및 스페이서(270')를 각각 형성함으로써 하부전극층(230)을 식각마스크 없이 자기정렬 방식으로 식각하기 위한 식각마스크 패턴을 형성한다.
도 10을 참조하면, 상기 유전체막(240'), 상부전극층(250') 하드마스크(260), 유전체막 보호층(210') 및 스페이서(270')로 구성된 식각마스크 패턴을 이용하여 하부전극층(230)을 패터닝하여 강유전체 커패시터 패턴을 형성한다.
제3 실시예
도 11 내지 도 13은 본 발명의 제3 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 11을 참조하면, 반도체 기판(300)에 층간절연막(320)과 플러그(325)를 형성하고, 하부전극층(330), 유전체막(340), 상부전극층(350)을 순차적으로 적층한다. 여기서, 하부전극층(330), 유전체막(340) 및 상부전극층(350)의 재질은 상기 제1 실시예와 동일하게 구성하는 것이 바람직하다. 상기 상부전극층(350) 위에 하드마스크(360)를 형성한다. 이러한 하드마스크(360)는 Ti를 포함하는 막질로서, 바람직하게는 TiN, TiO2, TiAlN 및 BST등을 사용할 수 있다. 상기 하드마스크(360)를 식각마스크로 상기 상부전극층(350')을 패터닝한다.
도 12를 참조하면, 상기 상부전극층(350)이 형성된 반도체 기판에 스페이서 형성을 위한 절연막(370), 예컨대 산화막 또는 질화막을 균일한 두께로 형성한다. 이어서 상기 스페이서 형성을 위한 절연막(370)을 이방성으로 식각하여 상기 하드마스크(260) 및 상부전극층(350') 측면에 스페이서(370')를 형성한다.
도 13을 참조하면, 상기 스페이서(370')가 형성된 하드마스크(360) 및 상부전극층(350')을 식각마스크로 자기정렬 방식으로 상기 유전체막(340') 및 상기 하부전극층(330')을 한번에 식각한다. 이러한 식각 방법은 상기 제1 실시예의 하부전극층을 식각하는 방법과 동일한 방법을 사용하여 식각하는 것이 적합하다.
제4 실시예
도 14 내지 도 16은 본 발명의 제4 실시예에 의한 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 14를 참조하면, 반도체 기판(400)에 층간절연막(420)과 플러그(425)를 형성하고, 하부전극층(430), 유전체막(440), 상부전극층(450)을 순차적으로 적층한다. 여기서, 하부전극층(430), 유전체막(440) 및 상부전극층(450)의 재질은 상기 제1 실시예와 동일하게 구성하는 것이 바람직하다. 상기 상부전극층(450) 위에 하드마스크(460)를 형성한다. 이러한 하드마스크(460)는 Ti를 포함하는 막질로서, 바람직하게는 TiN, TiO2, TiAlN 및 BST등을 사용할 수 있다.
상기 하드마스크(460)를 식각마스크로 상기 상부전극층(450')을 패터닝한다. 이어서, 상기 제3 실시예와 동일한 방법으로 상기 하드마스크(460) 및 상부전극층(450')의 측면에 스페이서(470')를 형성한다. 상기 스페이서가 형성된 하드마스크(460) 및 상부전극층(450')을 식각마스크로 상기 유전체막(440')을 패터닝한다.
도15를 참조하면, 상기 스페이서(470') 및 유전체막(440')의 측면에 다른 스페이서(480')를 형성한다. 상기 다른 스페이서(480')는 재질이 상기 스페이서(470')과 동일하게 산화막 혹은 질화막을 사용하여 구성하는 것이 바람직하며, 스페이서 형성을 위한 절연막, 예컨대 산화막이나 질화막을 균일한 두께로 적층한 후, 이를 이방성으로 식각하여 구성할 수 있다. 따라서, 유전체막(440')의 측면을 다른 스페이서(480')로 보호되기 때문에 후속되는 식각공정에서 유전체막 측면이 손상되는 것을 방지할 수 있다.
도 16을 참조하면, 상기 다른 스페이서(480')가 형성된 하드마스크(460), 상부전극층(450') 및 유전체막(440')을 식각마스크로 상기 하부전극층(430')을 패터닝한다. 이때 식각하는 방법은 상술한 제1 실시예와 동일한 방법으로 식각을 진행하는 것이 적합하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 스페이서를 이용하여 강유전체 커패시터를 형성함으로써, 첫째 식각중 발생하는 유전체막 손상을 방지하여 커패시턴스를 증대시킬 수 있다. 둘째, 커패시터 패턴의 식각경사도를 개선하여 공정마진을 개선함으로써 고집적화 된 강유전체 메모리 셀의 커패시터를 구현할 수 있다. 셋째, 한번의 식각마스크를 사용한 식각공정과 후속하는 자기정렬 방식의 식각으로 커패시터 패턴을 형성함으로써 제조공정을 단순화할 수 있다.
Claims (20)
- 평탄화가 완료된 반도체 기판 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정;상기 상부전극층 위에 하드마스크를 형성하는 공정;상기 하드마스크를 이용하여 상기 상부전극층 및 유전체막을 패터닝하는 공정;상기 패터닝된 하드마스크, 상부전극층 및 유전체막 측면에 절연막을 이용한 스페이서(spacer)를 형성하는 공정; 및상기 스페이서가 형성된 하드마스크, 상부전극층 및 유전체막을 식각마스크로 자기정렬 방식으로 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 상부전극층은 백금족 금속 또는 백금족 금속의 산화물 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 유전체막은 BST, PZT, Y1중에서 선택된 어느 하나인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 하부전극층은 백금족 또는 백금족 금속의 산화물 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 하드마스크는 Ti를 포함하는 막인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제5항에 있어서,상기 Ti를 포함하는 막은 TiN, TiO2, TiAlN, TiSiN 및 BST중에서 선택된 어느 하나의 막인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 하드마스크로 상부전극 및 유전체막을 패터닝하는 방법은 건식식각으로 식각경사도가 75도 이상 90도 이하가 되도록 진행하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제7항에 있어서,상기 건식식각은 적어도 산소를 40% 이상 포함하는 식각가스를 사용하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제8항에 있어서,상기 적어도 산소를 40% 이상 포함하는 식각가스는 산소와, 브롬화수소 및 염소의 혼합가스인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 상부전극층 및 유전체막을 패터닝하는 공정 후에 상기 반도체 기판의 전면에 유전체막 보호층을 증착하는 공정을 더 진행하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제10항에 있어서,상기 유전체막 보호층은 TiO2, 또는 Al2O3인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제11항에 있어서,상기 TiO2는 두께가 500∼1500Å인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제11항에 있어서,상기 Al2O3은 두께가 50∼150Å의 두께 범위인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제1항에 있어서,상기 스페이서로 사용되는 절연막은 산화막(SiO2) 또는 질화막(SiN)인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제14항에 있어서,상기 산화막(SiO2)은 USG, BPSG, SOG, PE-TEOS 및 HTO중에서 선택된 어느 하나인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 평탄화가 완료된 반도체 기판의 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정;상기 상부전극층 위에 하드마스크를 형성하는 공정;상기 하드마스크를 이용하여 상기 상부전극층을 패터닝하는 공정;상기 상부전극층 측면에 절연막을 이용한 스페이서를 형성하는 공정; 및상기 스페이서가 형성된 상부전극층을 식각마스크로 자기 정렬방식으로 상기 유전체막 및 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제16항에 있어서,상기 하드마스크는 Ti를 포함하는 막인 것을 특징으로 하는스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 평탄화가 완료된 반도체 기판의 전면에 하부전극층, 유전체막, 상부전극층을 순차적으로 형성하는 공정;상기 상부전극층 위에 하드마스크를 형성하는 공정;상기 하드마스크를 이용하여 상기 상부전극층을 패터닝하는 공정;상기 상부전극층 측면에 절연막을 이용한 스페이서를 형성하는 공정;상기 스페이서가 형성된 상부전극층을 식각마스크로 자기정렬 방식으로 상기 유전체막을 식각하는 공정;상기 스페이서가 형성된 상부전극층 및 상기 유전체막 측면에 절연막을 이용한 다른 스페이서를 형성하는 공정;상기 다른 스페이서가 형성된 상부전극층 및 유전체막을 식각마스크로 자기정렬 방식으로 상기 하부전극층을 식각하는 공정을 구비하는 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제18항에 있어서,상기 하드마스크는 Ti를 포함하는 막인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
- 제18항에 있어서,상기 스페이서 및 다른 스페이서 형성을 위한 절연막은 산화막 또는 질화막을 포함하는 막질인 것을 특징으로 하는 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045562A KR20010037840A (ko) | 1999-10-20 | 1999-10-20 | 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045562A KR20010037840A (ko) | 1999-10-20 | 1999-10-20 | 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010037840A true KR20010037840A (ko) | 2001-05-15 |
Family
ID=19616120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990045562A KR20010037840A (ko) | 1999-10-20 | 1999-10-20 | 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010037840A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460719B1 (ko) * | 2002-09-06 | 2004-12-08 | 아남반도체 주식회사 | 금속 절연체 금속 캐패시터 제조 방법 |
| KR100724624B1 (ko) * | 2001-06-30 | 2007-06-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| WO2007097554A1 (en) * | 2006-02-20 | 2007-08-30 | Lg Innotek Co., Ltd | Broadcasting receiving apparatus and method thereof |
| CN112951979A (zh) * | 2019-12-11 | 2021-06-11 | 上海磁宇信息科技有限公司 | 一种磁性随机存储器自对准顶电极的形成方法 |
-
1999
- 1999-10-20 KR KR1019990045562A patent/KR20010037840A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724624B1 (ko) * | 2001-06-30 | 2007-06-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| KR100460719B1 (ko) * | 2002-09-06 | 2004-12-08 | 아남반도체 주식회사 | 금속 절연체 금속 캐패시터 제조 방법 |
| WO2007097554A1 (en) * | 2006-02-20 | 2007-08-30 | Lg Innotek Co., Ltd | Broadcasting receiving apparatus and method thereof |
| CN112951979A (zh) * | 2019-12-11 | 2021-06-11 | 上海磁宇信息科技有限公司 | 一种磁性随机存储器自对准顶电极的形成方法 |
| CN112951979B (zh) * | 2019-12-11 | 2023-03-21 | 上海磁宇信息科技有限公司 | 一种磁性随机存储器自对准顶电极的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6929997B2 (en) | Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof | |
| KR100395767B1 (ko) | 강유전성 메모리 장치 및 그 형성 방법 | |
| JP3636846B2 (ja) | 高誘電体キャパシタの製造方法 | |
| KR20110108674A (ko) | 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터 | |
| US20060183252A1 (en) | Ferroelectric memory devices | |
| KR100246989B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| JPH11243184A (ja) | 高誘電率キャパシタおよび製造方法 | |
| US6835976B2 (en) | Semiconductor device and its manufacture | |
| KR100273689B1 (ko) | 반도체메모리장치및그제조방법 | |
| KR20030002864A (ko) | 반도체소자의 제조방법 | |
| KR100355777B1 (ko) | 집적회로 구조물 및 그 제조방법 | |
| KR20010037840A (ko) | 스페이서를 이용한 자기정렬 방식의 강유전체 커패시터 제조방법 | |
| US20020109231A1 (en) | Composite structure of storage node and method of fabrication thereof | |
| KR100213263B1 (ko) | 강유전체 커패시터 제조방법 | |
| KR100448854B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100476380B1 (ko) | 반도체 장치의 실린더형 캐패시터 제조방법 | |
| KR100660830B1 (ko) | 반도체 소자의 스토리지 전극 형성방법 | |
| KR100334529B1 (ko) | 반도체소자의캐패시터형성방법 | |
| KR20010003252A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR19980040654A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR100411300B1 (ko) | 반도체 소자의 캐패시터 및 제조방법 | |
| KR19980084122A (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20030058038A (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20040051070A (ko) | 금속 스토리지 노드를 갖는 반도체 소자의 제조방법 | |
| KR20040003967A (ko) | 반도체장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |