KR100395767B1 - 강유전성 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

강유전성 메모리 장치 및 그 형성 방법이 개시된다. 본 장치는 메모리 셀의 강유전체 캐퍼시터가 하부 구조가 형성된 기판에 일정 높이의 기둥모양으로 형성된 캐퍼시터 하부 전극, 상기 캐퍼시터 하부 전극을 포함하는 기판 전면에 콘포말(conformal)하게 적층된 강유전막, 상기 강유전막을 사이에 두고 캐퍼시터 하부 전극의 측벽에 스페이서 형태로 형성된 캐퍼시터 상부 전극을 구비하여 이루어지며, 본 방법은 캐퍼시터 하부 전극 콘택에 의해 관통되는 층간 절연막이 형성된 기판을 준비하는 단계, 층간 절연막 위로 콘택을 커버하는 기둥형 캐퍼시터 하부 전극을 형성하는 단계, 캐퍼시터 하부 전극 위로 기판에 강유전막을 콘포말하게 적층하는 단계, 강유전막으로 싸여진 캐퍼시터 하부 전극의 측벽에 스페이서 형태의 캐퍼시터 상부전극을 형성하는 단계를 구비하여 이루어진다.

Description

강유전성 메모리 장치 및 그 형성 방법{FERROELECTRIC MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 FRAM과 같은 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치 및 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9] 등의 고유전 물질을 처리하여 형성할 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체을 이용한 메모리 소자의 연구가 많이 이루어지고 있다.
강유전체를 형성하기 위해서는 PZT, SBT 등의 고유전성 물질들이 페로브스카이트 구조라는 강유전성 결정 구조를 가지도록 해야 한다. 이런 구조는 통상 이들 고유전성 물질을 아몰퍼스 기타 상태로 적층한 뒤 산화성 분위기에서 고온, 가령, 700도씨 정도로 가열하여 결정화시킬 때 얻어질 수 있다. 한편, 일단 PZT 등의 페로브스카이트 구조가 이루어진 후에도 후속 공정에서의 에칭 등에 의한 물리적 충격, 수소 기타 물질의 확산에 의한 강유전막 내로의 침투 등이 이루어질 경우, 강유전막의 강유전 특성에는 심각한 열화가 이루어져 문제가 될 수 있다. 이런 후속적 강유전성 열화의 문제는 산소 분위기 어닐링 처리를 통해 상당부분 치유가 가능하다.
그런데, 페로브스카이트 구조를 형성하거나, 후속적 강유전성 열화를 치유하기 위한 처리는 모두 산소 분위기 고온에서 이루어지는 것이 필요하므로 만약 강유전막 상하에 폴리실리콘 같은 물질이 캐퍼시터 전극을 형성하고 있다면 적어도 그 표면이나 계면이 산화되어 도전성과 정전 용량에 손상을 가져오는 것이 문제가 된다. 따라서, 강유전체 캐퍼시터에서는 강유전막과 닿는 캐퍼시터 상하부 전극에 산화 고온 분위기에서 절연성 산화막을 형성하는 문제가 없는 백금, 이리듐, 기타 귀금속을 통상 사용한다.
도1 및 도2는 종래의 강유전성 메모리 장치에서 주로 채택하는 평면 구조(Planar structure) 강유전체 캐퍼시터가 형성된 형태를 나타내는 공정 단면도들이다.
도1에서 기판(10)에 형성된 층간 절연막(12) 위의 하부 전극(16), 강유전막 패턴(18), 상부 전극(20)의 외곽선이 서로 연속되지 못하는 것을 통해 각 층이 별도의 노광 공정을 통해 패터닝됨을 나타내고 있다. 도1을 참조하여 그 형성 방법을 살펴보면, 먼저, 캐퍼시터 하부 전극 콘택(14)이 형성된 층간 절연막(12) 위에 하부 전극층, 강유전막, 상부 전극층이 차례로 형성된다. 그리고, 하부 전극(16), 상부 전극(20) 및 강유전막 패턴(18)을 이루는 이들 각 층은 노광 및 식각 공정을 통해 패터닝된다. 그러나, 이때, 식각 공정에서 패터닝에 이용되는 포토레지스트층과 각 전극층을 이루는 귀금속층들 사이에는 식각 선택비가 좋지 않기 때문에 각 전극층 및 강유전막은 하나의 포토레지스트 패턴(미도시)을 이용하여 한 번에 노광되지 못하고 3번의 별도의 노광 공정을 통해 패터닝된다.
도2에서도 도1과 비슷한 패턴 양상을 볼 수 있다. 여기서는 상부 전극(20)은 별도의 노광 및 식각 공정을 통해 패턴 형성 되고, 강유전막 패턴(18)과 하부 전극(16)은 동일한 포토레지스트 패턴(미도시)을 이용하여 연속적으로 패터닝된 것을 알 수 있다. 따라서 캐퍼시터 형성에 2번의 노광 공정이 사용되었다.
결과적으로, 종래의 평면 구조 강유전체 캐퍼시터를 형성할 때 한 번의 노광으로 전체 캐퍼시터 구조를 형성하기 어렵다. 따라서, 강유전체 캐퍼시터 형성 공정이 복잡해지고 비용이 증가되며 노광 공정에서의 불량 가능성이 높아지는 문제가 있다. 더욱이, 평면 구조 강유전체 캐퍼시터는 단순 평면 구조를 가지므로 캐퍼시터가 차지하는 면적대비 정전용량을 늘리는 데 한계가 있다.
도3 및 도4는 단순 평면 구조의 캐퍼시터의 정전용량의 한계를 극복하기 위한 종래의 다른 강유전성 반도체 장치의 예를 나타낸 것으로, USPN 6,043,526 및 USPN 5,499,207에 각각 개시되어 있다.
도3을 참조하면, 하부에 게이트 전극(31)과 소오스/드레인 영역(15)으로 이루어진 모스 트랜지스터 및 비트라인(23)을 가진 기판(10)에 층간 절연막(12)이 적층되고 평탄화된다. 층간 절연막(12)에 캐퍼시터 하부 전극(35)과 트랜지스터의 소오스 영역을 연결시킬 콘택(14)이 형성된다. 콘택(14) 위로 원기둥형 하부 전극(35)이 형성된다. 하부 전극(35)이 형성된 기판 위로 베리어층, 강유전막, 상부 전극층이 CVD를 통해 적층된다. 이들 막을 패터닝하여 상부 전극(43), 강유전막 패턴(41), 베리어층 패턴(38)이 형성된다. 이로써 입체 구조의 강유전체 캐퍼시터가 형성된다. 그러나, 이 경우에도 하부 전극층에 대한 패터닝과 상부 전극층 및 강유전막의 패터닝을 위한 별도로 노광공정이 필요할 뿐만아니라 상기 상하부 전극이 특히 귀금속인 관계로 한꺼번에 식각시 프로파일이 좋지 않다.
도4를 참조하면, 하부 구조가 이루어진 기판(10)에 층간 절연막(12)이 형성되고, 층간 절연막(12)을 관통하는 콘택 플러그(14)가 형성된다. 콘택 플러그(14)를 덮도록 기둥형 하부 전극(35)이 형성된다. 도시되지 않으나 이때 하부 전극(35)패터닝 과정에서 과식각이 이루어져 층간 절연막(12) 상부가 일정 깊이 선택적으로 식각될 수 있다. 그리고, 기판(10) 전면에 콘포말 CVD 강유전막(41)과 두꺼운 CVD 상부 전극(43)이 적층된다. 이 경우에는 상부 전극(43)이 넓은 판(Plate)형으로 이루어져 기생 캐퍼시턴스로 인한 소자 동작 열화가 문제가 될 수 있다.
본 발명은, 상술한 종래의 평면 구조 강유전체 캐퍼시터 형성시의 문제점을 해결하기 위한 것으로서, 강유전체 캐퍼시터 형성시의 노광 공정의 수를 줄여 공정을 단순화시킬 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 동시에, 평면 구조 강유전체 캐퍼시터에 비해 같은 소요 면적에 더 많은 정전 용량을 가질 수 있는 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1 및 도2는 종래의 강유전성 메모리 장치에서 주로 채택하는 평면 구조(Planar structure) 강유전체 캐퍼시터가 형성된 형태를 나타내는 공정 단면도들,
도3 및 도4는 단순 평면 구조의 캐퍼시터의 정전용량의 한계를 극복하기 위한 종래의 다른 강유전성 반도체 장치의 구성예를 나타낸 단면도들,
도5 내지 도9는 본 발명 방법에 따라 강유전성 반도체 장치의 강유전체 캐퍼시터를 형성하는 중요 단계를 나타내는 공정 단면도들,
도10은 도9의 단계에서 셀 메모리 일부 영역을 위에서 본 평면도이다.
상기 목적을 달성하기 위한 본 발명 강유전성 메모리 장치는, 메모리 셀의 강유전체 캐퍼시터가 하부 구조가 형성된 기판에 일정 높이의 기둥모양으로 형성된 캐퍼시터 하부 전극, 상기 캐퍼시터 하부 전극을 포함하는 기판 전면에 콘포말(conformal)하게 적층된 강유전막, 상기 강유전막을 사이에 두고 캐퍼시터 하부 전극의 측벽에 스페이서 형태로 형성된 캐퍼시터 상부 전극을 구비하여 이루어진다.
캐퍼시터 하부 전극의 상단에는 하부 전극 패터닝을 위한 하드 마스크 패턴이 위치할 수 있다. 이 하드 마스크 패턴은 대개 실리콘 산화막으로 형성되며 하부 전극 두께의 반 이하 두께로 형성되는 것이 바람직하다.
캐퍼시터 상부 전극은 메모리 셀 행렬의 일 방향으로 나란히 형성되는 플레이트 라인들에 접속되어 통합될 수 있으며, 하나의 플레이트 라인을 중심으로 양측에 있는 두 캐퍼시터의 상부 전극이 공통적으로 이 플레이트 라인에 접속될 수 있다. 또한, 셀 메모리 영역에서 캐퍼시터와 캐퍼시터 사이의 갭(gap), 즉, 단차진 낮은 영역에는 플레이트 라인을 형성하기 전에 절연 물질막을 일부 채우는 것이 바람직하다. 즉, 갭의 가로세로비를 줄임으로서 플레이트 라인 형성시의 갭 필(gap fill)과 보이드(void)의 문제를 방지할 수 있다.
기판 하부구조의 캐퍼시터 하부 전극 콘택 및 층간 절연막과 캐퍼시터 하부 전극이 접하는 부분에는 콘택 부분의 산화를 막을 수 있는 도전성 산소 베리어층, 상기 층간 절연막과 하부 전극과의 부착력 강화를 위한 부착 보조막이 구비되는 것이 바람직하며, 하부 전극과 상부 전극을 형성하는 주된 물질층, 베리어층, 강유전막의 종류와 크기, 이들 막에 대한 식각 조건 등은 통상의 강유전성 반도체 장치를 제조하는 경우와 동일한 방식으로 이루어질 수 있다.
상기 목적을 달성하기 위한 본 발명의 강유전성 반도체 장치 형성 방법은, 캐퍼시터 하부 전극 콘택에 의해 관통되는 층간 절연막이 형성된 기판을 준비하는 단계, 층간 절연막 위로 콘택을 커버하는 기둥형 캐퍼시터 하부 전극을 형성하는 단계, 캐퍼시터 하부 전극 위로 기판에 강유전막을 콘포말하게 적층하는 단계, 강유전막으로 싸여진 캐퍼시터 하부 전극의 측벽에 스페이서 형태의 캐퍼시터 상부전극을 형성하는 단계를 구비하여 이루어진다.
본 발명 방법은 캐퍼시터 상부 전극이 형성된 뒤 기판에 절연막을 적층하고 이 절연막을 캐퍼시터 상부 전극의 적어도 일부가 드러나도록 리세스시켜 캐퍼시터 사이의 갭, 즉, 단차진 기판의 낮은 부분을 일부 채우는 단계와 플레이트 라인을 형성하는 단계가 더 구비될 수 있다. 이때 플레이트 라인은 알미늄 등의 도전층을 단차가 일부 해소된 기판에 전면적으로 적층하고 패터닝하는 방법으로 이루어질 수 있으며, 도전층이 알미늄층 같은 금속층인 경우에는 적층에 스퍼터링 방법이 많이 사용된다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명한다.
도5 내지 도9는 본 발명 방법에 따라 강유전성 반도체 장치의 강유전체 캐퍼시터를 형성하는 중요 단계를 나타내는 공정 단면도들이며, 도10은 도9의 상태에서 반도체 장치를 위에서 본 평면도이다.
도5를 참조하면, 도시되지 않았으나 메모리 셀 트랜지스터 및 비트라인 같은 하부 구조가 형성된 기판(10)에 평탄화된 층간 절연막(12)이 형성된다. 층간 절연막(12) 패터닝을 통해 기판(10)의 도전 영역을 드러내는 콘택 홀이 형성되고, 콘택 홀에 도전막이 채워져 콘택 플러그(14)를 이룬다. 콘택 플러그(14)를 커버하도록 하부 전극층이 바람직하게는 5000 옹스트롬 두께로 적층되고, 하부 전극층 위에 하드 마스크층으로 실리콘 산화막이 바람직하게는 2000 옹스트롬 두께로 형성된 뒤 통상의 노광 및 식각 공정을 통해 상기 하드 마스크층 및 하부 전극층을 차례로 패터닝하여 하부 전극을 형성한다. 하부 전극층은 후속 강유전막 열처리 단계에서 도전성을 유지할 수 있는 백금, 이리듐, 루테늄, 탄탈륨, 오스뮴, 팔라듐, 로듐 등과 이들의 도전성 산화물로 만들어지는 막 가운데 적어도 하나를 포함하는 조합막으로 형성할 수 있다.
하부 전극층이 적층되기 전에 층간 절연막에 대한 하부 전극층의 부착력을 높이는 도전성 부착 보조막이 더 적층될 수 있다. 부착 보조막은 하부 전극층과 층간 절연막 사이의 열 공정에 따른 스트레스를 완화시키고, 부착력을 높이는 역할을 하게 된다. 부착 보조막은 티타늄, 티타늄 질화막, 티타늄 실리사이드, 티타늄 알미늄 질화막(TiAlN), 티타늄 실로나이트라이드(TiSiN) 같은 티타늄의 질소 화합물이나 그의 실리사이드로 형성될 수 있다. 기타, 탄탈륨, 이리듐, 루테늄, 텅스텐 등의 고융점 금속 혹은 그 실리사이드 또는 그의 질화물, 그의 산화물, 탄탈럼 실로나이트라이드(TaSiN), 탄탈럼 알미늄 질화막(TaAlN) 등도 부착 보조막으로 사용될 수 있다.
하부 전극층 형성 후 고유전막을 적층하고 고유전막의 페로브스카이트 구조 형성을 위한 강유전화 열공정이 이루어질 경우, 콘택 플러그가 하부 전극층과 만나는 계면에서 산화되어 부도체가 형성될 수 있다. 이때, 산화는 하부 전극층을 통과하여 혹은 하부 전극과 층간 절연막의 계면으로 산소가 유입되어 이루어진다. 따라서 산소 유입을 막는 별도의 도전성 베리어막이 하부 전극층 적층 전에 더 적층될 수 있다. 바람직하게는 상기 산소 베리어막은 상기 부착 보조막 형성 전에 형성할 수 있다. 상기 산소 베리어막은 이리듐, 루테늄 등의 고융점 금속 또는 이들의 금속 산화물, 혹은 이들의 조합 물질로 이루어진다.
하드 마스크층은 하부 전극층에 대한 이방성 에칭 과정에서 포토레지스트 패턴과 하부 전극층 사이의 식각선택비가 낮아 식각이 어렵고 식각 과정에서 폴리머 형성에 의한 슬롭 에칭의 경향이 크기 때문에 이에 따른 문제점을 방지하고 수직 측벽을 형성하기 위해 주로 사용한다. 하부 전극 형성 방법은 층간 절연막 상에 희생 산화막을 형성한 후 하부 전극이 형성될 영역에 콘택홀을 형성하고 상기 콘택홀 내에 하부 전극 물질을 전기 도금법 등에 의해 채워 넣는 다마신 공정을 사용할 수 있다. 하드 마스크층은 실리콘 산화막 외에 티타늄 질화막, 티탄늄, 티타늄 산화막, BST 등으로 단일막 혹은 조합막 형태로 형성할 수 있다. 하드 마스크층 위에 포토레지스트 패턴(미도시)이 형성되고 이를 식각 마스크로 식각을 실시하여 하부 전극 영역을 커버하는 하드 마스크 패턴(137)이 형성된다. 포토레지스트 패턴은 애싱 등으로 제거된다. 하드 마스크 패턴(137)을 식각 마스크로 하부 전극층을 식각하여 원기둥 형태의 하부 전극(135)이 형성된다. 이어서, 하드 마스크 패턴(137)은 제거될 수도 있다.
도6을 참조하면, 원기둥 형태의 하부 전극(135)이 복수개 형성된 기판 전면에 강유전막(141)이 CVD 방법으로 콘포말하게 적층된다. 강유전막(141)은 PZT[Pb(Zr,Ti)O3]외에 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 비유전율이 높은 것으로 알져진 고유전 물질로 형성될 수 있다. 강유전막(141)을 CVD로 형성할 때에는 강유전막(141)의 스텝 커버리지가 양호하도록 한다. 이어서, 강유전성 구조화를 위한 산소 분위기의 열처리가500 내지 600도씨에서 이루어질 수 있다. 이런 온도는 졸겔(sol-gel) 변환 방식으로 형성한 고유전막의 강유전화 처리 온도보다 다소 낮은 것이다. 캐퍼시터 전극 사이의 내압을 높이기 위해 강유전막(141) 형성 후에 산소 베리어 및 수소 베리어를 겸한 산화 알미늄(Al2O3)을 얇게 적층할 수 있다.
도7을 참조하면, 강유전막(141) 위로 상부 전극층이 콘포말하게 적층된다. 상부 전극층 형성에는 CVD 방법 외에 ALD(Atomic Layer Deposition), 스퍼터링 등이 사용될 수 있다. 상부 전극층도 하부 전극층과 마찬가지로 백금, 이리듐 등의 귀금속과 그 도전성 산화막을 단층으로 혹은 조합층의 상태로 많이 사용한다. 이어서, 상부 전극층에 대한 전면 이방성 식각을 실시한다. 식각에서는 염소(Cl2), 염화 보론(BCl3), 브롬화 수소(HBr), 아르곤(Ar) 가운데 적어도 하나를 포함하는 조합 가스에 산소를 첨가하여 강유전체막(151)과의 선택비를 가지게 한 상태에서 상부 전극층을 식각한다.
상부 전극층으로 이루어진 스페이서가 원기둥 형태의 하부 전극(135) 측벽을 둘러싸는 형태로 남겨져 상부 전극(143)을 형성한다. 하부 전극(135) 패터닝 단계에서 하부 전극(135) 측벽을 수직에 가깝게 되도록 형성해야 하는 이유의 하나가 상부 전극(143)이 스페이서 형태로 형성된다는 점이다. 하부 전극(135)과 상부 전극(143) 사이에는 강유전막(141)이 개재되어 있으며, 하부 전극(135) 위쪽으로는 강유전막(141)이 드러난 상태가 된다. 따라서 캐퍼시터의 정전 용량은 하부 전극(135)을 형성하는 원기둥의 높이에 주로 관련된다.
도8을 참조하면, 스페이서형 상부 전극(143)이 형성된 기판(10) 전면에 부도체 물질막을 적층한다. 물질막은 캐퍼시터가 형성하는 원기둥형의 볼록부 사이의 갭, 즉, 단차진 낮은 부분을 채울 수 있도록 인접한 캐퍼시터가 이격된 거리의 절반보다 두껍게 형성하는 것이 바람직하다. 그리고, 물질막에 대한 전면 식각을 실시하여 캐퍼시터 상부의 강유전막(141)이 노출되고, 캐퍼시터 측부의 상부 전극(143)의 상단이 적어도 일부 드러나도록 상면이 리세스(recess)된 물질막 패턴(145)을 형성시킨다. 이때, 식각에서는 3불화 메탄(CHF3), 4불화 탄소(CF4), 아르곤, 질소 가운데 적어도 하나를 포함하는 조합으로 이루어진 식각 가스를 사용하여 상부 전극(143) 및 강유전막(141)과의 선택비를 가지게 한다. 물질막에 대한 식각은 전면 이방성 식각이 통상적이나 등방성으로 이루어질 수도 있다.
도9 내지 도10을 참조하면, 캐퍼시터 사이의 갭이 물질막 패턴(145)으로 일부 채워진 기판(10)에 도전층으로서 알미늄층을 적층한다. 갭이 물질막으로 일부 채워지므로 갭의 가로세로비는 낮아지므로 알미늄층은 스탭 커버리지 특성이 상대적으로 불량한 스퍼터링 방법으로도 형성할 수 있다.
알미늄층에 대한 패터닝을 실시하여 메모리 셀이 이루는 행열의 한 행 혹은 한 열 방향으로 플레이트 라인(147)들을 형성한다. 각 플레이트 라인(147)은 메모리 셀 행열의 행 혹은 열을 이루는 셀들의 캐퍼시터 상부 전극(143)들과 연결되도록 형성된다. 플레이트 라인(147)의 중심이 메모리 셀 행렬의 행들 혹은 열들 사이에 있고, 플레이트 라인(147) 폭을 캐퍼시터 사이의 간격보다 크게 하면 하나의 플레이트 라인(147)에 그 양측의 캐퍼시터 열 혹은 행을 이루는 메모리 셀들의 캐퍼시터 상부전극(143) 모두가 공통으로 접속될 수 있다. 도9에서는 평면이 아닌 단면을 나타내므로 중앙에 형성된 플레이트 라인(147)에 양측에 있는 두 캐퍼시터가 접속된 형태만을 나타내고 있다.
본 발명에 따르면, 강유전체 캐퍼시터 형성시의 노광 공정의 수를 줄여 공정을 단순화시킬 수 있으며, 강유전막을 입체적으로 형성하므로써 평면 구조 강유전체 캐퍼시터에 비해 같은 소요 면적에 더 많은 정전 용량을 가질 수 있는 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치를 얻을 수 있다.

Claims (18)

  1. 메모리 셀의 강유전체 캐퍼시터가
    하부 구조가 형성된 기판에 일정 높이의 기둥모양으로 형성된 캐퍼시터 하부 전극,
    상기 캐퍼시터 하부 전극을 포함하여 상기 기판 전면에 콘포말하게 적층된 강유전막,
    상기 강유전막을 사이에 두고 상기 캐퍼시터 하부 전극의 측벽에 스페이서 형태로 형성된 캐퍼시터 상부 전극을 구비하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하부 전극의 상단에는 상기 하부 전극 패터닝에 사용된 하드 마스크 패턴이 잔존되는 것을 특징으로 하는 강유전성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 하드 마스크 패턴은 실리콘 산화막, 티타늄 질화막, 티타늄, 티타늄 산화막, BST, 이들의 조합막 가운데 하나로 형성되며 상기 하부 전극 두께의 반 이하 두께로 형성되는 것을 특징으로 하는 강유전성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀이 이루는 행렬의 일 방향으로 복수 개로 나란히 형성되는 플레이트 라인이 더 구비되는 강유전성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 캐퍼시터 사이의 단차진 낮은 영역은 상기 상부 전극의 적어도 일부를 드러낼 정도의 물질막 패턴으로 채워지며,
    상기 플레이트 라인은 상기 물질막 패턴 위로 형성됨을 특징으로 하는 강유전성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 플레이트 라인은 그 중심이 상기 행렬 가운데 인접한 두 행 사이에 위치하며, 그 폭이 상기 두 행에 각각 형성된 메모리 셀의 캐퍼시터 상부 전극 사이의 가장 가까운 이격거리보다 커서, 상기 플레이트 라인에는 상기 두 행을 이루는 모든 메모리 셀의 캐퍼시터 상부 전극들이 공통적으로 접속됨을 특징으로 하는 강유전성 메모리 장치.
  7. 제 1 항에 있어서,
    산소 베리어막 패턴과,
    상기 기판에 대한 상기 하부 전극의 부착력을 높이기 위해 상기 기판과 상기하부 전극 사이에는 부착 보조막 패턴이 더 구비되며,
    상기 부착 보조막은 티타늄, 티타늄 질화막, 티타늄 실리사이드, 티타늄 알미늄 질화막(TiAlN), 티타늄 실로나이트라이드(TiSiN) 가운데 하나 혹은
    탄탈륨, 이리듐, 루테늄, 텅스텐 및 이들 금속의 실리사이드 또는 그 질화물 가운데 하나로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판 상면은 층간 절연막과 상기 층간 절연막을 관통하는 캐퍼시터 하부 전극 콘택의 노출된 상단으로 이루어짐을 특징으로 하는 강유전성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상부 전극과 상기 하부 전극을 포함하는 전극은 백금, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd), 이들 금속의 도전성 산화물들 각각으로 이루어진 물질층들 가운데 적어도 하나를 포함하여 이루어지는 단일층 혹은 복층 막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
  10. 캐퍼시터 하부 전극 콘택에 의해 관통된 층간 절연막이 형성된 기판을 준비하는 단계,
    상기 층간 절연막 위로 상기 콘택이 커버되도록 기둥형 캐퍼시터 하부 전극을 형성하는 단계,
    상기 하부 전극 위로 기판 전면에 강유전막을 CVD(Chemical Vapour Deposition) 방법으로 콘포말하게 적층하는 단계,
    상기 강유전막으로 덮인 상기 하부 전극의 측벽에 스페이서 형태의 캐퍼시터 상부 전극을 형성하는 단계를 구비하여 이루어지는 강유전성 반도체 장치 형성 방법.
  11. 제 10 항에 있어서,
    상기 상부 전극이 형성된 기판 전면에 상기 상부 전극과 접속되는 플레이트 라인을 형성하는 단계가 더 구비되는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  12. 제 11 항에 있어서,
    상기 상부 전극을 형성하는 단계와 상기 플레이트 라인을 형성하는 단계 사이에
    기판 전면에 절연막을 적층하여 캐퍼시터 사이의 갭을 채우는 단계와
    상기 절연막을 상기 상부 전극의 적어도 일부가 드러나도록 리세스시키는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  13. 제 12 항에 있어서,
    상기 리세스시키는 단계는 상기 절연막에 대한 전면 식각을 통해 이루어지며,
    상기 전면 식각에서는 3불화 메탄(CHF3), 사불화 탄소(CF4), 아르곤, 질소 가운데 적어도 하나를 포함하는 조합으로 이루어진 식각 가스를 사용하여 상기 절연막이 상기 상부 전극 및 강유전막과의 선택비를 가지게 하는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  14. 제 10 항에 있어서,
    상기 하부 전극을 형성하는 단계는
    기판 전면에 하부 전극층 및 하드 마스크층을 차례로 적층하는 단계,
    상기 하드 마스크층에 대한 노광 및 식각 공정을 통해 하드 마스크 패턴을 형성하는 단계,
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 하부 전극층을 식각하여 상기 하부 전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  15. 제 14 항에 있어서,
    상기 하부 전극층 적층 전에 도전성 부착 보조막을 적층하는 단계가 더 구비되고
    상기 부착 보조막은 상기 하부 전극층과 함께 패터닝되는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  16. 제 10 항에 있어서,
    상기 하부 전극을 형성하는 단계는:
    상기 기판에 희생막을 형성하는 단계,
    상기 희생막의 하부 전극 영역에 콘택 홀을 형성하는 단계,
    상기 콘택 홀에 도전막을 채워 넣는 단계 및
    상기 희생막의 잔여 부분을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  17. 제 16 항에 있어서,
    상기 도전막을 채워 넣는 단계는 전기 도금법에 의해 이루어지는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
  18. 제 10 항에 있어서,
    상기 상부 전극을 형성하는 단계는 기판 전면에 상부 전극층을 적층하는 단계와 상기 상부 전극층에 대한 전면 이방성 식각을 통해 상기 강유전막이 드러나도록 하는 단계를 구비하여 이루어지며,
    상기 상부 전극층에 대한 식각에서는 염소(Cl2), 염화 보론(BCl3), 브롬화 수소(HBr), 아르곤(Ar) 가운데 적어도 하나를 포함하는 조합 가스에 산소를 첨가하여 상기 상부 전극층이 상기 강유전막과의 선택비를 가지게 한 식각 가스를 사용하는 것을 특징으로 하는 강유전성 반도체 장치 형성 방법.
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