KR100640781B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 산소분위기 고온열처리 공정을 진행하더라도 베리어메탈의 산화가 방지될 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 상기 제1 층간절연막 상에 베리어메탈을 형성하는 단계; 상기 베리어메탈 상에 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 적층하여 형성하는 단계; 상기 베리어메탈이 노출되도록 상기 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝하여, 상기 콘택플러그 상에 하부전극, 패터닝된 유전체 박막, 상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 노출된 베리어메탈을 식각하되, 상기 하부전극의 아래에서 측면방향으로 배리어메탈이 일정부분 리세스되도록 상기 베리어메탈을 식각하는 단계; 상기 하부전극, 상기 패터닝된 유전체 박막, 상기 상부전극을 감싸되, 상기 하부전극의 하단의 배리어메탈의 리세스된 영역을 두껍게 채우는 캡핑레이어를 형성하는 단계; 및 상기 패터닝된 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

반도체, 캐패시터, 강유전체, 하부전극, 하드마스크.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

도1은 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.

도2는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.

도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.

도4는 도3d의 공정에서 베리어메탈을 리세스시키고 리세스시킨 곳에 알루미나막을 채웠을 때를 나타내는 전자현미경사진.

도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

34 : 베리어메탈

35 : 하부전극용 전도막 35' : 하부전극

36 : 유전체 박막 36' : 패터닝된 유전체 박막

37 : 상부전극용 전도막 37' : 상부전극

38 : 하드마스크 39 : 감광막 패턴

40 : 금속산화막

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.

반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory,DRAM)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C= ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조을 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.

그러나, 캐패시터의 전극을 3차원 형태로 만들어 전극의 유효표면적을 증대시키는 방안도 반도체 장치가 고집적화되면서 한계에 다다르고 있다.

따라서 제한된 면적에 일정한 캐패시턴스를 확보하기 위한 방안으로 유전체 박막을 Ta₂O₅, Al₂O₃, HfO₂, SrTiO₃ , BST등의 고유전율을 가지는 물질로 사용하고 있다.

고유전율을 가지는 유전체 박막을 캐패시터로 사용하는 경우에는 유전체 박막의 특성향상을 위한 열처리공정이 매우 중요하게 된다. 유전체 박막의 고유특성을 향상시키기 위해서는 산소분위기에서 고온 열공정을 진행하게 되는데, 이 때의 열공정으로 하부구조가 산화되어 버리는 새로운 문제점이 나타나고 있다.

한편, 전원이 나가면 저장된 데이터가 지워지는 디램의 한계를 극복하기 위해서, 캐패시터의 유전체 박막으로 강유전체(ferroelectric) 재료를 사용한 강유전체 메모리 장치가 개발되어 왔다.

강유전체 메모리 소자(ferroelectric random access memory,FeRAM) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 종래의 디램에 필적하여 차세대 기억소자로 각광받고 있다.

강유전체 박막을 이용한 메모리 소자는 강유전체에 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고, 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호(digital) 1과 0을 저장하게 되는 원리를 이용하는 것이다.

강유전체 메모리 소자의 제작에 있어 핵심이 되지만, 어려운 공정으로는 강유전체 물질의 고유특성으로 인해 캐패시터 전극을 백금(Pt), 이리듐(Ir), 루세늄(Ru)등의 금속을 사용해야 하며, 강유전체 물질의 특성향상을 위해 고온 산화분위기에서 열처리를 수행해야 한다는 것이다.

고온 산화분위기에서 열처리를 수행하게 되면, 열처리과정에서 산소가 하부구조로 침투하여 하부구조를 산화시키는 문제점이 나타난다.

도1은 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.

도1을 참조하여 제1 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 살펴보면, 먼저 활성영역(11)이 형성된 반도체기판(10) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성 한다.

이어서 베리어 메탈(14a)을 기판 전체에 형성한다. 이어서 하부전극용 도전막과 유전체 박막과 상부전극용 도전막을 차례로 적층하여 형성하고, 패터닝하여 하부전극(15), 유전체 박막(16), 상부전극(17)로 적층된 캐패시터를 형성한다.

이어서 베리어 메탈도 선택적으로 제거하여 패터닝한다. 이 때 패터닝된 베리어 메탈의 측면이 노출됨으로서 해서 산소분위기의 고온 열처리공정에서 산화되는 문제점이 생기게 된다.

베리어 메탈(14a)은 전극으로 사용된 물질이 하부구조로 침투하지 못하도록 하는 막인데, 도1에서와 같이 오픈형으로 형성하게 되면, 차례로 적층된 하부전극용 도전막과 유전체 박막과 상부전극용 도전막을 패터닝할 때에 층간절연막이 과식각되는 것을 방지하는 역할도 하게 된다.

그러나, 오픈형 베리어메탈의 측면이 노출된 상태로 고온 산화분위기에 유전체 박막의 특성향상을 위한 열공정을 진행하게 되면, 베리어 메탈이 산화되어 버리는 것이다.

이를 해결하기 위해 베리어 메탈을 플러그 안으로 들어가게 만드는 공정이 있는 데, 여기에 관한 도면이 도2이다.

도2는 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.

도2를 참조하여 제2 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 살펴보면, 먼저 활성영역(11)이 형성된 반도체기판(10) 상에 층간절연막(12)을 형성 한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.

이어서 콘택플러그(13)의 상단을 일정부분 리세스(recess)시켜고, 리세스시킨 영역에 베리어 메탈(14b)을 형성한다. 이어서 그 상부에 하부전극(15), 유전체 박막(16), 상부전극(17)로 적층된 캐패시터를 형성한다.

그러나, 도2에서와 같이 베리어메탈(14b)을 콘택플러그(13)의 리세스된 영역에 형성하는 공정은 매우 복작하고, 추가적인 접착층이 하부전극(15)과 층간절연막(12) 사이에 필요하다. 따라서 제2 종래기술에 의해 캐패시터를 제조하게 되면 제조공정 비용이 크게 증가된다. 또한, 베리어 메탈이 층간절연막(12)를 보호하여 주기 못하기 때문에 캐패시터를 위한 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝할 때에 층간절연막의 상당부분이 손실되는 문제점도 발생한다.

회복열처리는 통상적으로 캐패시터에 층간절연막을 형성하고 콘택홀을 형성한 후에 하는 것이지만, 캐패시터 위에 알루미나막을 증착하고 다시 층간절연막을 형성한 후에 회복열처리를 하면 알루미나막에 의해 산소확산을 늦춤으로서 내산화성을 증대시킨다. 하지만 오픈형 베리어 메탈을 사용하는 경우 캐패시터와 알루미나막 사이의 계면확산으로 인해 산화방지 효과가 충분하지 않다.

본 발명은 상기의 문제점을 해결하기 위하 제안된 것으로, 산소분위기 고온열처리 공정을 진행하더라도 베리어메탈의 산화가 방지될 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.

상기의 과제를 해결하기 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그 및 상기 제1 층간절연막 상에 베리어메탈을 형성하는 단계; 상기 베리어메탈 상에 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 적층하여 형성하는 단계; 상기 베리어메탈이 노출되도록 상기 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝하여, 상기 콘택플러그 상에 하부전극, 패터닝된 유전체 박막, 상부전극으로 적층된 캐패시터를 형성하는 단계; 상기 노출된 베리어메탈을 식각하되, 상기 하부전극의 아래에서 측면방향으로 배리어메탈이 일정부분 리세스되도록 상기 베리어메탈을 식각하는 단계; 상기 하부전극, 상기 패터닝된 유전체 박막, 상기 상부전극을 감싸되, 상기 하부전극의 하단의 배리어메탈의 리세스된 영역을 두껍게 채우는 캡핑레이어를 형성하는 단계; 및 상기 패터닝된 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.

본 실시예에 따른 캐패시터 제조방법은 도3a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용한다.

이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 여기서 콘택플러그는 도전성 폴리실리콘을 이용하거나 다른 금속 예컨데 텅스텐을 이용하여 형성할 수 있다. 도전성 폴리시리콘을 이용하여 콘택플러그(33)을 형성할 때에는 후속공정에서 형성될 금속하부전극의 오믹콘택층을 위해 티타늄실리사이드층을 형성한다.

이어서 콘택플러그(33)까지 형성된 기판상에 베리어메탈(34)를 형성하고, 그 상부에 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 형성한 다. 이어서 그 상부에 하드마스크(38)을 형성하고, 그 상부에 감광막 패턴(39)을 형성한다. 여기서 베리어메탈(34)은 50 ~ 1000Å 범위로 형성한다.

베리어메탈은 TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 또는 IrTaN 중에서 적어도 하나를 선택하여 사용하거나, 이들을 적층하여 사용한다.

또한 하드마스크(38)는 TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 또는 IrTaN 중에서 적어도 하나를 선택하여 사용하거나, 이들을 적층하여 사용한다.

상, 하부전극용 도전막(35,37)과 유전체 박막(36)은 화학기상증착법 또는 원자층증착법을 이용하여 형성한다. 또한, 상,하부전극용 도전막(35,37)은 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru) 또는 루테늄산화막(RuO₂)을 사용하거나, 이들의 조합을 이용하여 사용한다.

또한, 유전체박막(36)으로는 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다. 또한, Ta₂O₅, Al₂O₃, HfO₂, SrTiO ₃, BST등의 고유전체 물질을 사용할 수도 있다.

이어서 도3b에 도시된 바와 같이, 감광막 패턴(39)을 이용하여 하드마스크(38)를 패터닝하고, 패터닝 된 하드마스크(38)를 이용하여 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 패터닝하여 하부전극(35'), 패터닝된 유전체 박막(36'), 상부전극(37')으로 적층된 캐패시터를 형성한다.

이 때 하부전극용 도전막(35), 유전체 박막(36), 상부전극용 도전막(37)을 패터닝하는 한번의 식각공정으로 캐패시터를 형성함에 있어서 베리어메탈이 식각베리어로 작용하게 된다. 따라서 캐패시터를 형성하기 위한 패터닝공정(34)을 하부전극용 전도막(35)이 완전히 패터닝되고, 베리어메탈(34)의 일부가 남을 때까지 수행하게 된다.

이어서 도3c에 도시된 바와 같이, 상부전극상에 남아 있는 하드마스크(38)를 제거한다. 이어서 베리어메탈(34)만 선택적으로 제거될 수 있는 용액으로 등방성식각 공정을 진행하여 하부전극의 아래의 일정깊이까지 리세스되도록 베리어메탈(34)를 제거한다. 여기서 베리어메탈(34)이 리세스되는 정도를 조절하는 것을 습식식각 공정의 시간으로 조절한다.

상기 습식식각공정은 1 ~ 50%범위의 황산용액, 질산용액, 인산용액, 암모니아수용액 또는 과산화수소수용액중 하나를 선택하여 진행한다.

이어서 도3d에 도시된 바와 같이, 플라즈마 인핸스드 원자층증착법, 원자층증착법 또는 화학기상증착법을 사용하여 금속산화막(40)으로 캡핑레이어(capping layer)를 형성한다. 금속산화막(40)은 하부전극(35') 아래에 베리어 메탈이 리세스된 영역이 완전히 매립될 수 있도록 하고, 캐패시터를 완전히 감싸도록 형성시킨다.

여기서 금속산화막(40)으로 Al₂O₃, TiO₂, Ta₂O₅, ZrO₂ 또는 HfO₂중 하나를 사용하거나, 이들의 조합을 적층하여 사용한다. 또한 금속산화막(40) 역할을 하는 층으로 실리콘질화막을 이용할 수도 있다. 위와 같이, 측면이 리세스된 배리어메탈(34)의 리세스만큼 금속산화막(40)이 배리어메탈(34)의 측면에 두껍게 형성되므로, 후속 열공정시에 그만큼 배리어메탈(34)의 산화가 어렵게 된다. 즉, 리세스만큼 금속산화막(40)이 두껍게 배리어메탈(34)의 측면을 감싸주고 있으므로 후속 열공정시 산소의 확산거리를 늘려주는 것에 의해 배리어메탈(34)의 산화를 방지한다.

이어서 캐패시터 유전체 박막의 특성향상을 위한 열공정을 진행한다.

이어서 도3e에 도시된 바와 같이, 층간절연막(41)을 형성하고, 상부전극(37')이 노출되도록 층간절연막(41)과 금속산화막(40)을 선택적으로 제거하고, 도전성물질을 매립하여 금속배선(50)을 형성한다. 여기서도 층간절연막(41)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용한다.

도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.

도5에 도시된 단면도는 전술한 제1 실시예에 대한 캐패시터 제조방법을 콘케이브형 캐패시터에 적용한 것이다.

전술한 평판형 캐패시터 제조방법과 같은 방법으로 하부전극 아래에 베리어메탈(44)을 리세스시키고, 금속산화막(48)을 이용하여 캡핑레이어를 형성한 것이 다.

여기서 캐패시터는 하부전극(45), 유전체 박막(46), 상부전극(47)이 적층된 형태이며, 하부전극(45)의 형태는 캐패시터 형성용 홀의 내부까지 형성되어 있다. 여기서 40은 캐패시터의 하부전극을 형성시키기 위한 캐패시터 형성용 절연막이며, 49는 층간절연막 50은 금속배선이다.

제2 실시예에 따른 캐패시터 제조방법을 캐패시터를 제조하게 되면, 금속산화막(48)이 베리어메탈(44)을 감싸고 있기 때문에, 후속 열공정시 베리어메탈(44)의 산화를 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해, 고온 산화 분위기에 열공정을 진행하여도 베리어메탈이 산화될 염려가 없어 캐패시터 제조공정에서 오픈형 베리어메탈을 사용할 수 있다. 그로 인하여 베리어 메탈을 콘택플러그의 상단에 제조하지 않아도 되어 제조공정이 단순화되며, 고온 산화 분위기의 열처리 공정을 부담없이 진행할 수 인해 캐패시터 유전체 박막의 특성향상을 기대할 수 있다.

또한 상, 하부전극용 도전막과 유전체 박막을 패터닝하여 캐패시터를 형성할 때에 베리어 메탈이 식각베리어 역할을 하여 층간절연막의 손실을 방지할 수 있다. 이로 인하여 층간절연막의 손실이 없음에 따라 공정마진이 확보된다. 또한, 베리어메탈을 습식식각공정으로 선택적으로 제거할 때에 유전체 박막이 클리닝되는 효과도 기대할 수 있다.

Claims (11)

1. 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;

   상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계;

   상기 콘택플러그 및 상기 제1 층간절연막 상에 베리어메탈을 형성하는 단계;

   상기 베리어메탈 상에 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 적층하여 형성하는 단계;

   상기 베리어메탈이 노출되도록 상기 하부전극용 전도막, 유전체 박막, 상부전극용 전도막을 패터닝하여, 상기 콘택플러그 상에 하부전극, 패터닝된 유전체 박막, 상부전극으로 적층된 캐패시터를 형성하는 단계;

   상기 노출된 베리어메탈을 식각하되, 상기 하부전극의 아래에서 측면방향으로 배리어메탈이 일정부분 리세스되도록 상기 베리어메탈을 식각하는 단계;

   상기 하부전극, 상기 패터닝된 유전체 박막, 상기 상부전극을 감싸되, 상기 하부전극의 하단의 배리어메탈의 리세스된 영역을 두껍게 채우는 캡핑레이어를 형성하는 단계; 및

   상기 패터닝된 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 캡핑레이어로 감싸진 캐패시터를 덮을 수 있도록 제2 층간절연막을 형성하는 단계;

   상기 상부전극이 노출되도록, 상기 제2 층간절연막과 상기 캡핑레이어를 선택적으로 제거하여 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 도전성물질로 매립하여 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 베리어메탈을 제거하는 공정은 습식식각공정으로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 하부전극의 아래에 형성된 베리어메탈이 리세스되는 정도는 상기 습식식각공정의 시간을 이용하여 조절하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 삭제
6. 제 3 항에 있어서,

   상기 습식식각공정은

   1 ~ 50%범위의 황산용액, 질산용액, 인산용액, 암모니아수용액 또는 과산화수소수용액중 하나를 선택하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 베리어메탈은 TiN, TiAlN, TaAlN, TiSiN, RuTiN, RuTaN, CrTiN, CrTaN, IrTiN 또는 IrTaN 중에서 적어도 하나를 선택하여 사용하거나, 이들을 적층하여 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 베리어메탈은 50 ~ 1000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
9. 제 1 항에 있어서,

   상기 캡핑레이어는 금속산화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
10. 제 9 항에 있어서,

    상기 금속산화막은 Al₂O₃, TiO₂, Ta₂O₅, ZrO ₂ 또는 HfO₂중 적어도 하나를 사용하거나, 이들의 조합을 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
11. 제 1 항에 있어서,

    상기 캡핑레이어는 실리콘질화막을 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.

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