JP2006066796A - 強誘電体メモリ及びその製造方法 - Google Patents
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Abstract
【解決手段】 強誘電体メモリの製造方法は、(a)基体10の上方に形成された絶縁層20に、第1及び第2のコンタクトホール22,24を形成すること、(b)第1及び第2のコンタクトホール22,24のそれぞれの内部に、絶縁層20の上面よりも低い上面を有するプラグ42,44を形成すること、(c)第1及び第2のコンタクトホール22,24のそれぞれのプラグ42,44の上方に、バリア層52,54を形成すること、(d)下部電極82、強誘電体層84及び上部電極86を順に積層して積層体81を形成すること、(e)積層体81をエッチングすることによって、第1のコンタクトホール22のプラグ42の上方を含む領域に、強誘電体キャパシタ80を形成すること、を含む。バリア層52,54は、下部電極82よりもエッチングされにくい性質を有する。
【選択図】 図8
Description
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する。
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成してもよい。
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成してもよい。
前記(b)工程の前記研磨工程後に、エッチングによって、少なくとも前記第2のコンタクトホールの内部の前記第1の導電層の上部をさらに除去してもよい。
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層が露出するまで研磨することによって、前記バリア層を形成してもよい。
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含んでもよい。
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第1のコンタクト部と、
前記第2のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する。
24…第2のコンタクトホール 30,32,34…バリア層
40…第1の導電層 42,44…プラグ 50…第2の導電層
52,54…バリア層 60…第1のコンタクト部 70…第2のコンタクト部
80…強誘電体キャパシタ 81…積層体 82…下部電極 84…強誘電体層
86…上部電極 90…第2の絶縁層 92…第3のコンタクトホール
94…第3のコンタクト部
Claims (7)
- (a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する、強誘電体メモリの製造方法。 - 請求項1記載の強誘電体メモリの製造方法において、
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。 - 請求項1又は請求項2記載の強誘電体メモリの製造方法において、
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成する、強誘電体メモリの製造方法。 - 請求項3記載の強誘電体メモリの製造方法において、
前記(b)工程の前記研磨工程後に、エッチングによって、少なくとも前記第2のコンタクトホールの内部の前記第1の導電層の上部をさらに除去する、強誘電体メモリの製造方法。 - 請求項1から請求項4のいずれかに記載の強誘電体メモリの製造方法において、
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層が露出するまで研磨することによって、前記バリア層を形成する、強誘電体メモリの製造方法。 - 請求項3から請求項5のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。 - 基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第1のコンタクト部と、
前記第2のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する、強誘電体メモリ。
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