JP2004296682A

JP2004296682A - 半導体装置およびその製造方法

Info

Publication number: JP2004296682A
Application number: JP2003085785A
Authority: JP
Inventors: Hiroshi Matsuki; 宏松木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21

Abstract

【課題】強誘電体層を含む容量素子と、安定した電気的接続が確保できるコンタクト部とを含む、半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、第１電極層４０、強誘電体層５０、および第２電極層６０を含む容量素子１００と、第１プラグ導電層３０およびコンタクト導電層１１０を含むコンタクト部２００，３００と、を含む。コンタクト導電層１１０は、第１プラグ導電層３０の上方に設置され、かつ、第１コンタクト導電層４０および第２コンタクト導電層６０を含む。第１コンタクト導電層４０の端面４０ａと、第２コンタクト導電層６０の端面６０ａとが連続している。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体層を含む容量素子とコンタクト部とを含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、自発分極特性を有する強誘電体層を容量絶縁層として用いた容量素子の開発が活発に行なわれている。
【０００３】
この容量素子は主に、第１電極層、強誘電体層、および第２電極層から構成されている。この容量素子の上下には一般に、プラグ導電層が形成されている。また、このプラグ導電層とは別に、容量素子より上方の配線層と下方の配線層（または不純物領域）とを接続するために、コンタクト部が形成されている。
【０００４】
図１１に、一般的な容量素子５００と、コンタクト部５１０とを含む半導体装置の一例を示す。容量素子５００は、第１電極層５０２、強誘電体層５０４、および第２電極層５０６の積層体からなる。この容量素子５００の上下にはそれぞれ、プラグ導電層５３０，５７０が設けられている。プラグ導電層５３０は、不純物領域５１４に接続されている。
【０００５】
コンタクト部５１０は、容量素子５００より上方に形成された配線層５３２と、不純物領域５１６とを接続する。また、コンタクト部５１０は、配線層５３２と不純物領域５１６とを接続するコンタクト導電層５２０からなる。このコンタクト導電層５２０は、層間絶縁層５２２，５２４を貫通する開口部５２６に形成されている。
【０００６】
なお、容量素子５００およびコンタクト部５１０は、半導体基板１０上に形成された不純物領域５１４，５１６のかわりに、半導体基板１０の上方に形成された配線層（図示せず）に接続されていてもよい。
【０００７】
図１１に示す半導体装置においては、絶縁層５２４の上面が平坦化されているので、容量素子５００が形成されている分、容量素子５００が形成されている領域では、層間絶縁層５２４の膜厚が小さく、コンタクト部５１０が形成されている領域では、層間絶縁層５２４の膜厚が大きくなっている。このように、層間絶縁層５２４の膜厚にばらつきが生じると、プラグ導電層５２０，５７０を形成するために、開口部５２６，５２８を層間絶縁層５２４に精密に形成することが難しくなる。
【０００８】
また、コンタクト部５１０が形成されている領域では、容量素子５００の厚さの分だけ層間絶縁層５２４の膜厚が大きくなる。その結果、開口部５２６の深さが大きくなるため、開口部５２６の形成が難しくなることがある。さらに、この場合、層間絶縁層５２２、５２４に別々の工程で開口部を形成することによって開口部５２６を形成する場合、層間絶縁層５２２に形成された開口部と層間絶縁層５２４に形成された開口部との位置合わせが難しくなる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、強誘電体層を含む容量素子と、安定した電気的接続が確保できるコンタクト部とを含む、半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
（１）本発明の半導体装置は、
第１電極層、強誘電体層、および第２電極層を含む容量素子と、
第１プラグ導電層およびコンタクト導電層を含むコンタクト部と、を含み、
前記コンタクト導電層は、前記第１プラグ導電層の上方に設置され、かつ、第１コンタクト導電層および第２コンタクト導電層を含み、
前記第１コンタクト導電層の端面と、前記第２コンタクト導電層の端面とが連続している。
【００１１】
本発明の半導体装置によれば、前記容量素子および前記コンタクト部上に絶縁層が形成される場合、前記絶縁層の膜厚のばらつきを小さくすることができる。すなわち、前記容量素子上方の前記絶縁層の膜厚と、前記コンタクト部上方の前記絶縁層の膜厚との差を小さくすることができる。これにより、前記容量素子および前記コンタクト部上にプラグ導電層を形成するために、前記絶縁層のうち前記容量素子上方に形成する開口部と、前記絶縁層のうち前記コンタクト部上方に形成する開口部との間の深さのばらつきを小さくすることができる。これにより、前記開口部を精度良く形成することができる。さらに、前記絶縁層の膜厚のばらつきを小さくすることができるため、前記容量素子および前記コンタクト部を含むユニットの多層化を達成することができる。
【００１２】
また、前記第１コンタクト導電層の端面と、前記第２コンタクト導電層の端面とが連続していることにより、前記コンタクト導電層を形成するために使用されるフォトマスクの位置合わせ余裕が必要なくなるため、前記コンタクト導電層の面積を小さくすることができ、微細化に有利である。
【００１３】
（２）ここで、本発明の半導体装置において、前記第１コンタクト導電層は、前記第１電極層と同じレベルに形成できる。
【００１４】
（３）ここで、本発明の半導体装置において、前記第１電極層の端面と、前記強誘電体層の端面と、前記第２電極層の端面とを連続させることができる。この構成によれば、前記容量素子を形成するために使用されるフォトマスクの位置合わせ余裕が必要なくなるため、微細化に有利である。
【００１５】
（４）ここで、本発明の半導体装置において、前記コンタクト部はさらに、第２プラグ導電層を含み、
前記第１プラグ導電層および前記第２プラグ導電層は、前記コンタクト導電層を介して接続できる。
【００１６】
（５）ここで、本発明の半導体装置において、前記第１コンタクト導電層は、前記第１電極層と同じ材質からなり、前記第２コンタクト導電層は、前記第２電極層と同じ材質からなることができる。
【００１７】
（６）ここで、本発明の半導体装置において、前記コンタクト導電層は、配線として使用できる。
【００１８】
（７）ここで、本発明の半導体装置において、前記容量素子を、第３プラグ導電層の上方に設けることができる。
【００１９】
（８）ここで、本発明の半導体装置において、前記第１プラグ導電層と、前記第３プラグ導電層は、同じレベルに形成できる。
【００２０】
（９）ここで、本発明の半導体装置において、容量素子の上には、第４プラグ導電層が設けることができる。
【００２１】
（１０）ここで、本発明の半導体装置において、前記容量素子および前記コンタクト部を含むユニットを、複数積層させることができる。
【００２２】
（１１）本発明の半導体装置の製造方法は、第１プラグ導電層を含む領域の上方に第１導電層を形成し、
容量素子を形成する領域において、前記第１導電層の上に強誘電体層を形成し、
前記強誘電体層および前記第１導電層の上に第２導電層を形成し、
前記第１導電層および前記第２導電層をパターニングして、第１電極層、該強誘電体層、および第２電極層を含む容量素子を形成し、
前記第１導電体層および前記第２導電層をパターニングして、前記第１プラグ導電層の上方に、第１コンタクト導電層および第２コンタクト導電層を含むコンタクト導電層を形成することにより、前記第１プラグ導電層および前記コンタクト導電層を含むコンタクト部を形成すること、を含む。
【００２３】
本発明の半導体装置の製造方法によれば、前記第１電極層および前記第２電極層は、一括したエッチングにより形成される。これにより、工程の簡略化を図ることができるうえに、これらの電極層同士の位置ずれを防止することができる。
【００２４】
また、前記強誘電体層が形成された後、該強誘電体層の上には前記第２導電層が形成される。したがって、前記強誘電体層が剥き出しの状態で他の工程が行なわれるのを防止することができる。これにより、前記強誘電体層に加わる影響を少なくすることができる。
【００２５】
この場合、前記第１電極層および前記第１コンタクト導電層は、前記第１導電層から形成でき、前記第２電極層および前記第２コンタクト導電層は、前記第２導電層から形成できる。
【００２６】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２７】
１．半導体装置の構造
図１は、本実施の形態の半導体装置を模式的に示す断面図であり、図１０は、図１に示す容量素子１００を用いた半導体メモリの単位メモリセルの等価回路図である。
【００２８】
本実施の形態の半導体装置は、図１に示すように、電界効果トランジスタ（以下、単に「トランジスタ」ともいう）Ｔｒと、容量素子１００と、コンタクト部２００，３００とを含む。トランジスタＴｒおよび容量素子１００は、図１０に示すように、メモリセル９００の構成要素である。なお、本実施の形態においては、コンタクト部が２つ設置されている場合（コンタクト部２００，３００）を示すが、コンタクト部の数はこれに限定されるわけではない。また、コンタクト部２００，３００の設置位置は、図１に示すものに限定されるわけではない。
【００２９】
メモリセル９００は、図１０に示すように、トランジスタＴｒおよび強誘電体容量素子１００を含む。この容量素子１００の一方の電極は、トランジスタＴｒのソース／ドレイン領域の一方に接続されている。また、トランジスタＴｒの他方はワード線ＷＬに接続され、容量素子１００の他方の電極は、プレート線ＰＬに接続されている。このメモリセル９００をマトリクス状に配列することにより、大規模メモリを構成することができる。また、コンタクト部２００は、メモリセル９００内に設けられているのに対して、コンタクト部３００は、メモリセル９００外に設けられている。
【００３０】
次に、容量素子１００およびコンタクト部２００，３００の構造について、図１を参照して説明する。
【００３１】
（容量素子）
容量素子１００は、トランジスタＴｒ上に、絶縁層２０を介して形成されている。トランジスタＴｒは、半導体基板１０上に形成されたゲート導電層１５と、半導体基板１０に形成された不純物領域１４，１６とから構成される。不純物領域１４，１６はソース／ドレイン領域であり、ゲート導電層１５を挟むように形成されている。
【００３２】
また、容量素子１００は、第１電極層１４０、強誘電体層１５０、および第２電極層１６０を含む。第１電極層１４０は第３プラグ導電層１３０を介して、トランジスタＴｒの不純物領域１４と電気的に接続されている。第３プラグ導電層１３０は、バリア層３２と、バリア層３２の上に形成された埋込導電層３４とからなる。バリア層３２としては、例えば、チタン等の高融点金属と、窒化チタン等の高融点金属の窒化物層との積層膜を用いることができる。また、埋込導電層３４としては、例えばタングステン等の高融点金属を用いることができる。なお、後述する第１，第３および第４プラグ導電層３０，７０，１７０を構成するバリア層および埋込導電層の材質についても、このバリア層３２および埋込導電層３４の材質と同様の材質を用いることができる。なお、本実施の形態においては、ワード線ＷＬは、トランジスタＴｒのゲート導電層１５を兼ねている。
【００３３】
本実施の形態の容量素子１００では、図１に示すように、第１電極層１４０の端面１４０ｘと、強誘電体層１５０の端面１５０ｘと、第２電極層１６０の端面１６０ｘとが連続している。
【００３４】
強誘電体層１５０は、例えばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、ＢＳＴ（ＢａＳｒ_２ＴｉＯ_３）等から形成されている。また、第１電極層１４０および第２電極層１６０の材質は、特に限定されないが、例えば、Ｐｔ、Ｉｒ，ＩｒＯ_ｘ，ＳｒＲｕＯ_ｘ，ＬａＳｒＣｏＯ_ｘを挙げることができる。第１電極層１４０および第２電極層１６０は、それぞれ、単一の層あるいは複数の層が積層された構造を有することができる。
【００３５】
なお、強誘電体層１５０を形成した後、この強誘電体層１５０の安定化のために、酸素雰囲気下でのアニール処理を行なう場合には、第１電極層１４０は、耐酸化性の貴金属（例えば、Ｐｔ，Ｉｒ）、導電性酸化物（例えば、ＩｒＯ_２，ＲｕＯ_２）、あるいは前記貴金属と前記導電性酸化物との積層膜からなることができる。例えば、Ｉｒ−ＩｒＯ_２とＰｔとの積層膜から第１電極層１４０を形成することができる。また、例えば、ＰｔとＩｒとの積層膜から第２電極層１６０を形成することができる。
【００３６】
なお、Ｉｒと比較してＰｔの方が抵抗が若干低いことから、Ｐｔを用いて第１電極層１４０および第２電極層１６０を形成することにより、容量素子１００の膜厚を小さくすることができる。
【００３７】
また、第１電極層１４０の下には、必要に応じて密着層１３６および酸化防止層１３８を形成することができる。
【００３８】
さらに、容量素子１００の上方には、第４プラグ導電層１７０が形成されている。第４プラグ導電層１７０は、バリア層７２と、バリア層７２の上に形成された埋込導電層７４とからなる。さらに、第４プラグ導電層１７０の上には、配線層８０が形成されている。
【００３９】
（コンタクト部）
コンタクト部２００，３００は、第１プラグ導電層３０およびコンタクト導電層１１０を含む。コンタクト部２００は、トランジスタＴｒの不純物領域１６上に形成されている。また、コンタクト部３００は、不純物領域１８上に形成されている。この不純物領域１８は、素子分離領域１２によって、トランジスタＴｒとは電気的に絶縁されている。なお、本実施の形態においては、２つのコンタクト部２００，３００を示したが、いずれか一方のコンタクト部のみが形成されていてもよい。
【００４０】
第１プラグ導電層３０は、バリア層３２と、バリア層３２の上に形成された埋込導電層３４とからなる。第１プラグ導電層３０は、容量素子１００の下方に形成された第３プラグ導電層１３０と同じレベルに形成されている。この第１および第１および第３プラグ導電層３０，１３０は、同じ工程にて形成することができる。
【００４１】
コンタクト導電層３０は、第１コンタクト導電層４０および第２コンタクト導電層６０を含む。第１コンタクト導電層４０は、容量素子１００を構成する第１電極層１４０と同じ材質からなり、第２コンタクト導電層６０は、容量素子１００を構成する第２電極層１６０と同じ材質からなる。また、第１コンタクト導電層４０は、容量素子１００を構成する第１電極層１４０と同じレベルに形成されている。
【００４２】
コンタクト導電層３０はさらに、必要に応じて密着層３６および酸化防止層３８を含む。この密着層３６および酸化防止層３８は、第１コンタクト導電層４０の下に形成されている。
【００４３】
また、このコンタクト導電層３０においては、１回のパターニングによってエッチングすることにより、第１コンタクト導電層４０の端面４０ｘと、第２コンタクト導電層６０の端面６０ｘとが連続している。
【００４４】
さらに、コンタクト導電層１１０の上方には、第２プラグ導電層７０が形成されている。すなわち、第１プラグ導電層３０および第２プラグ導電層７０は、コンタクト導電層１１０を介して接続されている。第２プラグ導電層７０は、バリア層７２と、バリア層７２の上に形成された埋込導電層７４とからなる。さらに、第２プラグ導電層７０の上には、配線層８２が形成されている。
【００４５】
このコンタクト導電層１１０は、配線として使用することができる。例えば、このコンタクト導電層１１０を介して、コンタクト導電層１１０と同じレベルにある他の配線層（図示せず）同士と接続させることができる。すなわち、この場合、前記他の配線層は、絶縁層２０上に形成されている。あるいは、例えば、絶縁層２２上に形成された複数の配線層（図示せず）同士の接続に、第３プラグ導電層７０およびコンタクト導電層１１０を用いることができる。
【００４６】
なお、本実施の形態においては、図１に示すように、容量素子１００およびコンタクト導電層１１０の上に、それぞれ第３および第４コンタクト導電層７０，１７０が形成されている場合を示したが、第３および第４コンタクト導電層７０，１７０のかわりに、絶縁層２２を形成した後、容量素子１００およびコンタクト導電層１１０の上に開口部を形成し、この開口部に例えばダマシン法等により直接プラグおよび配線を形成することもできる。
【００４７】
２．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について、図２〜図８を参照して説明する。図２〜図８は、図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【００４８】
（１）まず、図２に示すように、トランジスタＴｒが形成された半導体基板１０上に絶縁層２０を形成する。次いで、例えばフォトリソグラフィ工程により、絶縁層２０のうち、第３コンタクト導電層１３０を形成するための開口部１２２と、第１コンタクト導電層３０を形成するための開口部１２４を形成する（図２参照）。
【００４９】
（２）次いで、開口部１２２，１２４にそれぞれ第１および第３コンタクト導電層３０，１３０を形成する（図３および図４参照）。
【００５０】
具体的には、まず、図３に示すように、例えばスパッタリングにより、絶縁層２０の表面にバリア層３２ａを積層する。次いで、バリア層３２ａの上に、埋込導電層３４ａを積層する。この工程により、バリア層３２ａおよび埋込導電層３４ａによって、開口部１２２，１２４が埋め込まれる。
【００５１】
次いで、図４に示すように、バリア層３２ａおよび埋込導電層３４ａの上部を、例えばＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｍｅｎｔ）法を用いてエッチバックを用いて除去する。これにより、開口部１２２，１２４にそれぞれ、第１および第３コンタクト導電層３０，１３０を形成する。
【００５２】
（３）次いで、容量素子１００およびコンタクト導電層１１０を形成する（図５〜図８参照）。
【００５３】
まず、全面に、必要に応じて密着層３６ａおよび酸化防止層３８ａを順に積層した後、第１導電層４０ａおよび強誘電体層１５０ａを順に形成する。ここで、これらの層は、少なくとも第１および第３コンタクト導電層３０，１３０の上方を覆うように形成する。
【００５４】
密着層３６ａは、第１導電層４０ａと、第１および第３コンタクト導電層３０，１３０の埋込導電層３４との密着性を高めるために形成される。埋込導電層３４がタングステンからなる場合、密着層３６ａとして、例えばチタン等の導電層を用いる。
【００５５】
酸化防止層３８ａは、強誘電体層１５０ａ（図５参照）を成膜する際に、第１および第３プラグ導電層３０，１３０の埋込導電層３４が酸化されるのを防止する役割を有する。酸化防止層３８としては、例えばチタンアルミナイトライドを用いる。
【００５６】
第１導電層４０ａは、スパッタリングや蒸着等の方法によって成膜される。また、強誘電体層１５０ａの形成方法としては、例えばゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００５７】
次に、図６に示すように、所定のパターンのレジストＲ１０を用いて、強誘電体層１５０ａ（図５参照）をパターニングし、容量素子１００が形成される領域に強誘電体層１５０を形成する。このパターニング工程において得られる強誘電体層１５０の平面形状は、最終的に得られる容量素子１００の強誘電体層１５０の平面形状とほぼ等しいか、あるいはそれ以上の平面形状になるように形成する。
【００５８】
ここで得られる強誘電体層１５０の平面形状が、最終的に得られる容量素子１００の強誘電体層１５０の平面形状より大きい場合、後の工程において第１および第２導電層１４０ａ，１６０ａをパターニングする際に（図８参照）、強誘電体層１５０がともにパターニングされる。これにより、強誘電体層１５０の端面１５０ｘが、第１電極層１４０の端面１４０ｘおよび第２電極層１６０の端面１６０ｘと連続するように形成される。その後、レジストＲ１０を除去した後、強誘電体層１５０の表面に対してＯ_２プラズマ処理またはスパッタエッチングを行なう。これにより、強誘電体層１５０が安定化される。
【００５９】
なお、上記工程においては、強誘電体層１５０ａをパターニングして、強誘電体層１５０を形成する例について説明したが、かわりに、容量素子１００を形成する領域にのみ強誘電体層１５０を成膜してもよい。
【００６０】
次いで、図７に示すように、強誘電体層１５０および第１導電層４０ａの上に第２導電層６０ａを形成する。ここで、第２導電層６０ａは、少なくとも容量素子１００およびコンタクト部２００，３００を形成する領域に形成される。第２導電層６０ａは、スパッタリングや蒸着等の方法によって成膜される。
【００６１】
さらに、図８に示すように、所定のパターンのレジストＲ２０を形成した後、第２導電層６０ａおよび第１導電層４０ａをパターニングする。これにより、第１電極層１４０、強誘電体層１５０および第２電極層１６０を含む容量素子１００と、第１および第２コンタクト導電層４０，６０を含むコンタクト導電層１１０が形成される。
【００６２】
すなわち、この工程において、第１導電層４０ａから、第１電極層１４０および第１コンタクト導電層４０が形成され、第２導電層６０ａから、第２電極層１６０および第２コンタクト導電層６０が形成される。
【００６３】
また、第２導電層６０ａおよび第１導電層４０ａをパターニングする際に、密着層３６ａおよび酸化防止層３８ａもともにパターニングされて、それぞれ密着層３６、１３６および酸化防止層３８，１３８となる。
【００６４】
なお、前述したように、この工程において、容量素子１００を形成する領域において、レジストＲ２０の平面形状より外側に強誘電体層１５０の平面形状が位置する場合、強誘電体層１５０もともにパターニングされる。
【００６５】
また、この工程において、レジストＲ２０の平面形状に合わせて第１および第２導電層４０ａ，６０ａがエッチングされる。このため、この工程で得られた容量素子１００においては、第１電極層１４０の端面１４０ｘと、強誘電体層１５０の端面１５０ｘと、第２電極層１６０の端面１６０ｘとが連続している。同様に、コンタクト導電層１１０においては、第１コンタクト導電層４０の端面４０ｘと、第２コンタクト導電層６０の端面６０ｘとが連続している。その後、レジストＲ２０を除去する。
【００６６】
（４）次いで、必要に応じて、水素バリア層（図示せず）を全面に形成する。続いて、容量素子１００およびコンタクト導電層１１０の上に絶縁層２２を形成した後、絶縁層２２を平坦化する。次いで、この絶縁層２２のうち容量素子１００およびコンタクト導電層１１０上に位置する部分にそれぞれ、開口部７６，７８を形成する。次いで、この開口部７６，７８にバリア層７２および埋込導電層７４を形成する。これにより、コンタクト導電層１１０の上に第２プラグ導電層７０を形成するとともに、容量素子１００の上に第４プラグ導電層１７０を形成する。以上の工程により、コンタクト部２００，３００が得られる。次いで、第２および第４プラグ導電層７０，１７０の上にそれぞれ配線層８２，８０を形成する（図１参照）。
【００６７】
３．作用効果
（１）本実施の形態の半導体装置によれば、コンタクト導電層１１０は、第１プラグ導電層３０の上方に設置され、かつ、第１コンタクト導電層４０および第２コンタクト導電層６０を含むことにより、容量素子１００の上方の絶縁層２２の膜厚と、コンタクト導電層１１０の上方の絶縁層２２の膜厚との差を小さくすることができる。これにより、第２プラグ導電層７０を形成するために絶縁層２２に形成される開口部７８の深さと、第４プラグ導電層１７０を形成するために絶縁層２２に形成される開口部７６の深さとの差を小さくすることができる。これにより、開口部７６，７８を精度良く形成することができる。
【００６８】
（２）コンタクト導電層１１０において、第１コンタクト導電層４０の端面４０ｘと、第２コンタクト導電層６０の端面６０ｘとが連続していることにより、コンタクト導電層１１０を形成するために使用されるフォトマスクの位置合わせ余裕が必要なくなるため、コンタクト導電層１１０の面積を小さくすることができ、微細化に有利である。
【００６９】
（３）容量素子１００において、第１電極層１４０の端面１４０ｘと、強誘電体層１５０の端面１５０ｘと、第２電極層１６０の端面１６０ｘとが連続している。これにより、容量素子１００を形成するために使用されるフォトマスクの位置合わせ余裕が必要なくなるため、微細化に有利である。
【００７０】
（４）第１プラグ導電層３０と第３プラグ導電層１３０とが、コンタクト導電層１１０を介して電気的に接続されていることにより、第１プラグ導電層３０と第３プラグ導電層１３０との安定した電気的接続が可能である。特に、第１プラグ導電層３０と第３プラグ導電層１３０との位置が若干ずれた場合であっても、コンタクト導電層１１０を介して第１プラグ導電層３０と第３プラグ導電層１３０とが電気的接続できるため、第１プラグ導電層３０と第３プラグ導電層１３０との位置合わせのマージンを確保することができる。
【００７１】
（５）本実施の形態の半導体装置の製造方法によれば、容量素子１００の第１電極層１４０および第２電極層１６０（場合によっては、さらに強誘電体層１５０）は、一括したエッチングにより形成される。これにより、工程の簡略化を図ることができるうえに、これらの電極層同士の位置ずれを防止することができる。
【００７２】
（６）強誘電体層１５０ａをパターニングすることにより、強誘電体層１５０を形成した後、強誘電体層１５０の上には第２導電層６０ａが形成される（図７参照）。したがって、強誘電体層１５０が剥き出しの状態で他の工程が行なわれるのを防止することができる。
【００７３】
例えば、強誘電体層１５０が剥き出しの状態で、強誘電体層１５０上に層間絶縁層を積層する工程や、強誘電体層１５０の上に形成された層間絶縁層を除去する工程を行なうことは、強誘電体層１５０にダメージを与えるおそれがある。具体的には、強誘電体層１５０の上に形成された層間絶縁層を除去する場合、強誘電体層１５０の一部がともに除去されてしまい、強誘電体層１５０の容量が少なくなるおそれがある。
【００７４】
これに対して、本実施の形態の半導体装置の製造方法によれば、強誘電体層１５０を形成した後、強誘電体層１５０の上には第２導電層６０ａが形成される。これにより、他の製造工程が強誘電体層１５０に及ぼされる影響を小さくすることができる。
【００７５】
（変形例）
図１に示す半導体装置は、容量素子１００およびコンタクト部２００，３００を含むユニット１０００を有する。このユニット１０００が複数積層されている半導体装置の一例を図９に示す。
【００７６】
図９に示す半導体装置においては、半導体基板１０上に２つのユニット１０００が積層されている。すなわち、図９に示す半導体装置は、図１に示す半導体装置の上に、さらにユニット１０００を含む。なお、積層されるユニットの数は特に限定されるわけではない。
【００７７】
また、２つのユニット１０００の間は、絶縁層２４によって絶縁されている。なお、２つのユニット１０００のうち下部のユニットにおいては、図１に示す半導体装置と同様に、第１および第３プラグ導電層３０，１３０がそれぞれ不純物領域１４，１６に接続されているのに対して、２つのユニット１０００のうち上部のユニットにおいては、第１および第３プラグ導電層３０，１３０がそれぞれ配線層９０，９２に接続されている。
【００７８】
図９に示す半導体装置においては、図１に示す半導体装置と同様の作用効果を有する。さらに、１つのユニット１０００において絶縁層２２の膜厚のばらつきを少なくすることができるため、ユニット１０００の多層化を容易に達成することができ、安定した配線層間の接続（あるいは配線層と不純物領域との間の接続）を得ることができる。
【００７９】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００８０】
例えば、図１および図１０では１Ｔ１Ｃ型メモリセルについて示したが、本発明を適用することができるメモリセルの形態はこれに限定されるわけではなく、例えばクロスポイント型のメモリセルにも本発明を適用することができる。
【図面の簡単な説明】
【図１】本実施の形態の半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図３】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図４】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図５】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図７】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図８】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図９】図１に示すユニット１０００が複数設置された半導体装置を模式的に示す断面図である。
【図１０】図１に示す半導体装置の等価回路を示す図である。
【図１１】一般的な容量素子およびコンタクト部の構造を模式的に示す図である。
【符号の説明】
１０半導体基板、１２素子分離領域、１４，１６，１８不純物領域、１５ゲート導電層、２０，２２，２４絶縁層、３０第１プラグ導電層、３２，３２ａ，７２バリア層、３４，３４ａ，７４埋込導電層、３６，３６ａ，１３６密着層、３８，３８ａ，１３８酸化防止層、４０第１コンタクト導電層、４０ａ第１導電層、４０ｘ第１導電層の端面、６０第２コンタクト導電層、６０ａ第２導電層、６０ｘ第２コンタクト導電層の端面、７０第２プラグ導電層、７６，７８開口部、８０，８２，８４，９０，９２配線層、１００容量素子、１１０コンタクト導電層、１２２，１２４開口部、１３０第３プラグ導電層、１４０第１電極層、１４０ｘ第１電極層の端面、１５０，１５０ａ強誘電体層、１５０ｘ強誘電体層の端面、１６０第２導電体層、１６０ｘ第２導電体層の端面１７０第４プラグ導電層、２００，３００コンタクト部１０００，２０００ユニット、Ｒ１０，Ｒ２０レジスト

Claims

第１電極層、強誘電体層、および第２電極層を含む容量素子と、
第１プラグ導電層およびコンタクト導電層を含むコンタクト部と、を含み、
前記コンタクト導電層は、前記第１プラグ導電層の上方に設置され、かつ、第１コンタクト導電層および第２コンタクト導電層を含み、
前記第１コンタクト導電層の端面と、前記第２コンタクト導電層の端面とが連続している、半導体装置。
請求項１において、
前記第１コンタクト導電層は、前記第１電極層と同じレベルに形成されている、半導体装置。
請求項１または２において、
前記第１電極層の端面と、前記強誘電体層の端面と、前記第２電極層の端面とが連続している、半導体装置。
請求項１ないし３のいずれかにおいて、
前記コンタクト部はさらに、第２プラグ導電層を含み、
前記第１プラグ導電層および前記第２プラグ導電層は、前記コンタクト導電層を介して接続されている、半導体装置。
請求項１ないし４のいずれかにおいて、
前記第１コンタクト導電層は、前記第１電極層と同じ材質からなり、
前記第２コンタクト導電層は、前記第２電極層と同じ材質からなる、半導体装置。
請求項１ないし５のいずれかにおいて、
前記コンタクト導電層は、配線として使用される、半導体装置。
請求項１ないし６のいずれかにおいて、
前記容量素子は、第３プラグ導電層の上方に設けられている、半導体装置。
請求項７において、
前記第１プラグ導電層と、前記第３プラグ導電層は、同じレベルに形成されている、半導体装置。
請求項１ないし８のいずれかにおいて、
前記容量素子の上には、第４プラグ導電層が設けられている、半導体装置。
請求項１ないし９のいずれかにおいて、
前記容量素子および前記コンタクト部を含むユニットが、複数積層されている、半導体装置。
第１プラグ導電層を含む領域の上方に第１導電層を形成し、
容量素子を形成する領域において、前記第１導電層の上に強誘電体層を形成し、
前記強誘電体層および前記第１導電層の上に第２導電層を形成し、
前記第１導電層および前記第２導電層をパターニングして、第１電極層、該強誘電体層、および第２電極層を含む容量素子を形成し、
前記第１導電体層および前記第２導電層をパターニングして、前記第１プラグ導電層の上方に、第１コンタクト導電層および第２コンタクト導電層を含むコンタクト導電層を形成することにより、前記第１プラグ導電層および前記コンタクト導電層を含むコンタクト部を形成すること、を含む、半導体装置の製造方法。
請求項１１において、
前記第１電極層および前記第１コンタクト導電層は、前記第１導電層から形成され、
前記第２電極層および前記第２コンタクト導電層は、前記第２導電層から形成される、半導体装置の製造方法。