JP2009071141A

JP2009071141A - 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置

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Publication number: JP2009071141A
Application number: JP2007239442A
Authority: JP
Inventors: Osamu Sakado; 治坂戸; Takeshi Kokubu; 剛國分
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-09-14
Filing date: 2007-09-14
Publication date: 2009-04-02

Abstract

【課題】強誘電体材料において酸素欠損が発生することをより確実に防止できる強誘電体メモリ装置の製造方法及び強誘電体メモリ装置を提供すること。
【解決手段】半導体基板上に強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３を被覆する水素バリア膜１２を形成する工程と、水素バリア膜１２に貫通孔２１を形成する工程と、強誘電体キャパシタ３及び水素バリア膜１２を被覆する第２層間絶縁膜１３を形成する工程と、第２層間絶縁膜１３に貫通孔２１を形成する工程と、貫通孔２１の内壁面及び強誘電体キャパシタ３の上面それぞれに密着層２４を形成する工程と、貫通孔２１内にプラグを形成する工程とを備え、貫通孔２１が、貫通孔２１の内側に形成されると共に、貫通孔２１の内壁面が、被覆層２４で被覆される。
【選択図】図３

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリ装置の製造方法及び強誘電体メモリ装置に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。
ここで、強誘電体材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３：ＰＺＴ）などのペロブスカイト型酸化物やタンタル酸ビスマスストロンチウム（ＳｒＢｉ_２ＴａＯ_９：ＳＢＴ）などのビスマス層状化合物などが挙げられる。

強誘電体メモリ装置を構成する強誘電体キャパシタの周辺には、外界から侵入する水素などの還元種を阻止する水素バリア膜が設けられている。これにより、強誘電体材料において酸素欠損が生じて強誘電体キャパシタとしての電気特性の劣化することを防止する。
そして、強誘電体キャパシタは、水素バリア膜を被覆する層間絶縁膜上に形成された配線と、水素バリア膜及び層間絶縁膜を貫通するコンタクトホールに形成されたプラグを介して導通している（例えば、特許文献１参照）。
特開２００４−１３４６９２号公報

しかしながら、上記従来の強誘電体メモリ装置の製造方法においても、以下の課題が残されている。すなわち、水素バリア膜及び層間絶縁膜を一括してパターニングすることでコンタクトホールを形成すると、パターニングにより形成されたポリマーの除去時や水洗時にコンタクトホールの内壁面において露出した水素バリア膜がエッチングされてしまう。そのため、形成したコンタクトホールの内壁面及び底面にプラグとの密着性を向上させるための密着層を形成する際、水素バリア膜の開口における内壁面の一部に密着層が形成されないことがある。これにより、プラグ形成時に還元種が強誘電体材料に侵入して酸素欠損を生じ、強誘電体キャパシタとしての電気特性が劣化するという問題がある。

本発明は、上記従来の問題に鑑みてなされたもので、強誘電体材料において酸素欠損が発生することをより確実に防止できる強誘電体メモリ装置の製造方法及び強誘電体メモリ装置を提供することを目的とする。

本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明にかかる強誘電体メモリ装置の製造方法は、基板上に強誘電体キャパシタを形成する工程と、該強誘電体キャパシタを被覆する水素バリア膜を形成する工程と、該水素バリア膜に第１貫通孔を形成して前記強誘電体キャパシタの上面の少なくとも一部を露出させる工程と、前記強誘電体キャパシタ及び前記水素バリア膜を被覆する被覆層を形成する工程と、該被覆層に第２貫通孔を形成して前記強誘電体キャパシタの上面の少なくとも一部を露出させる工程と、前記第２貫通孔の内壁面及び前記強誘電体キャパシタの上面において前記第２貫通孔により露出した領域それぞれに密着層を形成する工程と、前記第２貫通孔内にプラグを形成する工程とを備え、前記第２貫通孔が、前記第１貫通孔の内側に形成されると共に、前記第１貫通孔の内壁面が、前記被覆層で被覆されることを特徴とする。

また、本発明における強誘電体メモリ装置は、基板上に形成された強誘電体キャパシタと、該強誘電体キャパシタ上に形成され、該強誘電体キャパシタの上面の少なくとも一部を露出させる第１貫通孔が形成された水素バリア膜と、前記強誘電体キャパシタ及び前記水素バリア膜上に形成され、前記強誘電体キャパシタの上面の少なくとも一部を露出させる第２貫通孔が形成された被覆層と、前記第２貫通孔の内壁面及び前記強誘電体キャパシタの上面において前記第２貫通孔により露出した領域それぞれを被覆する密着層と、前記第２貫通孔内に形成されたプラグとを備え、前記第２貫通孔が、前記第１貫通孔の内側に形成されると共に、前記被覆層が、前記第１貫通孔の内壁面を被覆することを特徴とする。

この発明では、第２貫通孔の内壁面及び強誘電体キャパシタの上面それぞれに密着層が形成されるため、プラグの形成時に強誘電体材料における酸素欠損の発生を抑制できる。
すなわち、水素バリア膜が被覆層で被覆されることにより、第２貫通孔によって外部に露出しない。このため、第２貫通孔の形成後にポリマーの除去や水洗を行っても水素バリア膜がエッチングされない。これにより、密着層が第２貫通孔の内壁面及び強誘電体キャパシタの上面それぞれの全面に均一に形成される。したがって、プラグの形成時に還元種が強誘電体材料に侵入しにくくなる。以上より、強誘電体材料における酸素欠損が発生しにくくなり、強誘電体キャパシタにおける電気特性の劣化を抑制でできる。

また、本発明における強誘電体メモリ装置の製造方法は、前記被覆層を形成する工程が、前記水素バリア膜を被覆する他の水素バリア膜をＣＶＤ法により形成する工程と、該他の水素バリア膜を被覆する絶縁膜を形成する工程とを備えることが好ましい。
この発明では、他の水素バリア膜をスパッタ法と比較して緻密なＣＶＤ（化学的気相成長法）を用いて形成することで、強誘電体キャパシタにおける電気特性を維持しつつ強誘電体材料に対する水素バリア性能が向上する。

また、本発明における強誘電体メモリ装置の製造方法は、前記密着層が、水素バリア性を有することが好ましい。
この発明では、密着層が水素バリア性を有することで、強誘電体材料に対する水素バリア性能がさらに向上する。

また、本発明における強誘電体メモリ装置の製造方法は、前記第１貫通孔が、ウェットエッチング法により形成されていることが好ましい。
この発明では、ドライエッチング法により第１貫通孔を形成することと比較して、水素バリア膜がプラズマにより損傷することを防止できる。

［第１の実施形態］
以下、本発明における強誘電体メモリ装置の製造方法及び強誘電体メモリ装置の第１の実施形態を、図面に基づいて説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするために縮尺を適宜変更している。

〔強誘電体メモリ装置〕
まず、本実施形態における強誘電体メモリ装置を、図１及び図２を参照しながら説明する。ここで、図１は強誘電体メモリ装置を模式的に示す拡大断面図、図２は強誘電体メモリ装置を模式的に示す平面図である。なお、図２ではプラグ、配線及び密着層の図示を省略している。
強誘電体メモリ装置１は、１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）型のメモリセル構造を有するスタック型であって、図１に示すように、半導体基板（基板）２と、半導体基板２上に形成された強誘電体キャパシタ３及びトランジスタ４とを備えている。

半導体基板２は、例えばＳｉ（シリコン）によって構成されており、上面に順に第１層間絶縁膜１１、水素バリア膜１２及び第２層間絶縁膜（被覆層）１３が積層されている。
第１層間絶縁膜１１は、例えばＳｉＯ_２（酸化ケイ素）で構成されており、半導体基板２上に形成されたトランジスタ４を被覆している。また、第１層間絶縁膜１１の後述するドレイン領域４２上には、貫通孔１５が形成されており、プラグ１６が充填されている。
プラグ１６は、貫通孔１５内に充填された導電材料で構成されており、例えばＷ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｎｉ（ニッケル）などで形成されている。

水素バリア膜１２は、例えばＡｌＯｘ（アルミナ）で形成されており、厚さが例えば５〜２０ｎｍ程度となっている。そして、水素バリア膜１２は、第１層間絶縁膜１１上に形成された強誘電体キャパシタ３の上面及び側面を被覆している。ここで、水素バリア膜１２の構成材料としては、ＡｌＯｘのほか、ＴｉＯｘ（チタニア）やＺｒＯｘ（ジルコニウム酸化物）、ＴａＯｘ（タンタル酸化物）、ＨｆＯｘ（ハフニウム酸化物）などを用いてもよい。
また、水素バリア膜１２には、貫通孔（第１貫通孔）２１が形成されている。貫通孔２１は、図２に示すように、平面視でほぼ円形となっており、その径Ｒ１が例えば０．８μｍとなっている。

第２層間絶縁膜１３は、図１に示すように、第１層間絶縁膜１１と同様に、例えばＳｉＯ_２で形成されている。そして、第２層間絶縁膜１３は、水素バリア膜１２を被覆している。
また、第２層間絶縁膜１３には、貫通孔（第２貫通孔）２２が形成されている。貫通孔２２は、図２に示すように、平面視でほぼ円形となっており、その径Ｒ２が例えば０．５５μｍとなっている。ここで、貫通孔２２は、平面視において外縁が貫通孔２１の外縁よりも内側に位置していると共に、その径が貫通孔２１の径よりも小さい。したがって、第２層間絶縁膜１３は、図１に示すように、水素バリア膜１２における貫通孔２１の内壁面を覆っている。そのため、水素バリア膜１２は、貫通孔２２の内壁面に露出しない。
そして、貫通孔２２には、プラグ２３が充填されている。ここで、貫通孔２２の内壁面と、強誘電体キャパシタ３の上面において貫通孔２２により露出されている領域とには、プラグ２３との密着性を向上させるための密着層２４が形成されている。

プラグ２３は、例えばＷやＭｏ、Ｔａ、Ｔｉ、Ｎｉなどで形成されている。
密着層２４は、例えばＴｉＮやＴｉＡｌＮ、これらの積層膜などのように水素バリア性を有する材料により形成されている。
また、第２層間絶縁膜１３上には、プラグ２３と導通する配線２５が形成されている。配線２５は、例えばＡｌなどの導電材料で形成されている。なお、配線２５の表面には、反射防止膜（図示略）が形成されている。

強誘電体キャパシタ３は、第１層間絶縁膜１１及びプラグ１６上に形成されており、下層から順に、導電膜３１、酸素バリア膜３２、下部電極３３、強誘電体膜３４及び上部電極３５を積層した構成となっている。
導電膜３１は、例えばＴｉＮなどの導電材料で構成されており、プラグ１６と強誘電体キャパシタ３との導通を図っている。
酸素バリア膜３２は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮなどの酸素バリア性を有する材料で形成されている。

下部電極３３は、例えばＩｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つまたはこれらの合金あるいはこれらの酸化物からなる。ここで、下部電極３３は、ＩｒまたはＰｔからなることが好ましく、Ｉｒからなることがより好ましい。なお、下部電極３３は、単層膜であっても、積層した多層膜であってもよい。
また、下部電極３３は、図２に示すように、平面視で角部が曲部となった正方形となっており、一辺の長さＬ１が例えば１．７μｍとなっている。

そして、下部電極３３が結晶質である場合には、図１に示すように、下部電極３３の結晶配向と酸素バリア膜３２の結晶配向が互いに接触する界面においてエピタキシャルの方位関係となることが好ましい。このとき、下部電極３３の結晶配向と強誘電体膜３４の結晶配向とも、互いに接触する界面においてエピタキシャルの方位関係となることが好ましい。
例えば、酸素バリア膜３２が立法晶系に属してその結晶配向が（１１１）配向である場合、または酸素バリア膜３２が六方方晶系に属してその結晶配向が（００１）配向である場合、下部電極３３の結晶配向が（１１１）配向であることが好ましい。この構成によれば、下部電極３３上に強誘電体膜３４を形成する場合において、強誘電体膜３４の結晶配向を（１１１）配向とすることが容易になる。

強誘電体膜３４は、Ａ_１−ｂＢ_１−ａＸ_ａＯ_３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料で形成されている。ここで、上記一般式中のＡは、Ｐｂからなり、Ｐｂの一部をＬａに置換してもよい。また、Ｂは、Ｚｒ（ジルコニウム）及びＴｉのうちの少なくとも一方からなる。そして、Ｘは、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ、Ｃｒ（クロム）、Ｍｏ、Ｗ、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）及びＭｇ（マグネシウム）のうちの少なくとも１つからなる。このとき、強誘電体膜３４を構成する強誘電体材料としては、例えばＰＺＴやＳＢＴ、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（チタン酸ビスマスランタン：ＢＬＴ）などの公知の材料を用いることができ、なかでもＰＺＴであることが好ましい。

ここで、強誘電体材料としてＰＺＴを用いるときには、強誘電体キャパシタ３の信頼性の観点から下部電極３３としてＩｒを用いることが好ましい。
また、強誘電体材料としてＰＺＴを用いる場合には、より大きな自発分極量を獲得するため、上述したようにＰＺＴにおけるＴｉの含有量をＺｒの含有量より多くすることが好ましい。さらに、強誘電体膜３４がＰＺＴで構成され、ＰＺＴにおけるＴｉの含有量がＺｒの含有量よりも多い場合には、ヒステリシス特性が良好である点で、ＰＺＴの結晶配向が（１１１）配向であることが好ましい。

上部電極３５は、上述した下部電極３３と同様の材料やＡｌ、Ａｇ（銀）、Ｎｉなどからなる。なお、上部電極３５は、単層膜であっても、積層した多層膜であってもよい。ここで、上部電極３５は、ＰｔまたはＩｒＯｘとＩｒとの多層膜からなることが好ましい。
また、上部電極３５は、図２に示すように、平面視で角部が曲部となった正方形となっており、一辺の長さＬ２が例えば１．２μｍとなっている。

トランジスタ４は、図１に示すように、半導体基板２の表層に形成されたソース領域４１、ドレイン領域４２及びチャネル領域（図示略）と、チャネル領域上に形成されたゲート絶縁膜４３と、ゲート絶縁膜４３上に形成されたゲート電極４４とを備えている。そして、トランジスタ４は、ドレイン領域４２上に形成されたプラグ１６と導通している。
また、トランジスタ４は、半導体基板２に間隔をおいて複数形成されており、隣接する他のトランジスタ４との間に設けられた素子分離領域４５によって互いの絶縁が図られている。

〔強誘電体メモリ装置の製造方法〕
次に、上述した強誘電体メモリ装置１の製造方法について、図３を参照しながら説明する。ここで、図３は、強誘電体メモリ装置の製造工程を示す説明図である。
最初に、半導体基板２にトランジスタ４を形成すると共にトランジスタ４を被覆する第１層間絶縁膜１１を形成する。そして、第１層間絶縁膜１１を貫通する貫通孔１５を形成し、プラグ１６でこの貫通孔１５を充填する。
次に、第１層間絶縁膜１１上に強誘電体キャパシタ３を形成する（図３（ａ））。ここでは、第１層間絶縁膜１１上に導電膜３１の構成材料からなる膜と、酸素バリア膜３２の構成材料からなる膜と、下部電極３３の構成材料からなる膜と、強誘電体膜３４の構成材料からなる膜と、上部電極３５の構成材料からなる膜とを積層して形成する。そして、これらをフォトリソグラフィ技術などによりパターニングする。これにより、強誘電体キャパシタ３を形成する。このとき、酸素バリア膜３２がプラグ１６と導通する。

続いて、強誘電体キャパシタ３を被覆する水素バリア膜１２を形成する（図３（ｂ））。ここでは、第１層間絶縁膜１１及び強誘電体キャパシタ３を被覆するように、スパッタ法によりＡｌＯｘ膜を形成する。ここで、水素バリア膜１２の膜厚は、例えば６０ｎｍ程度となっている。
なお、強誘電体キャパシタ３中の強誘電体膜３４は、その成膜条件などによっては酸素欠損を起こしている場合がある。したがって、水素バリア膜１２を形成した後、必要に応じて酸素雰囲気で加熱処理を行い、水素バリア膜１２を介して強誘電体膜３４に酸素を供給して酸素欠損を補填してもよい。ここで、加熱処理の温度としては、例えば５５０℃〜７５０℃であり、６００℃〜７５０℃であることが好ましい。

そして、水素バリア膜１２に貫通孔２１を形成する（図３（ｃ））。ここでは、水素バリア膜１２の上面に形成されて貫通孔２１の形成領域に開口を有するレジスト層（図示略）をマスクとし、例えばＨＦ（フッ酸）をエッチャントとしたウェットエッチング法により貫通孔２１を形成する。

次に、水素バリア膜１２と強誘電体キャパシタ３の上面において貫通孔２１により露出した領域とを被覆する第２層間絶縁膜１３を形成する（図３（ｄ））。ここでは、強誘電体キャパシタ３に対するダメージが十分に小さい成膜法である、ＴＥＯＳ（テトラエトキシシラン）を原料としたプラズマＣＶＤ法（プラズマＴＥＯＳ法）によりＳｉＯ_２膜を形成する。この後、ＣＭＰ処理によりＳｉＯ_２膜の上面を平坦化する。なお、プラズマＴＥＯＳ法以外に、スパッタ法によってＳｉＯ_２膜を形成してもよい。

そして、第２層間絶縁膜１３に貫通孔２２を形成する（図３（ｅ））。ここでは、第２層間絶縁膜１３の上面に形成された貫通孔２２の形成領域に開口を有するレジスト層（図示略）をマスクとし、例えばドライエッチング法により貫通孔２２を形成する。これにより、強誘電体キャパシタ３の上面の一部が露出する。このとき、レジスト層の開口の外縁は、平面視において貫通孔２１の外縁よりも内側に形成されている。そのため、水素バリア膜１２における貫通孔２１の内壁面部分は、第２層間絶縁膜１３で被覆される。
この後、ポリマーの除去や水洗処理を行う。このとき、貫通孔２２の内壁面に第２層間絶縁膜１３のみが露出していて水素バリア膜１２が露出していないため、貫通孔２２の内壁面がエッチングされない。

続いて、貫通孔２２の内壁面と強誘電体キャパシタ３の上面とに密着層２４を形成する（図３（ｆ））。このとき、貫通孔２２の内壁面がエッチングされていないため、密着層２４が貫通孔２２の内壁面において均一に形成される。
その後、貫通孔２２を充填するプラグ２３と配線２５とを形成する。ここで、水素バリア性を有する密着層２４が貫通孔２２の内壁面において均一に形成されているため、プラグ２３の形成時に還元種が強誘電体材料に侵入しにくくなっている。以上のようにして、図１及び図２に示すような強誘電体メモリ装置１を製造する。

以上のように、本実施形態における強誘電体メモリ装置１の製造方法及び強誘電体メモリ装置１によれば、第２貫通孔２２の内壁面において密着層２４が均一に形成されるため、プラグ２３の形成時に強誘電体膜３４に酸素欠損が発生することを防止できる。
また、密着層２４が水素バリア性を有するため、強誘電体膜３４に対する水素バリア性能がさらに向上する。
そして、貫通孔２１をウェットエッチング法により形成することで、ドライエッチング法により貫通孔２１を形成することと比較して水素バリア膜１２が損傷しにくくなる。

［第２の実施形態］
続いて、本発明における強誘電体メモリ装置の製造方法及び強誘電体メモリ装置の第２の実施形態を、図面に基づいて説明する。なお、本実施形態では、第１の実施形態と被覆層の構成が異なるため、この点を中心に説明すると共に、上記実施形態で説明した構成要素には同一符号を付し、その説明を省略する。
ここで、図４は本実施形態における強誘電体メモリ装置を模式的に示す拡大断面図、図５は強誘電体メモリ装置の製造工程を示す説明図である。

本実施形態における強誘電体メモリ装置１００は、図４に示すように、被覆層１０１が第１水素バリア膜（水素バリア膜）１２を被覆する第２水素バリア膜（他の水素バリア膜）１０２と第２層間絶縁膜１０３とを備えている。
また、被覆層１０１には、第２水素バリア膜１０２及び第２層間絶縁膜１０３を貫通する貫通孔１０４が形成されている。この貫通孔１０４は、平面視でほぼ円形となっており、平面視において外縁が貫通孔２１の外縁よりも内側に位置している。
そのため、被覆層１０１は、図４に示すように、水素バリア膜１２における貫通孔２１の内壁面を覆っている。したがって、水素バリア膜１２は、貫通孔２２の内壁面に露出していない、

第２水素バリア膜１０２は、第１水素バリア膜１２と同一材料で形成されており、膜厚が例えば２０μｍ程度となっている。なお、第１水素バリア膜１２の膜厚は、例えば４０μｍ程度となっている。

次に、以上のような構成の強誘電体メモリ装置１００の製造方法について説明する。
まず、上述した第１の実施形態と同様に、強誘電体キャパシタ３を被覆する第１水素バリア膜１２を形成する。ここで、第１水素バリア膜１２の膜厚は、例えば４０μｍ程度となっている。そして、第１水素バリア膜１２に貫通孔２１を形成する（図５（ａ））。
続いて、第１水素バリア膜１２を被覆する第２水素バリア膜１０２を形成する（図５（ｂ））。ここでは、第１水素バリア膜１２及び強誘電体キャパシタ３を被覆するように、ＣＶＤ法によりＡｌＯｘ膜を形成する。ここで、第２水素バリア膜１０２の膜厚は、例えば２０μｍ程度となっている。このとき、ＣＶＤ法により形成された第２水素バリア膜１０２は、スパッタ法により形成された第１水素バリア膜１２よりも緻密なＡｌＯｘ膜となる。

そして、上述と同様に、第２水素バリア膜１０２を被覆する第２層間絶縁膜１０３を形成する（図５（ｃ））。その後、第２水素バリア膜１０２及び第２層間絶縁膜１０３を貫通する貫通孔１０４を形成する（図５（ｄ））。このとき、ＡｌＯｘ膜である第２水素バリア膜１０２が貫通孔１０４の内壁面に露出するが、第２水素バリア膜１０２が緻密なＡｌＯｘ膜であることから、ポリマーの除去や水洗処理時においてエッチングされない。

続いて、上述した第１の実施形態と同様に、密着層２４を形成する（図５（ｅ））。ここで、貫通孔１０４の内壁面がエッチングされていないため、密着層２４が貫通孔１０４の内壁面において均一に形成される。
その後、上述した第１の実施形態と同様に、プラグ２３と配線２５とを形成する。ここで、水素バリア性を有する密着層２４が貫通孔１０４の内壁面において均一に形成されているため、プラグ２３の形成時に還元種が強誘電体材料に侵入しにくくなっている。以上のようにして、図４に示す強誘電体メモリ装置１００を製造する。

以上のように本実施形態における強誘電体メモリ装置１００及び強誘電体メモリ装置１００の製造方法においても、上述した第１の実施形態と同様の作用、効果を奏するが、ＣＶＤ法により緻密な第２水素バリア膜１０２を形成することで、強誘電体キャパシタ３の電気特性を維持しつつ強誘電体膜３４に対する水素バリア性能が向上する。

なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、強誘電体キャパシタは、スタック型構造に限らず、例えばプレーナ型など、他の構造であってもよい。
また、密着層は、水素バリア性を有する材料で形成されているが、水素バリア性のない他の材料で形成されてもよい。密着層が水素バリア性を有していなくても、貫通孔の内壁面に密着層が均一に形成されるため、還元種が強誘電体膜に侵入しにくくなる。
そして、水素バリア膜を貫通する貫通孔は、ウェットエッチング法に限らず、ドライエッチング法により形成してもよい。

第１の実施形態における強誘電体メモリ装置を示す概略断面図である。図１の平面図である。強誘電体メモリ装置の製造工程を示す説明図である。第２の実施形態における強誘電体メモリ装置を示す概略断面図である。強誘電体メモリ装置の製造工程を示す説明図である。

符号の説明

１，１００強誘電体メモリ装置、２半導体基板（基板）、３強誘電体キャパシタ、１２第１水素バリア膜（水素バリア膜）、１３第２層間絶縁膜（被覆層）、２１貫通孔（第１貫通孔）、２２，１０４貫通孔（第２貫通孔）、２３プラグ、２４密着層、１０１被覆層、１０２第２水素バリア膜（他の水素バリア膜）、１０３第２層間絶縁膜（絶縁膜）

Claims

基板上に強誘電体キャパシタを形成する工程と、
該強誘電体キャパシタを被覆する水素バリア膜を形成する工程と、
該水素バリア膜に第１貫通孔を形成して前記強誘電体キャパシタの上面の少なくとも一部を露出させる工程と、
前記強誘電体キャパシタ及び前記水素バリア膜を被覆する被覆層を形成する工程と、
該被覆層に第２貫通孔を形成して前記強誘電体キャパシタの上面の少なくとも一部を露出させる工程と、
前記第２貫通孔の内壁面及び前記強誘電体キャパシタの上面において前記第２貫通孔により露出した領域それぞれに密着層を形成する工程と、
前記第２貫通孔内にプラグを形成する工程とを備え、
前記第２貫通孔が、前記第１貫通孔の内側に形成されると共に、
前記第１貫通孔の内壁面が、前記被覆層で被覆されることを特徴とする強誘電体メモリ装置の製造方法。
前記被覆層を形成する工程が、前記水素バリア膜を被覆する他の水素バリア膜をＣＶＤ法により形成する工程と、
該他の水素バリア膜を被覆する絶縁膜を形成する工程とを備えることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。
前記密着層が、水素バリア性を有することを特徴とする請求項１または２に記載の強誘電体メモリ装置の製造方法。
前記第１貫通孔が、ウェットエッチング法により形成されていることを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置の製造方法。
基板上に形成された強誘電体キャパシタと、
該強誘電体キャパシタ上に形成され、該強誘電体キャパシタの上面の少なくとも一部を露出させる第１貫通孔が形成された水素バリア膜と、
前記強誘電体キャパシタ及び前記水素バリア膜上に形成され、前記強誘電体キャパシタの上面の少なくとも一部を露出させる第２貫通孔が形成された被覆層と、
前記第２貫通孔の内壁面及び前記強誘電体キャパシタの上面において前記第２貫通孔により露出した領域それぞれを被覆する密着層と、
前記第２貫通孔内に形成されたプラグとを備え、
前記第２貫通孔が、前記第１貫通孔の内側に形成されると共に、
前記被覆層が、前記第１貫通孔の内壁面を被覆することを特徴とする強誘電体メモリ装置。