JP2007035915A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】キャパシタの有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けず、且つ従来のプレーナキャパシタよりも微細化を図れるようにする。
【解決手段】半導体装置は、半導体基板１００上の第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７に形成され、これら層間絶縁膜を貫通して半導体基板の第１の拡散層１０３と接続されたキャパシタプラグ１０９Ａと、第２の層間絶縁膜１０７の上に形成されたキャパシタ下部絶縁膜１１０と、該キャパシタ下部絶縁膜１１０の上に順次形成された第１の電極１１４、容量絶縁膜１１５及び第２の電極１１６と、第２の電極１１６の少なくとも側面上に形成され、第２の電極１１６とキャパシタプラグ１０９Ａとを電気的に接続する第１の配線１１７とを有している。第２の電極１１６の平面寸法は、第１の電極１１４の平面寸法よりも大きい。
【選択図】 図１

Description

本発明は、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置及びその製造方法に関する。

容量絶縁膜に強誘電体又は高誘電体を用いた半導体装置は、強誘電体のヒステリシス特性による残留分極や強誘電体及び高誘電体の高い比誘電率によって、不揮発性メモリ装置及びＤＲＡＭ装置の分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有する半導体装置と置き換わる可能性がある。

半導体装置を微細化するため、各セルごとに容量絶縁膜を含むキャパシタはセルの選択トランジスタと接続されるプラグ上に形成される、いわゆるスタックキャパシタが一般的である。このスタックキャパシタの下側に位置するプラグが半導体製造プロセス、例えば温度が６００℃〜９００℃程度の酸素雰囲気での容量絶縁膜の成膜工程又は容量絶縁膜の結晶化アニール工程等のプロセスによるプラグの酸化を防止するため、プラグとキャパシタ電極との間には酸素バリア膜が設けられている。

近年、さらなる微細化のために、特許文献１には、酸素バリア膜を設けずに、容量絶縁膜を形成した後に、プラグとキャパシタ電極とを接続する方法が記載されている。

また、酸素バリア膜を設けない構成としては、スタックキャパシタよりも前の構成である２次元的に積層されてなるプレーナキャパシタがある（例えば、特許文献２を参照。）。
特開平２０００−３２３６８５号公報（第７頁、第９図） 特開２００２−８３９３８号公報（第２５頁、第７図）

しかしながら、前記の特許文献１に記載されている従来の方法は、互いに対向するキャパシタ電極に挟まれた有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けるため、キャパシタ特性である保持電荷量が低下したり、リーク特性が劣化したりするという問題がある。ここで、加工時のダメージには、容量絶縁膜を構成する金属酸化物の組成ずれやプラズマによる結晶性の破壊等がある。

本発明は、前記従来の問題に鑑み、キャパシタの有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けず、且つ、従来のプレーナキャパシタよりも微細化を図れるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、キャパシタを構成する上部電極の平面寸法を下部電極の平面寸法よりも大きくし、且つ、下部電極の下方に形成されるプラグの上面を覆う絶縁膜に上部電極とプラグとを接続するための開口部を形成する際に、該開口部を上部電極の一部をマスクとして自己整合的に形成する構成とする。

具体的に、本発明に係る半導体装置は、半導体領域上の第１の絶縁膜に形成され、半導体領域と接続された第１のプラグと、第１の絶縁膜の上に形成された第２の絶縁膜と、第２の絶縁膜の上に順次形成された第１の電極、容量絶縁膜及び第２の電極と、第２の電極の少なくとも側面上に形成され、第２の電極と第１のプラグとを電気的に接続する第１の配線とを備え、第２の電極の平面寸法は、第１の電極の平面寸法よりも大きいことを特徴とする。

本発明の半導体装置によると、第２の電極（上部電極）の平面寸法は、第１の電極（下部伝）の平面寸法よりも大きいため、第２の電極と容量絶縁膜とを同一のパターンでパターニングしても、キャパシタの有効領域は第１の電極における第２の電極との対向面積で決定される。このため、容量絶縁膜の端部がダメージを受けてもキャパシタ特性に影響を与えることがない。その上、第１のプラグを覆う第２の絶縁膜をエッチングして該第２の絶縁膜から第１のプラグを露出する際には、第２の電極の端部を用いたパターニングが可能となるため、第１のプラグを露出する際のアライメントマージンを小さく設定できるので、メモリセルの微細化が可能となる。また、第２の絶縁膜に対して第１のプラグを露出するエッチングを容量絶縁膜の成膜及び結晶化アニールを行なった後に実施すれば、第１のプラグの酸化を防止することが可能となる。

本発明の半導体装置において、第２の絶縁膜は第１のプラグを露出する第１の開口部を有し、第１の配線は第１の開口部を通して第１のプラグと接続されていることが好ましい。

本発明の半導体装置において、容量絶縁膜と第２の電極とは同一形状又は相似形状を有しており、第１の開口部の壁面と、容量絶縁膜の端面及び第２の電極の端面とは面一であることが好ましい。

本発明の半導体装置において、第１のプラグの側面と、第１の電極の端面とは、互いに間隔をおいて形成されていることが好ましい。

本発明の半導体装置において、第１の電極の形状は柱状であることが好ましい。

また、本発明の半導体装置において、第１の電極は筒状体であることが好ましい。このように、第１の電極及び第２の電極を立体形状とすると、基板への投影面積を小さくしながらキャパシタの蓄積電荷量を高めることができる。

本発明の半導体装置は、第２の絶縁膜の上に形成され、第２の絶縁膜を露出する第２の開口部を有する第３の絶縁膜をさらに備え、第１の電極は、第２の開口部の壁面上に形成されていることが好ましい。このようにしても、第１の電極及び第２の電極を立体形状とすることができ、基板への投影面積を小さくしながらキャパシタの蓄積電荷量を高めることができる。

本発明の半導体装置において、第１の電極は隣接する他の第１の電極と連続して形成されていることが好ましい。

本発明の半導体装置は、第２の絶縁膜の上に形成され、第１の電極と接続されたセルプレート電極をさらに備えていることが好ましい。このようにすると、第１の電極と外部との電気的な接続は、セルプレート電極の任意の部位から取ることが可能となる。

本発明の半導体装置において、容量絶縁膜は第３の開口部を有し、第２の電極は、第３の開口部を介して第１の電極と接続されていることが好ましい。このようにすると、第１の配線、第２の電極及びセルプレート電極を介して、第１の電極と外部との電気的な接続が可能となる。

本発明の半導体装置において、第１のプラグは、該第１のプラグの上端部に導電性を有する第１の水素バリア膜が形成されていることが好ましい。

本発明の半導体装置において、第１の絶縁膜は、該第１の絶縁膜の上部に形成された絶縁性を有する第２の水素バリア膜を含むことが好ましい。このようにすると、下方からのキャパシタへの水素の侵入を防ぐことができる。

本発明の半導体装置において、第１のプラグは、その側面上に導電性を有する第３の水素バリア膜が形成されていることが好ましい。このようにすると、下方からのキャパシタへの水素の侵入を防ぐことができる。

本発明の半導体装置は、第１の絶縁膜を貫通する第２のプラグと、第２のプラグの上端部と接続された第３のプラグとをさらに備え、第２のプラグは、第３のプラグを介して、第２の電極の上方に形成された第２の配線と電気的に接続されていることが好ましい。このようにすると、第２の配線と半導体領域との電気的な接続を、コンタクトプラグが積層されたスタックコンタクトとして形成されるため、形成時のコンタクトホールのアスペクト比の値を低減できる。

本発明に係る半導体装置の製造方法は、半導体領域の上に第１の絶縁膜を形成した後、第１の絶縁膜に半導体領域と接続される第１のプラグを形成する工程（ａ）と、第１の絶縁膜及び第１のプラグの上に第２の絶縁膜を形成する工程（ｂ）と、第２の絶縁膜の上に第１の電極を形成する工程（ｃ）と、第１の電極の上に容量絶縁膜及び第２の電極を順次形成する工程（ｄ）と、第２の電極をマスクとして、第２の絶縁膜をエッチングすることにより、第１のプラグを露出する工程（ｅ）と、第２の電極と第１のプラグとを接続する第１の配線を形成する工程（ｆ）とを備え、工程（ｄ）において、第２の電極の平面寸法を第１の電極の平面寸法よりも大きくすることを特徴とする。

本発明の半導体装置の製造方法によると、第１の電極の上に容量絶縁膜及び第２の電極を順次形成する工程（ｄ）において、第２の電極の平面寸法を第１の電極の平面寸法よりも大きくしているため、容量絶縁膜の端部がダメージを受けてもキャパシタ特性に影響を受けることがない。その上、容量絶縁膜を形成した後に、第２の電極をマスクとして第１のプラグを露出し、その後、第２の電極と第１のプラグとを接続する第１の配線を形成するため、第１のプラグの酸化を防止することが可能となる。その上、第２の電極をマスクとして第１のプラグを露出するため、該第１のプラグとのアライメントマージンを小さく設定できるので、メモリセルの微細化が可能となる。

本発明の半導体装置の製造方法は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２の電極の上に第３の絶縁膜を形成する工程（ｇ）と、第３の絶縁膜の上に、少なくとも第１のプラグの上方の領域に開口部を持つレジストパターンを形成する工程（ｈ）とをさらに備え、工程（ｅ）は、レジストパターンをマスクとして、第３の絶縁膜をエッチングすることにより、第２の電極及び第２の絶縁膜を露出する工程と、第３の絶縁膜及び第２の電極をマスクとして、第２の絶縁膜をエッチングする工程とを含むことが好ましい。

本発明の半導体装置の製造方法は、工程（ｄ）よりも後で工程（ｅ）よりも前に、容量絶縁膜に対して酸素を含む雰囲気で第１の熱処理を行なうことにより、容量絶縁膜の結晶化を図る工程（ｉ）をさらに備えていることが好ましい。このようにすることにより、第１のプラグの酸化を防止することができる。

本発明の半導体装置の製造方法は、工程（ｆ）より後に、容量絶縁膜に対して第１の熱処理温度よりも低い温度で第２の熱処理を行なう工程（ｊ）をさらに備えていることが好ましい。このようにすると、工程（ｅ）又は工程（ｆ）におけるプラズマダメージ等の電気的なダメージにより劣化し易い容量絶縁膜の保持電荷量及びリーク特性を回復することができる。

本発明の半導体装置の製造方法において、工程（ａ）は、第１の絶縁膜に半導体領域の他の部分と接する第２のプラグを形成する工程を含み、本発明の半導体装置の製造方法は、工程（ｆ）より後に、第１の絶縁膜の上に、第２の電極及び第１の配線を覆う第４の絶縁膜を形成する工程（ｋ）と、第４の絶縁膜に第２のプラグと接続される第３のプラグを形成する工程（ｌ）と、第３のプラグの上に該第３のプラグと接続される第２の配線を形成する工程（ｍ）とをさらに備えていることが好ましい。このようにすると、第２の配線と半導体領域との電気的な接続を、コンタクトプラグが積層されたスタックコンタクトとして形成されるため、形成時のコンタクトホールのアスペクト比の値を小さくすることができる。

本発明の半導体装置及びその製造方法において、容量絶縁膜は、一般式がＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ₂Ｏ₅により構成されていることが好ましい。このような強誘電体又は高誘電体を容量絶縁膜に用いる場合に、これら強誘電体又は高誘電体は酸素雰囲気下で且つ高温で形成されるため、本発明の効果がより顕著となる。

本発明に係る半導体装置及びその製造方法によると、キャパシタ（容量絶縁膜）を形成した後にキャパシタの下方に位置するプラグと第２の電極（上部電極）とを接続するため、プラグが酸化することがない。また、第２の電極をマスクとしてプラグを露出するため、キャパシタの有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けることがないので、微細化が可能となる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。

図１に示すように、例えばＰ型シリコン（Ｓｉ）からなる半導体基板１００の上部には、深さが約３００ｎｍのシャロウトレンチ分離等からなる素子分離領域１０１が選択的に形成されており、Ｐ型半導体基板１００の主面における素子分離領域１０１により区画された領域上には、膜厚が約１０ｎｍのゲート絶縁膜１０２Ａと、該ゲート絶縁膜１０２Ａの上に膜厚が約２００ｎｍのドープトポリシリコンからなるゲート電極１０２Ｂとが形成され、該ゲート電極１０２Ｂの側面上には膜厚が約５０ｎｍのサイドウォール絶縁膜１０２Ｃが形成されている。半導体基板１００の上部には、ゲート電極１０２Ｂ及びサイドウォール絶縁膜１０２Ｃをマスクとしてイオン注入された第１の拡散層１０３が形成されている。これら、ゲート絶縁膜１０２Ａ、ゲート電極１０２Ｂ及び第１の拡散層１０３からなるＭＯＳトランジスタにより、セルの選択トランジスタが構成されている。

半導体基板１００における選択トランジスタ形成領域の外側には、第２の拡散層１０３Ａ及びゲート配線１０２Ｄが選択的に形成されている。

素子分離領域１０１、ゲート電極１０２Ｂ、第１の拡散層１０３及びゲート配線１０２Ｄは、ゲート電極１０２Ｂ及びゲート配線１０２Ｄの上側において膜厚が約２００ｎｍとなるように平坦化された酸化シリコン（ＳｉＯ₂ ）からなる第１の層間絶縁膜１０４により覆われている。第１の層間絶縁膜１０４における拡散層１０３の上側には、下端部が拡散層１０３と接続され且つ上端部が後述するメモリセルのビット線と接続されたタングステン（Ｗ）からなる複数のビット線プラグ１０５が形成されている。ここで、図示はしていないが、ビット線プラグ１０５の底部及び側面には、半導体基板１０と接し、膜厚が約１０ｎｍのチタン（Ｔｉ）と、その上に積層され膜厚が約２０ｎｍの窒化チタン（ＴｉＮ）とからなり、タングステンの拡散層１０３に対する密着性を高めるバリア膜が形成されている。

第１の層間絶縁膜１０４の上には、ビット線プラグ１０５と接続されるように、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンが順次堆積されたビット線１０６が形成されている。これにより、半導体基板１００に形成された拡散層１０３はビット線プラグ１０５を介してビット線１０６と電気的に接続される。

ビット線１０６は、その上側部分の膜厚が約２００ｎｍとなるように平坦化された酸化シリコンからなる第２の層間絶縁膜１０７により覆われている。

第２の層間絶縁膜１０７の上には、膜厚が約１００ｎｍの窒化シリコン（ＳｉＮ）からなる絶縁性下部水素バリア膜１０８が形成されている。

絶縁性下部水素バリア膜１０８、第２の層間絶縁膜１０７及び第１の層間絶縁膜１０４における各第１の拡散層１０３の上側部分には、これらを貫通して下端部が各第１の拡散層１０３と接続され、上端部が後述するキャパシタと接続されるタングステンからなる複数のキャパシタプラグ１０９Ａが形成されている。同様に、絶縁性下部水素バリア膜１０８、第２の層間絶縁膜１０７及び第１の層間絶縁膜１０４における第２の拡散層１０３Ａ及びゲート配線１０２Ｄの上側部分には、該第２の拡散層１０３Ａ及びゲート配線１０２Ｄとそれぞれ接続される配線プラグ１０９Ｂ、１０９Ｃが形成されている。なお、ここでも、キャパシタプラグ１０９Ａ及び配線プラグ１０９Ｂ、１０９Ｃの底部及び側面には、ビット線プラグ１０５と同様に、膜厚がそれぞれ約１０ｎｍのチタンと約２０ｎｍの窒化チタンとが順次積層されてなり、第２の拡散層１０３Ａに対するバリア膜（図示せず）が形成されている。なお、このバリア膜は、窒化チタンを含むため、水素バリア性をも有する。このようにバリア膜に水素バリア性を付与するには、窒化チタンに他にも、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）又は窒化ケイ素（ＳｉＮ）等の窒化物材料を用いることができる。

各キャパシタプラグ１０９Ａ及び配線プラグ１０９Ｂ、１０９Ｃのそれぞれの上端部には、厚さが約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる導電性水素バリア膜１１０が形成されている。

絶縁性下部水素バリア膜１０８の上における各キャパシタプラグ１０９Ａの側方には膜厚約５０ｎｍの酸化シリコンからなるキャパシタ下部絶縁膜１１１がそれぞれ選択的に形成されている。

各キャパシタ下部絶縁膜１１１の上には、膜厚が約５０ｎｍの酸化イリジウム（ＩｒＯ₂ ）からなるセルプレート電極１１２がそれぞれ選択的に形成されている。

各セルプレート電極１１２の上には、膜厚が約５００ｎｍの酸化シリコンからなり、円柱状の形状形成膜１１３が形成されている。

各セルプレート電極１１２及び各形状形成膜１１３の側面上には、膜厚が約５０ｎｍの酸化イリジウムからなる筒状の第１の電極（下部電極）１１４が形成されている。なお、形状形成膜１１３を用いずに、第１の電極１１４自体を円柱状に形成してもよい。

各キャパシタ下部絶縁膜１１１の上であって、各第１の電極１１４及び形状形成膜１１３の上には、これらを覆うように膜厚が約５０ｎｍのＳＢＴＮ（ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉)からなる容量絶縁膜１１５がそれぞれ形成されている。

各容量絶縁膜１１５の上には、該容量絶縁膜１１５を覆うように、膜厚が約５０ｎｍの酸化イリジウムからなる第２の電極（上部電極）１１６が形成されている。ここで、キャパシタ下部絶縁膜１１１、容量絶縁膜１１５及び第２の電極１１６は同一のマスクパターンにより形成されている。なお、セルプレート電極１１２、第１の電極１１４及び第２の電極１１６にはそれぞれ酸化イリジウムを用いたが、いずれも酸化イリジウムに限られず、該酸化イリジウムに代えて、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）若しくはオスミウム（Ｏｓ）又はこられのうちの導電性酸化物（ＲｕＯ₂ 、ＯｓＯ₂ 又はＲｈ₂Ｏ₃）を用いることができる。

このように、第１の実施形態においては、第１の電極１１４、容量絶縁膜１１５及び第２の電極１１６からキャパシタが構成されている。

キャパシタにおける第２の電極１１６とキャパシタプラグ１０９Ａとは、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる第１の配線１１７により電気的に接続されている。具体的には、第２の電極１１６の上面（頂面）からキャパシタプラグ１０９Ａの上端部に形成された導電性水素バリア膜１１０の上に、第２の電極１１６の側面及び端面、容量絶縁膜１１５の端面及びキャパシタ下部絶縁膜１１１の端面上に沿って形成されている。ここで、第２の電極１１６と第１の電極１１４との間には容量絶縁膜１１５及びキャパシタ下部絶縁膜１１１が介在しているため、第１の配線１１７が第１の電極１１４と接触することはない。なお、第１の配線１１７は必ずしも第２の電極１１７の上面にまで延ばす必要はないが、プロセス上、第２の電極１１６の側面上ではパターニングしにくいため、第２の電極１１７の上面に端部を設けるのが良い。

第２の電極１１６及び第１の配線１１７は、第１の配線１１７の最も高い位置の上側において、その膜厚が約３００ｎｍとなるように平坦化された酸化シリコンからなる第３の層間絶縁膜１１８により覆われている。第３の層間絶縁膜１１８におけるキャパシタ列の外側部分には、絶縁性下部水素バリア膜１０８を露出する水素バリア接続溝１１９が形成されている。水素バリア接続溝１１９の底面及び側面上を含み第３の層間絶縁膜１１８の上には、膜厚が約５０ｎｍの絶縁性を持つ酸化チタンアルミニウム（ＴｉＡｌＯ）からなる上部水素バリア膜１２０が形成されている。上部水素バリア膜１２０における水素バリア接続溝１１９に対してキャパシタ列の外側部分は、第３の層間絶縁膜１１８が露出するように除去されている。

上部水素バリア膜１２０及び第３の層間絶縁膜１１８の露出部分は、上部水素バリア膜１２０の最も高い位置の上側において、その膜厚が約２００ｎｍとなるように平坦化された酸化シリコンからなる第４の層間絶縁膜１２１により覆われている。

第４の層間絶縁膜１２１上におけるキャパシタ列の外側部分、具体的には上部水素バリア膜１２０を設けない領域には、配線プラグ１０９Ａ、１０９Ｂと、後述する第２の配線とを接続するタングステンからなるスタック配線プラグ１２２Ａ、１２２Ｂがそれぞれ形成されている。

第４の層間絶縁膜１２１の上には、スタック配線プラグ１２２Ａ、１２２Ｂと接続されるように下層から順次積層された、膜厚が約１０ｎｍのチタン、膜厚が約５０ｎｍの窒化チタン、膜厚が約５００ｎｍのアルミニウム及び膜厚が約５０ｎｍの窒化チタンからなる第２の配線１２３Ａ、１２３Ｂがそれぞれ形成されている。第２の配線１２３Ａ、１２３Ｂは、スタック配線プラグ１２２Ａ、１２２Ｂを介して第２の拡散層１０３Ａ及びゲート配線１０２Ｄとそれぞれ接続されている。

図２は図１の断面方向に対して垂直な方向、すなわちセルプレート電極１１２に平行な方向の断面構成を示し、図３は図１及び図２に係る半導体装置の平面構成を示している。但し、図３において、第４の層間絶縁膜１２１及び第２の配線１２３Ａ、１２３Ｂは省略している。また、図１は図３のＩ−Ｉ線における断面図であり、図２はII−II線における断面図である。図２に示すように、セルプレート電極１１２を共有するキャパシタ列の一端部に位置するキャパシタはダミーキャパシタであって、該ダミーキャパシタの容量絶縁膜１１５には、その形状形成膜１１３の上面及び第１の電極１１４の上端面を露出する容量絶縁膜開口部１２４が形成されている。このため、該容量絶縁膜開口部１２４を介して第１の電極１１４と第２の電極１１６とが電気的に接続される。従って、セルプレート電極１１２を介して接続された複数の（一連の）第１の電極１１４は実質的にセルプレートを構成するため、第１の電極１１４に対する外部との電気的な接続は、セルプレート電極１１２の任意の部位で取ることができる。

このように、第１の実施形態においては、第１の電極１１４、容量絶縁膜１１５及び第２の電極１１６は筒状（柱状）に形成されているため、平面積（投影面積）を小さくしながら大きい電荷量を保持することができる。

また、セルプレート電極１１２は、第１の電極１１４とは別体に形成されているため、第２の電極１１６の隣接パターン同士の分離が容易になる。すなわち、立体形状を有する第１の電極１１４の側面上に第２の電極１１６の形成膜が残存して、隣接パターンにまで跨る（ブリッジ）するおそれがない。

また、選択トランジスタとキャパシタとの間に、絶縁性水素バリア膜１０８及び導電性水素バリア膜１１０を設けているため、キャパシタの下方から侵入する水素を防ぐことができる。なお、導電性水素バリア膜１１０を設ける代わりに、各プラグ１０９Ａ、１０９Ｂ、１０９Ｃの密着層が導電性水素バリア膜により形成されていてもよい。

また、半導体基板１００に形成された第２の拡散層１０３Ａと第４の層間絶縁膜１２１上に形成された第２の配線１２３Ａとの電気的な接続を取るコンタクトプラグを配線プラグ１０９Ｂ及びスタック配線プラグ１２２Ａにより形成し、同様に、半導体基板１００上に形成されたゲート配線１０２Ｄと第４の層間絶縁膜１２１上に形成された第２の配線１２３Ｂとの電気的な接続を取るコンタクトプラグを配線プラグ１０９Ｃ及びスタック配線プラグ１２２Ｂにより形成している。このように、いわゆるスタックコンタクトとすると、層間絶縁膜が複数層に積層された場合のコンタクトホールのアスペクト比の値を低減できる。

以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。

図４（ａ）〜図４（ｄ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）及び図７（ａ）〜図７（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。

［ＭＯＳトランジスタ形成］
まず、図４（ａ）に示すように、リソグラフィ法及びドライエッチング法により、例えばＰ型シリコンからなる半導体基板１００の上部に深さが約３００ｎｍの複数の溝部を選択的に形成する。続いて、ＣＶＤ法により、半導体基板１００の上に酸化シリコンを堆積し、化学機械的研磨（ＣＭＰ）法により、堆積した酸化シリコンの上面を平坦化して溝部にシリコン酸化膜を埋め込むことにより、素子分離領域１０１を形成する。その後、例えば熱酸化法により、半導体基板１００の主面上に膜厚が約１０ｎｍのゲート絶縁膜１０２Ａを形成し、続いて、低圧ＣＶＤ法により、膜厚が約２００ｎｍのドープトポリシリコンを堆積し、堆積したドープトポリシリコンに対してリソグラフィ法及びドライエッチング法によりパターニングを行なって、該ドープトポリシリコンからなる複数のゲート電極１０２Ｂを形成する。続いて、ＣＶＤ法により、半導体基板１００の上にゲート電極１０２Ｂを覆うように膜厚が約５０ｎｍの酸化シリコンを堆積し、堆積した酸化シリコンに対してエッチバックを行なってサイドウォール絶縁膜１０２Ｃを形成する。続いて、半導体基板１００に対してゲート電極１０２Ｂ及びサイドウォール絶縁膜１０２Ｃをマスクとして、不純物イオンをイオン注入することにより、複数の第１の拡散層１０３を形成する。ここでは、キャパシタの形成領域以外にも、ゲート配線１０２Ｄが形成されると共に、半導体基板１００の上部に第２の拡散層１０３Ａが形成される。

［ビット線形成］
次に、図４（ｂ）に示すように、ＣＶＤ法により、半導体基板１００の上にゲート電極１０２Ｂを含む全面にわたって酸化シリコンを堆積する。その後、ＣＭＰ法により、堆積した酸化シリコンに対してゲート電極１０２Ｂ及びゲート配線１０２Ｄの上側部分の膜厚が約２００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜１０４を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０４における第１の拡散層１０３の上側部分に該第１の拡散層１０３を露出するコンタクトホールを形成する。その後、ＣＶＤ法により、第１の層間絶縁膜１０４の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積する。続いて、ＣＭＰ法により堆積膜における第１の層間絶縁膜１０４上に残る部分を除去することにより、該第１の層間絶縁膜１０４に第１の拡散層１０３と接続するビット線プラグ１０５を形成する。続いて、スパッタ法により、第１の層間絶縁膜１０４の上に、膜厚が約１０ｎｍのチタン及び膜厚が約１００ｎｍのタングステンを順次堆積し、その後、リソグラフィ法及びドライエッチング法により、堆積した金属積層膜をパターニングして、該金属積層膜からビット線プラグ１０５と接続されるビット線１０６を形成する。

［下部水素バリア膜形成］
次に、図４（ｃ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１０４の上にビット線１０６を含む全面にわたって酸化シリコンを堆積する。その後、ＣＭＰ法により、堆積した酸化シリコンに対してビット線１０６の上側部分の膜厚が約１００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜１０７を形成する。続いて、ＣＶＤ法により、第２の層間絶縁膜１０７の上に、膜厚が約１００ｎｍの窒化シリコンからなる絶縁性下部水素バリア膜１０８を堆積する。なお、絶縁性下部水素バリア膜１０８に窒化シリコンを用いたが、これに代えて、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）を用いてもよい。

［プラグ形成］
次に、図４（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、第１の拡散層１０３、第２の拡散層１０３Ａ及びゲート配線１０２Ｄの上側部分にこれらを露出するコンタクトホールを形成する。続いて、ＣＶＤ法により、絶縁性下部水素バリア膜１０８の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積する。続いて、ＣＭＰ法により、堆積膜における絶縁性下部水素バリア膜１０８の上に残る部分を除去する。これにより、第１の拡散層１０３と接続されるキャパシタプラグ１０９Ａ、第２の拡散層１０３Ａと接続される配線プラグ１０９Ｂ及びゲート配線１０９Ｄと接続される配線プラグ１０９Ｃが、絶縁性下部水素バリア膜１０８、第２の層間絶縁膜１０７及び第１の層間絶縁膜１０４を通してそれぞれ形成される。続いて、ドライエッチング法により、キャパシタプラグ１０９Ａ及び配線プラグ１０９Ｂ、１０９Ｃの上側部分をそれぞれ選択的に除去した後、膜厚が約１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）をキャパシタプラグ１０９の上側部分が充填されるように堆積する。その後、ＣＭＰ法により、堆積膜における絶縁性下部水素バリア膜１０８の上に残る部分を除去することにより、キャパシタプラグ１０９Ａ及び配線プラグ１０９Ｂ、１０９Ｃの上部にそれぞれ導電性水素バリア１１０を形成する。ここでは、導電性水素バリア膜１１０に窒化チタンアルミニウムを用いたが、これに代えて、珪化窒化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、珪化窒化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）又はタンタルアルミニウム（ＴａＡｌ）を用いることができる。

［キャパシタ形成］
次に、図５（ａ）に示すように、ＣＶＤ法により、絶縁性下部水素バリア膜１０８の上に、膜厚が約５０ｎｍの酸化シリコンからなるキャパシタ下部絶縁膜１１１を堆積する。続いて、例えばスパッタ法により、堆積したキャパシタ下部絶縁膜１１１の上に、膜厚が約５０ｎｍの酸化イリジウムを堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した酸化イリジウムから複数のセルプレート電極１１２を互いに平行に延びるように形成する。具体的には、各セルプレート電極１１２は、断面方向に垂直な方向（図５（ａ）の前後方向）に連続して延びており、キャパシタプラグ１０９Ａの側面から約５０ｎｍ程度以上離れた位置にそれぞれ形成する。なぜなら、キャパシタプラグ１０９Ａがセルプレート電極１１２と接すると、後述する強誘電体膜の結晶化を図るアニール工程において、キャパシタプラグ１０９Ａが酸化してしまうからである。さらに、第１の実施形態においては、キャパシタプラグ１０９Ａの酸化を防止するために、各キャパシタプラグ１０９Ａと各セルプレート電極１１２とはキャパシタの対向電極にそれぞれ接続される。すなわち、キャパシタプラグ１０９Ａは第２の電極と接続され、セルプレート電極１１２は第１の電極と接続される。

次に、図５（ｂ）に示すように、ＣＶＤ法により、キャパシタ下部絶縁膜１１１の上にセルプレート電極１１２を含む全面にわたって膜厚が約５００ｎｍの酸化シリコンを堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した酸化シリコンから各セルプレート電極１１２の上に円柱状の形状形成膜１１３をそれぞれ選択的に形成する。なお、形状形成膜１１３の形状は、円柱状に限られず、角柱状等でも構わない。

次に、図５（ｃ）に示すように、例えばスパッタ法により、キャパシタ下部絶縁膜１１１の上に、形状形成膜１１３及びセルプレート電極１１２の側面を含む全面にわたって、膜厚が約５０ｎｍの酸化イリジウムを堆積する。続いて、異方性のドライエッチング（エッチバック）により、堆積した酸化イリジウムを形状形成膜１１３の側面及びセルプレート電極１１２の側面上に残して、それぞれ酸化イリジウムからなる筒状の第１の電極１１４を形成する。

次に、図６（ａ）に示すように、有機金属気相堆積（ＭＯＣＶＤ）法により、キャパシタ下部絶縁膜１１１の上に、第１の電極１１４及び形状形成膜１１３を含む全面にわたって、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル又はニオブを主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体（例えばＳＢＴＮ）からなる容量絶縁膜１１５を堆積する。容量絶縁膜２５には、ＳＢＴＮ以外にも、一般式がＰｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃又は（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）等の強誘電体を用いることができる。さらには、高誘電体材料である五酸化タンタル（Ｔａ₂Ｏ₅）を用いることができる。このような強誘電体及び高誘電体を用いた容量絶縁膜は、酸素雰囲気下で且つ高温で形成されるため、本発明に係る半導体装置の構成に適している。なお、容量絶縁膜１１５の膜厚は５０ｎｍに限られず、２０ｎｍ〜２００ｎｍ程度が好ましい。

続いて、図示はしないが、リソグラフィ法及びドライエッチング法により、堆積した容量絶縁膜１１５に対して、複数の第１の電極１１４のうち例えばセルプレート電極１１２の一端部に位置する第１の電極１１４の上側部分を選択的に除去する。その結果、容量絶縁膜１１５に、セルプレート電極１１２の一端部上の第１の電極１１４を露出する開口部（図２における開口部１２４に相当）が形成される。これにより、各セルプレート電極１１２上の一端部には、該セルプレート電極１１２を外部配線と接続するためのダミーキャパシタ構造を得ることができる。具体的には、図２に示すように、セルプレート電極１１２は、ダミーキャパシタの第１の電極１１４を介して該ダミーキャパシタの第２の電極１１６と接続される。また、図１に示すように、第２の電極１１６は、第１の配線１１７、導電性水素バリア膜１１０及びキャパシタプラグ１０９Ａを介して第１の拡散層１０３に接続される。さらに、第１の拡散層１０３と接続された第２の拡散層１０３Ａは、配線プラグ１０９Ｂ、導電性水素バリア膜１１０及び配線プラグ１２２Ａを介して第２の配線１２３Ａと接続される。このようにして、各セルプレート電極１１２は、第２の配線１２３Ａと接続することができる。

続いて、例えばＣＶＤ法により、容量絶縁膜１１５の上に膜厚が約５０ｎｍの酸化イリジウムを堆積する。その後、リソグラフィ法及びドライエッチング法により、堆積した酸化イリジウムと容量絶縁膜１１５を第１の電極１１４を含む領域でそれぞれパタ−ニングして、酸化イリジウムからなる複数の第２の電極１１６を形成する。このとき、各第２の電極１１６におけるキャパシタプラグ１０９Ａ側の端面は隣接するキャパシタプラグ１０９Ａの側面の延長線を越えて内側に位置する。続いて、各容量絶縁膜１１５に対して、温度が６００℃〜９００℃程度、ここでは７００℃程度の酸素雰囲気で約１０分間の第１のアニール処理を施すことにより、容量絶縁膜１１５を構成するＳＢＴＮを結晶化する。このようにして、第１の電極１１４、容量絶縁膜１１５及び第２の電極１１６からなるキャパシタが形成される。第１の実施形態においては、容量絶縁膜１１５の結晶化を図る第１のアニール工程において、各キャパシタプラグ１０９Ａの上方がそれぞれキャパシタ下部絶縁膜１１１によって覆われているため、酸素によるキャパシタプラグ１０９の酸化を防止することができる。

［プラグ−キャパシタ間配線形成］
次に、図６（ｂ）に示すように、例えばドライエッチング法により、第２の電極１１６をマスクとして、キャパシタ絶縁膜１１１における第２の電極１１６を除く領域を自己整合的に除去することにより、絶縁性下部水素バリア膜１０８及び各キャパシタプラグ１０９Ａ上の導電性水素バリア膜１１０の一部を露出させる。このように、第２の電極１１６をマスクとしたエッチングを行なえるため、絶縁性下部水素バリア膜１０８における各キャパシタプラグ１０９Ａの上側部分を自己整合的に開口することができる。これにより、メモリセルの微細な加工を可能としながら、キャパシタとして実質的に機能する容量絶縁膜１１５の有効領域に対してエッチングダメージを与えることがなく、従って、キャパシタの特性劣化を防止することができる。

次に、図６（ｃ）に示すように、例えばスパッタ法により、絶縁性下部水素バリア膜１０８の上に、各キャパシタの第２の電極１１６を含む全面にわたって、膜厚が約５０ｎｍの窒化チタンアルミニウムを堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した窒化チタンアルミニウムをパターニングして、各第２の電極１１６と各キャパシタプラグ１０９Ａの導電性水素バリア膜１１０とを電気的に接続する、窒化チタンアルミニウムからなる第１の配線１１７をそれぞれ形成する。続いて、温度が４００℃程度の酸素雰囲気で約３０分間の第２のアニール処理を施すことにより、各容量絶縁膜１１５の保持電荷量及びリーク特性の劣化を回復する。

［上部水素バリア膜形成］
次に、図７（ａ）に示すように、ＣＶＤ法により、絶縁性下部水素バリア膜１０８の上に、各第２の電極１１６及び第１の配線１１７を含む全面にわたって酸化シリコンを堆積する。その後、ＣＭＰ法により、堆積した酸化シリコンに対して第１の配線１１７の最も高い部分の上側の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第３の層間絶縁膜１１８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜１１８のキャパシタ列の外側部分を溝状に除去することにより、絶縁性下部水素バリア膜１０８を露出する水素バリア接続溝１１９を形成する。続いて、例えばスパッタ法により、第３の層間絶縁膜１１８の上面、水素バリア接続溝１１９の壁面及び絶縁性下部水素バリア膜１０８の露出面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜１２０を堆積する。これにより、上部水素バリア膜１２０は、キャパシタ列の外側において絶縁性下部水素バリア膜１０８と接続される。その後、上部水素バリア膜１２０における水素バリア接続溝１１９に対してキャパシタ列の外側部分をリソグラフィ法及びドライエッチングにより選択的に除去する。

［配線形成］
次に、図７（ｂ）に示すように、ＣＶＤ法により、上部水素バリア膜１２０及び第３の層間絶縁膜１１８の上に全面にわたって酸化シリコンを堆積する。その後、ＣＭＰ法により、堆積した酸化シリコンに対して上部水素バリア膜１２０のキャパシタの上側部分の膜厚が約２００ｎｍとなるように平坦化して、酸化シリコンからなる第４の層間絶縁膜１２１を形成する。続いて、第４の層間絶縁膜１２１に配線プラグ１０９Ｂ、１０９Ｃの上端部に形成された各導電性水素バリア膜１１０を露出するコンタクトホールを選択的に形成する。続いて、ＣＶＤ法により、第４の層間絶縁膜１２１の上に、膜厚が約１０ｎｍのチタン、膜厚が約２０ｎｍの窒化チタン及び膜厚が約３００ｎｍのタングステンを順次コンタクトホールに充填されるように堆積する。続いて、ＣＭＰ法により堆積膜における第４の層間絶縁膜１２１の上に残る部分を除去することにより、該第４の層間絶縁膜１２１に各配線プラグ１０９Ｂ，１０９Ｃ上の導電性水素バリア膜１１０とそれぞれ接続されるスタック配線プラグ１２２Ａ、１２２Ｂを形成する。その後、スパッタ法により、第４の層間絶縁膜３０の上にスタック配線プラグ１２２Ａ、１２２Ｂとそれぞれ接続されるように、膜厚が約１０ｎｍのチタン、膜厚が約５０ｎｍの窒化チタン、膜厚が約５００ｎｍのアルミニウム及び膜厚が約５０ｎｍの窒化チタンを順次堆積する。続いて、堆積した積層膜に対してドライエッチングによりパターニングを行なって、積層膜から第２の配線１２３Ａ、１２３Ｂをそれぞれ形成する。これにより、第２の配線１２３Ａは、スタック配線プラグ１２２Ａ、導電性水素バリア膜１１０及び配線プラグ１０９Ｂを介して第２の拡散層１０３Ａと電気的に接続される。また、第２の配線１２３Ｂは、スタック配線プラグ１２２Ｂ、導電性水素バリア膜１１０及び配線プラグ１０９Ｃを介してゲート配線１０２Ｄと電気的に接続される。図示はしないが、第２の拡散層１０３Ａと接続される第２の配線１２３Ａは、メモリ領域においては、例えば、セルプレート電極１１２と接続されるか、又はビット線１０６と直接に若しくは拡散層１０３及びビット線プラグ１０５を介して接続される。また、ゲート配線１０２Ｄと接続される第２の配線１２３Ｂは、メモリ領域においては、例えばワード線であるゲート電極１０２Ｂと接続される。なお、第２の配線１２３Ａ、１２３Ｂの接続方法は、上記に限られず、メモリセル周辺回路、メモリセルに混載されるロジック回路、アナログ回路、入出力（Ｉ／Ｏ）回路又はＳＲＡＭ回路等との接続に使用される。

次に、図示はしていないが、多層配線の形成、保護膜の形成及びパッドの形成等の公知の製造プロセスにより、図１に示す半導体装置を得る。

このように、第１の実施形態によると、図６（ｃ）に示したように、容量絶縁膜１１５を形成した後に、キャパシタプラグ１０９Ａ上の導電性水素バリア膜１１０とキャパシタの第２の電極１１６とを接続するため、容量絶縁膜１１５の形成によるキャパシタプラグ１０９の酸化を防止することができる。また、各キャパシタの第２の電極１１６をマスクとしてキャパシタ下部絶縁膜１０８を自己整合的に除去するため、アライメントマージンを小さく設定できる。このため、メモリセルの微細化が可能である。

また、第２の電極１１６の平面寸法を第１の電極１１４の平面寸法よりも大きくしているため、容量絶縁膜１１５を第２の電極１１６と同一のパターンでパターニングしても、キャパシタの有効領域は第２の電極１１６よりも平面寸法が小さい第１の電極１１４の面積で規制されるので、容量絶縁膜１１５は実質的にパターニングの影響を受けることがない。

その上、キャパシタプラグ１０９の上にそれぞれ形成された導電性水素バリア膜１１０をキャパシタ下部絶縁膜１１１から露出する前に、容量絶縁膜１１５に対して結晶化のアニール処理を実施するため、キャパシタプラグ１０９及び導電性水素バリア膜１１０の酸化を防止できる。また、従来は、横方向から拡散してくる酸素を防ぐために、酸素バリアの端部とキャパシタプラグとの間隔を少なくとも３００ｎｍ程度は空ける必要があったが、本発明によれば、その必要がなくなり、キャパシタプラグ１０９Ａと酸素バリアの端部との距離を最小限にまで小さくできるため、メモリセルをより微細化することが可能となる。

また、第１の実施形態においては、各キャパシタに第１の配線１１７を形成した後に、結晶化の第１のアニール処理よりも温度が低い第２のアニール処理を行なうため、導電性水素バリア膜１１０の露出工程又は第１の配線１１７の形成工程におけるプラズマダメージ等の電気的なダメージによって劣化する容量絶縁膜１１５の保持電荷量及びリーク特性を回復することができる。

また、第４の層間絶縁膜１２１上に形成された第２の配線１２３Ａ、１２３Ｂと半導体基板１００の第２の拡散層１０３Ａ及びゲート配線１０２Ｄとの電気的な接続を取るコンタクトプラグとして、配線プラグ１０９Ｂとその上のスタック配線プラグ１２２Ａ、及び配線プラグ１０９Ｃとその上のスタック配線プラグ１２２Ｂのようにスタックコンタクトとしているため、コンタクトホールのアスペクト比の低減が可能となる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図８は本発明の第２の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図８において、第１の実施形態に係る半導体装置と異なる点は、各キャパシタの下側に形成されたキャパシタ下部絶縁膜１１１をキャパシタごとにパターニングする構成に代えて、第２の電極１１６を含めキャパシタ下部絶縁膜１１１の上に、膜厚が約５０ｎｍの酸化シリコンからなるキャパシタ上部絶縁膜２００を形成している点である。

キャパシタ上部絶縁膜２００には、それぞれ第２の電極１１６におけるキャパシタプラグ１０９Ａ側の端部及びキャパシタプラグ１０９Ａ上に形成された導電性水素バリア膜１１０の一部を露出する複数のキャパシタ上部絶縁膜開口部２０１が形成されている。ここで、第２の電極１１６及び導電性水素バリア膜１１０の各露出部は、１つのキャパシタ上部絶縁膜開口部２０１内に並存している。

キャパシタ上部絶縁膜開口部２０１を含むキャパシタ上部絶縁膜２００の上には、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる第１の配線２０２が、キャパシタ上部絶縁膜開口部２０１を塞ぐように選択的に形成されている。

第２の実施形態に係る半導体装置によると、第１の実施形態に係る半導体装置と同様に、各キャパシタプラグ１０９Ａを酸化させることなく、メモリセルの微細化を実現できる。

以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。ここでは、第１の実施形態に係る製造方法との相違点のみを説明する。

図９（ａ）〜図９（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法における一部の工程の断面構成を示している。但し、図９（ａ）に到るまでの工程は、第１の実施形態における図４（ａ）から図６（ａ）と同一である。

［プラグ−キャパシタ間配線形成］
次に、図９（ａ）に示すように、ＣＶＤ法により、酸化シリコンからなるキャパシタ下部絶縁膜１１１の上に、第２の電極１１６を含む全面にわたって膜厚が約１００ｎｍの酸化シリコンからなるキャパシタ上部絶縁膜２００を形成する。続いて、リソグラフィ法により、キャパシタ上部絶縁膜２００の上に、各第２の電極１１６におけるキャパシタプラグ１０９Ａ側の一端部及び各キャパシタプラグ１０９Ａの上方を共に含む領域にそれぞれ開口パターン２０３ａを持つレジストパターン２０３を形成する。

次に、ドライエッチング法により、レジストパターン２０３をマスクとしてキャパシタ上部絶縁膜２００をエッチングして、該キャパシタ上部絶縁膜２００に開口部２０１を形成する。ここでは、各開口部２０１から第２の電極１１６の端部とキャパシタ下部絶縁膜１１１が露出した状態でエッチングを停止し、その後、レジストパターン２０３を除去する。続いて、例えば温度が７００℃程度の酸素雰囲気で約１０分間の第１のアニール処理を施すことにより、容量絶縁膜１１５を構成するＳＢＴＮを結晶化する。続いて、キャパシタ上部絶縁膜２００及び第２の電極１１６をマスクとし、ドライエッチング法により、各開口部２０１から露出するキャパシタ下部絶縁膜１１１を除去することにより、図９（ｂ）に示すように、各開口部２０１から導電性水素バリア膜１１０の一部をそれぞれ露出させる。

次に、図９（ｃ）に示すように、例えばスパッタ法により、キャパシタ上部絶縁膜２００の上に各開口部２０１から露出する第２の電極１１６及び導電性水素バリア膜１１０を含む全面にわたって、膜厚が約５０ｎｍの窒化チタンアルミニウムを堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した窒化チタンアルミニウムをパターニングして、各第２の電極１１６とキャパシタプラグ１０９Ａ上の各導電性水素バリア膜１１０とを電気的に接続する第１の配線２０２を形成する。続いて、温度が４００℃程度の酸素雰囲気で約３０分間の第２のアニール処理を施すことにより、各容量絶縁膜１１５の保持電荷量及びリーク特性の劣化を回復する。

なお、第２の電極１１６とキャパシタプラグ１０９Ａとを電気的に接続する第１の配線２０２は、第２の電極１１６と導電性水素バリア膜１１０とが接続されればよく、第１の配線２０２を第２の電極１１６と接するように、キャパシタプラグ１０９Ａの上方にのみ形成してもよい。

第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態に係る半導体装置の製造方法と同様に、キャパシタプラグ１０９Ａを酸化することなく、メモリセルを微細化することができる。

また、容量絶縁膜１１５の結晶化を図る第１のアニール処理の後には、キャパシタ上部絶縁膜２００がその開口部２０１以外の領域で容量絶縁膜１１５を覆っており、また、開口部２０１を形成した後も、第１の配線２０２によって比較的に早い段階で開口部２０１を覆うことができるため、大気中の水分との反応による容量絶縁膜１１５の劣化を防止することができる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図１０は本発明の第３の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図１０において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１０に示すように、第３の実施形態に係る半導体装置は、第１の実施形態における円柱状の形状形成膜１１３を用いるキャパシタに代えて、キャパシタ形成絶縁膜３００中に形成された開口部（凹部）を用いて立体形状を有するキャパシタを形成している。

具体的には、キャパシタ下部絶縁膜１１１及びセルプレート電極１１２の上に膜厚が約５００ｎｍの酸化シリコンからなるキャパシタ形成絶縁膜３００が形成されている。キャパシタ形成絶縁膜３００には、各セルプレート電極１１２を露出する複数の開口部３０１が形成されており、各開口部３０１の壁面及び露出したセルプレート電極１１２上には膜厚が約５０ｎｍの酸化イリジウムからなる有底筒状の第１の電極３０２がそれぞれ形成されている。

キャパシタ形成絶縁膜３００及び各第１の電極３０２の上には、膜厚が約５０ｎｍのＳＢＴＮ（ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉)からなる容量絶縁膜３０３が形成されている。

容量絶縁膜３０３の上には、該容量絶縁膜３０３を覆うように膜厚が約５０ｎｍの酸化イリジウムからなる第２の電極３０４が形成されている。ここで、容量絶縁膜３０３及び第２の電極３０４は、それら上端面が第１の電極３０２の外側に位置する同一パターンにより形成されている。これにより、第１の電極３０２、容量絶縁膜３０３及び第２の電極３０４からなるキャパシタが構成される。

第２の電極３０４及びキャパシタ形成絶縁膜３００の上には、膜厚が約５０ｎｍの酸化シリコンからなるキャパシタ上部絶縁膜３０５が形成されている。キャパシタ上部絶縁膜３０５には、それぞれ第２の電極３０４におけるキャパシタプラグ１０９Ａ側の端部及びキャパシタプラグ１０９Ａ上に形成された導電性水素バリア膜１１０の一部を露出する複数のキャパシタ上部絶縁膜開口部３０６が形成されている。ここで、第２の電極３０４及び導電性水素バリア膜１１０の各露出部は、１つのキャパシタ上部絶縁膜開口部３０６内に並存している。

キャパシタ上部絶縁膜開口部３０６を含むキャパシタ上部絶縁膜３０５の上には、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる第１の配線３０７が、キャパシタ上部絶縁膜開口部３０６内にキャパシタ形成絶縁膜３００の壁面に沿って第２の電極３０４と導電性水素バリア膜１１０とを接続するように形成されている。

第３の実施形態に係る半導体装置によると、第１の実施形態と異なり、形状形成膜１１３を用いず且つ第１の電極３０２を有底筒状としていることから、平面積（投影面積）を小さくしながら第１の電極３０２と第２の電極３０４との対向面積を大きくできるので、半導体基板１００の主面の単位面積当たりで大きな電荷量を保持することができる。

なお、図１０において、第１の配線３０７は、開口部３０６の壁面及び底面上に沿うように形成しているが、開口部３０６を埋め込むように形成してもよい。

（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。

図１１本発明の第４の実施形態に係る半導体装置の部分的な断面構成を示している。ここで、図１１において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

第４の実施形態に係る半導体装置は、第１の実施形態の半導体装置における円柱状のキャパシタに代えて、平坦な形状を持ついわゆるプレーナ型キャパシタとしている。

具体的には、キャパシタ下部絶縁膜１１１の上における各キャパシタプラグ１０９Ａの近傍に、膜厚が約５０ｎｍの酸化イリジウムからなる複数の第１の電極４００が形成されている。ここで、各第１の電極４００は、断面方向に垂直な方向（図１１の前後方向）に互いに間隔をおいて延びており、セルプレート電極として機能する。

キャパシタ下部絶縁膜１１１上における各第１の電極４００の周辺部分には、第１の電極４００同士の間を埋めるように複数のキャパシタ層間膜４０１が形成されている。

各第１の電極４００の上には、周縁部がキャパシタ層間膜４０１の端部に跨るように、膜厚が約５０ｎｍのＳＢＴＮ（ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉)からなる容量絶縁膜４０２が形成されている。容量絶縁膜４０２上には、膜厚が約５０ｎｍの酸化イリジウムからなる第２の電極４０３が形成されている。容量絶縁膜４０２及び第２の電極４０３は、平面寸法が第１の電極４００の平面寸法よりも大きい同一パターンにより形成されている。これにより、第１の電極４００、容量絶縁膜４０２及び第２の電極４０３からなるキャパシタが構成される。

第２の電極４０３及びキャパシタ層間膜４０１の上には、膜厚が約５０ｎｍの酸化シリコンからなるキャパシタ上部絶縁膜４０４が形成されている。キャパシタ上部絶縁膜４０４には、それぞれ第２の電極４０３におけるキャパシタプラグ１０９Ａ側の端部及びキャパシタプラグ１０９Ａ上に形成された導電性水素バリア膜１１０の一部を露出する複数のキャパシタ上部絶縁膜開口部４０５が形成されている。ここで、第２の電極４０３及び導電性水素バリア膜１１０の各露出部は、１つのキャパシタ上部絶縁膜開口部４０５内に並存している。

キャパシタ上部絶縁膜開口部４０５を含むキャパシタ上部絶縁膜４０４の上には、膜厚が約５０ｎｍの窒化チタンアルミニウムからなる第１の配線４０６が、キャパシタ上部絶縁膜開口部４０５内に第２の電極４０３と導電性水素バリア膜１１０とを接続するように形成されている。

第４の実施形態に係る半導体装置によると、キャパシタをプレーナ形状としているため、他の実施形態と比べて１セル当たりの保持電荷量は小さい。しかしながら、他の実施形態と同様に、第２の電極４０３の平面寸法を第１の電極４０３の平面寸法よりも大きくしている。このため、容量絶縁膜４０２を第２の電極４０３と同一のパターンでパターニングしても、キャパシタの有効領域は第２の電極４０３よりも平面寸法が小さい第１の電極４００の面積で規制されるので、容量絶縁膜４０２は実質的にパターニングの影響を受けることがない。その上、第２の電極４０３とキャパシタプラグ１０９Ａとを電気的に接続する第１の配線４０６の形成を、容量絶縁膜４０２の形成及び結晶化のアニール処理の後で行なうため、キャパシタプラグ１０９Ａの酸化を防止できる。また、第２の電極４０３とキャパシタプラグ１０９Ａとを電気的に接続する第１の配線４０６は、他の絶縁膜を設けなくても、第１の電極４００と短絡するおそれがない。

第４の実施形態においては、セルプレート電極を設けることなく、第１の電極４００をそのままセルプレートとして使用できる。また、第１の電極４００、容量絶縁膜４０２及び第２の電極４０３の形成が、立体形状のキャパシタと比較して容易となる。

なお、第１の電極４００とは別に、第１の電極４００の下に、セルプレート電極を設ける構成としてもよい。

第１〜第４の各実施形態においては、絶縁性下部水素バリア膜１０８及び上部水素バリア膜１２０を設ける構成を説明したが、これら絶縁性下部水素バリア膜１０８及び上部水素バリア膜１２０は必ずしも設けなくてもよい。

また、上部水素バリア膜１２０に水素バリア接続溝１１９を形成し、該水素バリア接続溝１１９において上部水素バリア膜１２０が下部水素バリア膜１０８と接続する構成を説明したが、上部水素バリア膜１２０と下部水素バリア膜１０８との接続方法は他の構成であってもよい。

また、キャパシタの下方にビット線１０６を設ける構成を説明したが、これに限られず、ビット線１０６をキャパシタの上方に設けても構わない。

本発明に係る半導体装置及びその製造方法は、キャパシタの下方に位置するプラグの酸化を防止でき、また、キャパシタの有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けることがなくなって微細化が可能となるという効果を有し、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置及びその製造方法等に有用である。

本発明の第１の実施形態に係る半導体装置の要部を示し、図３のＩ−Ｉ線における構成断面図である。 図１の断面方向に対して垂直な方向の断面を示し、図３のII−II線における構成断面図である。 本発明の第１の実施形態に係る半導体装置を示す模式的な平面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第２の実施形態に係る半導体装置の要部を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第３の実施形態に係る半導体装置の要部を示す構成断面図である。 本発明の第４の実施形態に係る半導体装置の要部を示す構成断面図である。

符号の説明

１００ 半導体基板（半導体領域）
１０１ 素子分離領域
１０２Ａ ゲート絶縁膜
１０２Ｂ ゲート電極
１０２Ｃ サイドウォール絶縁膜
１０２Ｄ ゲート配線
１０３ 第１の拡散層
１０３Ａ 第２の拡散層
１０４ 第１の層間絶縁膜
１０５ ビット線プラグ
１０６ ビット線
１０７ 第２の層間絶縁膜
１０８ 絶縁性下部水素バリア膜
１０９Ａ キャパシタプラグ
１０９Ｂ 配線プラグ
１０９Ｃ 配線プラグ
１１０ 導電性水素バリア膜
１１１ キャパシタ下部絶縁膜
１１２ セルプレート電極
１１３ 形状形成膜
１１４ 第１の電極
１１５ 容量絶縁膜
１１６ 第２の電極
１１７ 第１の配線
１１８ 第３の層間絶縁膜
１１９ 水素バリア接続溝
１２０ 上部水素バリア膜
１２１ 第４の層間絶縁膜
１２２Ａ スタック線プラグ
１２２Ｂ スタック配線プラグ
１２３Ａ 第２の配線
１２３Ｂ 第２の配線
１２４ 容量絶縁膜開口部
２００ キャパシタ上部絶縁膜
２０１ キャパシタ上部絶縁膜開口部
２０２ 第１の配線
２０３ レジストパターン
２０３ａ 開口パターン
３００ キャパシタ形成絶縁膜
３０１ 開口部
３０２ 第１の電極
３０３ 容量絶縁膜
３０４ 第２の電極
３０５ キャパシタ上部絶縁膜
３０６ キャパシタ上部絶縁膜開口部
４００ 第１の電極
４０１ キャパシタ層間膜
４０２ 容量絶縁膜
４０３ 第２の電極
４０４ キャパシタ上部絶縁膜
４０５ キャパシタ上部絶縁膜開口部
４０６ 第１の配線

Claims (21)

1. 半導体領域上の第１の絶縁膜に形成され、前記半導体領域と接続された第１のプラグと、
   前記第１の絶縁膜の上に形成された第２の絶縁膜と、
   前記第２の絶縁膜の上に順次形成された第１の電極、容量絶縁膜及び第２の電極と、
   前記第２の電極の少なくとも側面上に形成され、前記第２の電極と前記第１のプラグとを電気的に接続する第１の配線とを備え、
   前記第２の電極の平面寸法は、前記第１の電極の平面寸法よりも大きいことを特徴とする半導体装置。
2. 前記第２の絶縁膜は、前記第１のプラグを露出する第１の開口部を有し、
   前記第１の配線は、前記第１の開口部を通して前記第１のプラグと接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記容量絶縁膜と前記第２の電極とは同一形状又は相似形状を有しており、
   前記第１の開口部の壁面と、前記容量絶縁膜の端面及び前記第２の電極の端面とは面一であることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のプラグの側面と、前記第１の電極の端面とは、互いに間隔をおいて形成されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１の電極の形状は柱状であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第１の電極は、筒状体であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
7. 前記第２の絶縁膜の上に形成され、前記第２の絶縁膜を露出する第２の開口部を有する第３の絶縁膜をさらに備え、
   前記第１の電極は、前記第２の開口部の壁面上に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
8. 前記第１の電極は、隣接する他の第１の電極と連続して形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記第２の絶縁膜の上に形成され、前記第１の電極と接続されたセルプレート電極をさらに備えていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記容量絶縁膜は第３の開口部を有し、
    前記第２の電極は、前記第３の開口部を介して前記第１の電極と接続されていることを特徴とする請求項１〜９のいずれか１項記載の半導体装置。
11. 前記第１のプラグは、該第１のプラグの上端部に導電性を有する第１の水素バリア膜が形成されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 前記第１の絶縁膜は、該第１の絶縁膜の上部に形成された絶縁性を有する第２の水素バリア膜を含むことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記第１のプラグは、その側面上に導電性を有する第３の水素バリア膜が形成されていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
14. 前記第１の絶縁膜を貫通する第２のプラグと、
    前記第２のプラグの上端部と接続された第３のプラグとをさらに備え、
    前記第２のプラグは、前記第３のプラグを介して、前記第２の電極の上方に形成された第２の配線と電気的に接続されていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
15. 前記容量絶縁膜は、一般式がＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ₂Ｏ₅により構成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
16. 半導体領域の上に第１の絶縁膜を形成した後、前記第１の絶縁膜に前記半導体領域と接続される第１のプラグを形成する工程（ａ）と、
    前記第１の絶縁膜及び前記第１のプラグの上に第２の絶縁膜を形成する工程（ｂ）と、
    前記第２の絶縁膜の上に第１の電極を形成する工程（ｃ）と、
    前記第１の電極の上に容量絶縁膜及び第２の電極を順次形成する工程（ｄ）と、
    前記第２の電極をマスクとして、前記第２の絶縁膜をエッチングすることにより、前記第１のプラグを露出する工程（ｅ）と、
    前記第２の電極と前記第１のプラグとを接続する第１の配線を形成する工程（ｆ）とを備え、
    前記工程（ｄ）において、前記第２の電極の平面寸法を前記第１の電極の平面寸法よりも大きくすることを特徴とする半導体装置の製造方法。
17. 前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、
    前記第２の電極の上に第３の絶縁膜を形成する工程（ｇ）と、
    前記第３の絶縁膜の上に、少なくとも前記第１のプラグの上方の領域に開口部を持つレジストパターンを形成する工程（ｈ）とをさらに備え、
    前記工程（ｅ）は、
    前記レジストパターンをマスクとして、前記第３の絶縁膜をエッチングすることにより、前記第２の電極及び前記第２の絶縁膜を露出する工程と、
    前記第３の絶縁膜及び前記第２の電極をマスクとして、前記第２の絶縁膜をエッチングする工程とを含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記工程（ｄ）よりも後で前記工程（ｅ）よりも前に、
    前記容量絶縁膜に対して酸素を含む雰囲気で第１の熱処理を行なうことにより、前記容量絶縁膜の結晶化を図る工程（ｉ）をさらに備えていることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記工程（ｆ）より後に、
    前記容量絶縁膜に対して、前記第１の熱処理の温度よりも低い温度で第２の熱処理を行なう工程（ｊ）をさらに備えていることを特徴とする請求項１８に記載の半導体装置の製造方法。
20. 前記工程（ａ）は、前記第１の絶縁膜に前記半導体領域の他の部分と接する第２のプラグを形成する工程を含み、
    前記工程（ｆ）より後に、
    前記第１の絶縁膜の上に、前記第２の電極及び前記第１の配線を覆う第４の絶縁膜を形成する工程（ｋ）と、
    前記第４の絶縁膜に前記第２のプラグと接続される第３のプラグを形成する工程（ｌ）と、
    前記第３のプラグの上に該第３のプラグと接続される第２の配線を形成する工程（ｍ）とをさらに備えていることを特徴とする請求項１６〜１９のいずれか１項に記載の半導体装置の製造方法。
21. 前記容量絶縁膜は、一般式がＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ₂Ｏ₅により構成されていることを特徴とする請求項１６〜２０に記載の半導体装置の製造方法。

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