JP4509992B2 - 半導体装置及びその製造方法 - Google Patents
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Description
以下、第1の従来例に係る強誘電体を用いた容量絶縁膜を有する半導体装置について図32を参照しながら説明する(例えば、特許文献1)。
次に、第2の従来例に係る強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置について図33を参照しながら説明する(例えば、特許文献2)。
本発明の第1の実施形態について図面を参照しながら説明する。
まず、図5(a)に示すように、リソグラフィ法及びドライエッチング法により、シリコンからなる例えばP型半導体基板10の上部に深さが約300nmの溝部を形成する。続いて、CVD法により、P型半導体基板10上に酸化シリコンを堆積し、化学機械的研磨(CMP)法により堆積した酸化シリコンに対して平坦化を行なって溝部にシリコン酸化膜を埋め込むことにより、素子分離領域11を選択的に形成する。その後、例えば熱酸化法により、P型半導体基板10の主面上に膜厚が約10nmのゲート絶縁膜を形成し、続いて、低圧CVD法により、膜厚が約200nmのポリシリコンを堆積し、堆積したポリシリコンに対してリソグラフィ法及びドライエッチング法によりパターニングを行なって、ポリシリコンからなる複数のゲート電極13を形成する。続いて、図示はしていないが、CVD法により、P型半導体基板10の上にゲート電極13を覆うように膜厚が約50nmの酸化シリコンを堆積し、エッチバックを行なってサイドウォール絶縁膜を形成する。続いて、P型半導体基板10に対してゲート電極13及びサイドウォールをマスクとして、例えば高濃度のヒ素イオンを注入することにより、N型ドレイン拡散層14A及びN型ソース拡散層14Bを形成してMOSトランジスタを得る。このとき、P型半導体基板10におけるMOSトランジスタ形成領域を除く活性領域に配線用拡散層14Cを選択的に形成する。
次に、図5(b)に示すように、CVD法により、P型半導体基板10の上にゲート電極13を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してゲート電極13の上側部分の膜厚が約200nmとなるように平坦化して、酸化シリコンからなる第1の層間絶縁膜15を形成する。続いて、リソグラフィ法及びドライエッチング法により、第1の層間絶縁膜15におけるN型ドレイン拡散層14Aの上側部分に該N型ドレイン拡散層14Aを露出するコンタクトホールを形成する。その後、CVD法により、第1の層間絶縁膜15の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第1の層間絶縁膜15上に残る部分を除去することにより、該第1の層間絶縁膜15にMOSトランジスタのN型ドレイン拡散層14Aと接続する第1コンタクトプラグ16を形成する。続いて、スパッタ法により、第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンを順次堆積し、その後、リソグラフィ法及びドライエッチング法により、堆積した金属積層膜をパターニングして、該金属積層膜から、第1コンタクトプラグ16と接続されるビット線17を形成する。
次に、図5(c)に示すように、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、CVD法により、第2の層間絶縁膜18の上に、膜厚が約100nmの窒化シリコンからなる絶縁性下部水素バリア膜19を堆積する。その後、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、ソース拡散層14B及び配線用拡散層14Cをそれぞれ露出するコンタクトホールを形成する。続いて、CVD法により、絶縁性下部水素バリア膜19の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における絶縁性下部水素バリア膜19の上に残る部分を除去することにより、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cとそれぞれ接続する第2コンタクトプラグ20を、絶縁性下部水素バリア膜19、第2の層間絶縁膜18及び第1の層間絶縁膜15を通して形成する。
次に、図6(b)に示すように、CVD法により、絶縁性下部水素バリア膜19の上に酸素バリア膜22を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して酸素バリア膜22の上側部分の膜厚が約500nmとなるように平坦化して、酸化シリコンからなる第3の層間絶縁膜23を形成する。ここでも、第3の層間絶縁膜23には、BPSG、HDP−NSG又はO3-NSG等の酸化シリコンを用いると良い。また、キャパシタのサイズを決定する第3の層間絶縁膜23の平坦後の膜厚は、100nm〜1000nm程度であれば良い。ここで、第3の層間絶縁膜23の平坦後の膜厚が厚くなる程、キャパシタの有効面積が増えるためキャパシタの容量が増加する。逆に、平坦後の膜厚が薄くなる程、キャパシタに対する加工は容易になる。
を用いることができる。また、高誘電体材料である五酸化タンタル(Ta2O5)を用いることができる。ここで、容量絶縁膜25の膜厚は50nm〜200nm程度が好ましい。
次に、図7に示すように、CVD法により、第3の層間絶縁膜23の上に、キャパシタ27の上部電極26を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して第3の層間絶縁膜23の平坦部上に位置する上部電極26の上側部分の膜厚が約300nmとなるように平坦化して、酸化シリコンからなる第4の層間絶縁膜28を形成する。続いて、リソグラフィ法及びドライエッチング法により、第4の層間絶縁膜28及び第3の層間絶縁膜23におけるセルブロックを覆う領域をマスクしてその外側部分を除去することにより、絶縁性下部水素バリア膜19を露出する。ここで、第4の層間絶縁膜28及び第3の層間絶縁膜23の平面視におけるキャパシタ列の外側部分を、断面視において上方に広がるテーパー状となるように除去する。続いて、スパッタ法により、第4の層間絶縁膜28の上面及び端面、第3の層間絶縁膜23の端面並びに絶縁性下部水素バリア膜19の露出面上に、膜厚が約50nmの酸化チタンアルミニウムからなる上部水素バリア膜29を堆積する。これにより、上部水素バリア膜29は、セルブロックの外側において絶縁性下部水素バリア膜19と接続する。その後、上部水素バリア膜29における接続部29aの幅を約500nmだけ残すように、上部水素バリア膜29及び絶縁性下部水素バリア膜19におけるセルブロックの外側部分をドライエッチングにより除去する。
次に、図9に示すように、第5の層間絶縁膜30におけるセルブロックの外側に、ビット線17を露出するコンタクトホールを選択的に形成する。続いて、CVD法により、第5の層間絶縁膜30の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第5の層間絶縁膜30の上に残る部分を除去することにより、該第5の層間絶縁膜30にビット線17と接続される第3コンタクトプラグ31を形成する。続いて、スパッタ法により、第5の層間絶縁膜30の上に第3コンタクトプラグ31と接続されるように、膜厚が約10nmのチタン、膜厚が約50nmの窒化チタン、膜厚が約500nmのアルムミニウム及び膜厚が約50nmの窒化チタンを順次堆積し、その後、堆積した積層膜に対してドライエッチング法によりパターニングを行なって、積層膜から配線32を形成する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
図12(a)に示すように、第1の実施形態と同様に、酸化シリコンからなる第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンからなる積層構造を持つビット線17を選択的に形成する。続いて、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、各拡散層14B、14Cをそれぞれ露出するコンタクトホールを形成する。その後、CVD法により、第2の層間絶縁膜18の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第2の層間絶縁膜18の上に残る部分を除去することにより、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cとそれぞれ接続する第2コンタクトプラグ20を、第2の層間絶縁膜18及び第1の層間絶縁膜15を通して形成する。
以下、本発明の第3の実施形態について図面を参照しながら説明する。
図15(a)に示すように、第1の実施形態と同様に、酸化シリコンからなる第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンからなる積層構造を持つビット線17を選択的に形成する。続いて、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、CVD法により、第2の層間絶縁膜18の上に、膜厚が例えば約100nmの窒化シリコンからなる絶縁性下部水素バリア膜19を堆積し、その後、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、各拡散層14B、14Cをそれぞれ露出するコンタクトホール19aを形成する。
以下、本発明の第4の実施形態について図面を参照しながら説明する。
図18に示すように、CVD法により、第3の層間絶縁膜23の上に、キャパシタ27の上部電極26を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して第3の層間絶縁膜23の平坦部上に位置する上部電極26の上側部分の膜厚が約300nmとなるように平坦化して、酸化シリコンからなる第4の層間絶縁膜28を形成する。続いて、リソグラフィ法及びドライエッチング法により、第4の層間絶縁膜28及び第3の層間絶縁膜23に、セルブロックを囲むと共に絶縁性下部水素バリア膜19を露出する溝部28aを形成する。ここで、該溝部28aの壁面上及び底面上には、次工程で上部水素バリア膜29を形成するため、その壁面上及び底部の隅部における上部水素バリア膜29のカバレッジが向上するように、溝部28aの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
以下、本発明の第5の実施形態について図面を参照しながら説明する。
図22に示すように、リソグラフィ法及びドライエッチング法により、第3の層間絶縁膜23に対してセルブロックを囲み且つ絶縁性下部水素バリア膜19を露出する溝部23bを形成する。ここで、溝部23bの壁面上及び底面上には、次工程で側壁水素バリア膜49を形成するため、その壁面上及び底部の隅部における側壁水素バリア膜49のカバレッジが向上するように、溝部23bの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
以下、本発明の第6の実施形態について図面を参照しながら説明する。
以下、本発明の第7の実施形態について図面を参照しながら説明する。
以下、本発明の第8の実施形態について図面を参照しながら説明する。
以下、本発明の第9の実施形態について図面を参照しながら説明する。
以下、本発明の第10の実施形態について図面を参照しながら説明する。
以下、本発明の第11の実施形態について図面を参照しながら説明する。
以下、本発明の第12の実施形態について図面を参照しながら説明する。
11 素子分離領域
12 ゲート絶縁膜
13 ゲート電極
14A ドレイン拡散層
14B ソース拡散層
14C 配線用拡散層
15 第1の層間絶縁膜
16 第1コンタクトプラグ
17 ビット線
18 第2の層間絶縁膜
19 絶縁性下部水素バリア膜
19a コンタクトホール
20 第2コンタクトプラグ
21 導電性下部水素バリア膜
22 酸素バリア膜
23 第3の層間絶縁膜
23a コンタクトホール
23b 溝部
24 下部電極
25 容量絶縁膜
25a 開口部
26 上部電極
27 キャパシタ
27A 導通用ダミーキャパシタ
27B 非作動ダミーキャパシタ
28 第4の層間絶縁膜
28a 溝部(第1の溝部)
28b 第2の溝部
29 上部水素バリア膜
29a (第2の)接続部
30 第5の層間絶縁膜
31 第3コンタクトプラグ
31a 下部コンタクトプラグ
31b 上部コンタクトプラグ
32 配線
39 絶縁性下部水素バリア膜
40 第2コンタクトプラグ
40a 導電性下部水素バリア膜
40b コンタクトプラグ本体
42 酸素バリア膜
49 側壁水素バリア膜
49a 第1の接続部
50 セルプレート
51 第6の層間絶縁膜
60 セルブロック
Claims (17)
- 半導体基板に形成されたセル選択トランジスタと、
前記セル選択トランジスタを覆うように前記半導体基板の上に設けられた下層絶縁膜と、
前記半導体基板の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタとを備え、
前記キャパシタは、前記下層絶縁膜に形成された凹部内に、断面凹状を有する立体形状に設けられており、
前記キャパシタは、複数個が前記上部電極を共有するように列状に設けられており、
前記複数のキャパシタのうちの1つは、前記上部電極と前記下部電極とが互いに接することにより電気的に接続されたダミーキャパシタを形成しており、
前記ダミーキャパシタは、該ダミーキャパシタと隣り合う他のキャパシタとの間における前記下層絶縁膜の上面の上において、前記上部電極と前記下部電極とが互いに接続していることを特徴とする半導体装置。 - 前記セル選択トランジスタの上方に形成された下部水素バリア膜と、
前記キャパシタを覆い、且つ前記キャパシタの周縁部において前記下部水素バリア膜を露出するように形成された第1の絶縁膜と、
前記第1の絶縁膜上及び前記露出した下部水素バリア膜上に形成された上部水素バリア膜とをさらに備え、
前記第1の絶縁膜における前記キャパシタの側方部分を覆う側面と前記下部水素バリア膜の上面とが接する部分において、前記キャパシタの側方部分を覆う側面と前記下部水素バリア膜の露出した上面とがなす角度は鈍角であることを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板上であって、前記下部水素バリア膜の下方に、前記セル選択トランジスタと電気的に接続するように形成されたビット線をさらに備えていることを特徴とする請求項2に記載の半導体装置。
- 前記ビット線は、前記下部水素バリア膜の下側に該下部水素バリア膜と接するように設けられていることを特徴とする請求項3に記載の半導体装置。
- 前記ビット線は、前記下部水素バリア膜及び前記上部水素バリア膜の外側で他の配線と接続されていることを特徴とする請求項3に記載の半導体装置。
- 前記第1の絶縁膜の上に前記上部水素バリア膜を覆うように形成された第2 の絶縁膜と、
前記第2の絶縁膜の上に形成された第3の絶縁膜と、
前記第2の絶縁膜における前記キャパシタを覆う前記下部水素バリア膜及び前記上部水素バリア膜の外側に、前記第2の絶縁膜を貫通するように形成された下部コンタクトプラグと、
前記第3の絶縁膜を貫通し、前記下部コンタクトプラグと電気的に接続するように形成された上部コンタクトプラグとをさらに備え、
前記ビット線は前記上部コンタクトプラグと前記下部コンタクトプラグを介して配線と接続されていることを特徴とする請求項3に記載の半導体装置。 - 前記配線は前記上部水素バリア膜の上に直接に形成されていることを特徴とする請求項5又は6に記載の半導体装置。
- 前記複数のキャパシタは、前記上部水素バリア膜及び前記下部水素バリア膜により複数単位で覆われていることを特徴とする請求項2に記載の半導体装置。
- 前記キャパシタにおける上部電極と前記上部水素バリア膜とは互いに接していることを特徴とする請求項2に記載の半導体装置。
- 前記キャパシタの下側で前記下部水素バリア膜の上側には、水素の拡散を防ぐ導電性下部水素バリア膜が設けられていることを特徴とする請求項2に記載の半導体装置。
- 前記容量絶縁膜は、一般式SrBi2(TaxNb1−x)2O9、Pb(ZrxTi1−x)O3、(BaxSr1−x)TiO3、(BixLa1−x)4Ti3O12(但し、いずれもxは0≦x≦1である。)又はTa2O5により構成されていることを特徴とする請求項1に記載の半導体装置。
- 半導体基板にセル選択トランジスタを形成する工程(a)と、
前記セル選択トランジスタを覆うように前記半導体基板の上に下層絶縁膜を設ける工程(b)と、
前記半導体基板の上に、下部電極と容量絶縁膜と上部電極とからなる複数のキャパシタを形成する工程(c)とを備え、
前記複数のキャパシタのうちの1つは、前記上部電極と前記下部電極とが電気的に接続されたダミーキャパシタである半導体装置の製造方法であって、
前記工程(c)は、
前記下層絶縁膜に形成した凹部内に、下部電極形成膜を堆積した後、堆積した前記下部電極形成膜をパターニングすることにより、複数の前記下部電極を形成する工程(c1)と、
前記複数の下部電極の上に前記容量絶縁膜を形成する工程(c2)と、
形成された前記容量絶縁膜に対して、任意の隣り合う前記下部電極間における下部電極形成膜の一部を露出する開口部を形成する工程(c3)と、
前記容量絶縁膜の上に前記開口部を含むように前記上部電極を形成する工程(c4)とを含むことにより、前記下層絶縁膜に形成した凹部内に断面凹状を有する前記下部電極、前記容量絶縁膜及び前記上部電極を形成し、
前記ダミーキャパシタにおける前記上部電極と前記下部電極との電気的接続は、前記工程(c3)において、前記ダミーキャパシタと隣り合う他のキャパシタと前記ダミーキャパシタとの間の前記下層絶縁膜の上面の上に形成された前記開口部を介して行われることを特徴とする半導体装置の製造方法。 - 前記工程(b)の前に、前記セル選択トランジスタの上方に下部水素バリア膜を形成する工程(d)と、
前記工程(c)よりも後に、
前記キャパシタを覆い、且つ前記キャパシタの周縁部において前記下部水素バリア膜を露出する第1の絶縁膜を形成する工程(e)と、
前記第1の絶縁膜上及び前記露出した下部水素バリア膜上に上部水素バリア膜を形成する工程(f)とをさらに備えていることを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記工程(d)の前に、前記半導体基板の上方に、前記セル選択トランジスタと電気的に接続するビット線を形成する工程をさらに備えていることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記工程(d)において、前記ビット線の上面に接するように前記下部水素バリア膜を形成することを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記工程(f)よりも後に、
前記下部水素バリア膜及び前記上部水素バリア膜の外側に、前記ビット線と電気的に接続する配線を形成する工程(g)をさらに備えていることを特徴とする請求項13に記載の半導体装置の製造方法。 - 前記工程(g)は、
前記上部水素バリア膜を覆う第2の絶縁膜を形成する工程と、
前記第2の絶縁膜中であって、前記下部水素バリア膜及び前記上部水素バリア膜の外側に、前記ビット線と接続するコンタクトプラグを形成する工程と、
前記第2の絶縁膜の上に、前記コンタクトプラグと接続する配線を形成する工程とを含むことを特徴とする請求項16に記載の半導体装置の製造方法。
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