JP2002203951A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 上部電極を露出させることによる容量絶縁膜
の特性の劣化を回避するための半導体記憶装置及びその
製造方法を提供する。 【解決手段】 半導体記憶装置であるＤＲＡＭのメモリ
セルにおいて、第１層間絶縁膜１８の上には、ビット線
プラグ２０ｂに接続されるビット線２１ａと、局所配線
２１ｂとが設けられている。そして、ハードマスク３
７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３
４の側面に亘って、ＴｉＡｌＮからなる導体サイドウォ
ール４０が設けられている。上部電極３５ａを構成する
Ｐｔ膜３５の上にコンタクトが設けられておらず、導体
サイドウォール４０，ダミー下部電極３３ｂ，ダミーセ
ルプラグ３０及び局所配線２１ｂによって上部電極３５
ａが上層配線（Ｃｕ配線４２）に接続されている。Ｐｔ
膜３５が還元性雰囲気にさらされないので、容量絶縁膜
３４ａの特性劣化を防止することができる。
の特性の劣化を回避するための半導体記憶装置及びその
製造方法を提供する。 【解決手段】 半導体記憶装置であるＤＲＡＭのメモリ
セルにおいて、第１層間絶縁膜１８の上には、ビット線
プラグ２０ｂに接続されるビット線２１ａと、局所配線
２１ｂとが設けられている。そして、ハードマスク３
７，上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３
４の側面に亘って、ＴｉＡｌＮからなる導体サイドウォ
ール４０が設けられている。上部電極３５ａを構成する
Ｐｔ膜３５の上にコンタクトが設けられておらず、導体
サイドウォール４０，ダミー下部電極３３ｂ，ダミーセ
ルプラグ３０及び局所配線２１ｂによって上部電極３５
ａが上層配線（Ｃｕ配線４２）に接続されている。Ｐｔ
膜３５が還元性雰囲気にさらされないので、容量絶縁膜
３４ａの特性劣化を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、高誘電体膜や強誘電体膜
を用いるもののメモリセル構造に関するものである。
びその製造方法に関し、特に、高誘電体膜や強誘電体膜
を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】近年、大容量のメモリ容量と高速のデー
タ転送速度を要求されるマルチメディア機器向けに、高
性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プ
ロセスが実用化されている。
タ転送速度を要求されるマルチメディア機器向けに、高
性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プ
ロセスが実用化されている。
【０００３】しかしながら、従来のＤＲＡＭプロセス
は、記憶容量部となるキャパシタの容量絶縁膜の形成に
高温の熱処理を必要とするために、高性能ロジック回路
におけるトランジスタの不純物拡散層の不純物濃度プロ
ファイルを悪化させるなどの不具合がある。また、ＤＲ
ＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいて
も、メモリセルトランジスタの微細化を図る上では、で
きるだけ高温の熱処理は回避することが好ましい。
は、記憶容量部となるキャパシタの容量絶縁膜の形成に
高温の熱処理を必要とするために、高性能ロジック回路
におけるトランジスタの不純物拡散層の不純物濃度プロ
ファイルを悪化させるなどの不具合がある。また、ＤＲ
ＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいて
も、メモリセルトランジスタの微細化を図る上では、で
きるだけ高温の熱処理は回避することが好ましい。
【０００４】そこで、記憶容量部の容量誘電体膜とし
て、低温での形成が可能でメモリセルサイズの微細化が
可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Me
tal ）キャパシタの開発が必須となっている。この高誘
電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）
などのペロブスカイト構造を有する誘電体膜がある。一
方、このＭＩＭキャパシタのメタル電極を構成する材料
としては耐酸化性の強いＰｔが一般的には有望視されて
いる。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ
2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などの
ペロブスカイト構造を有する誘電体膜がよく用いられ
る。
て、低温での形成が可能でメモリセルサイズの微細化が
可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Me
tal ）キャパシタの開発が必須となっている。この高誘
電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）
などのペロブスカイト構造を有する誘電体膜がある。一
方、このＭＩＭキャパシタのメタル電極を構成する材料
としては耐酸化性の強いＰｔが一般的には有望視されて
いる。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ
2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などの
ペロブスカイト構造を有する誘電体膜がよく用いられ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
記憶容量部となるＭＩＭキャパシタにおいては、以下の
ような不具合があった。
記憶容量部となるＭＩＭキャパシタにおいては、以下の
ような不具合があった。
【０００６】まず、容量絶縁膜の上に設けられているＰ
ｔ電極（上部電極）に直接なコンタクト孔を形成する
と、コンタクトプラグを形成する時の還元雰囲気等がキ
ャパシタの特性に悪影響を及ぼすおそれがある。一般
に、誘電体膜は酸化物であることが多いので、還元雰囲
気によって誘電体膜中の酸素欠損を生じることなどがあ
るからである。特に、容量絶縁膜が高誘電体膜や強誘電
体膜である場合には、酸素欠損を生じるおそれが強い。
特に、ペロブスカイト構造を有する誘電体膜において
は、酸素欠損による特性の劣化が顕著に現れる。
ｔ電極（上部電極）に直接なコンタクト孔を形成する
と、コンタクトプラグを形成する時の還元雰囲気等がキ
ャパシタの特性に悪影響を及ぼすおそれがある。一般
に、誘電体膜は酸化物であることが多いので、還元雰囲
気によって誘電体膜中の酸素欠損を生じることなどがあ
るからである。特に、容量絶縁膜が高誘電体膜や強誘電
体膜である場合には、酸素欠損を生じるおそれが強い。
特に、ペロブスカイト構造を有する誘電体膜において
は、酸素欠損による特性の劣化が顕著に現れる。
【０００７】また、従来Ｐｔ電極を使用していなかった
ＤＲＡＭなどのデバイスにおいては、新規材料であるＰ
ｔ電極へのコンタクト形成などの工程では既存の設備と
の共用化が難しく、専用設備での運用が必要となってく
る。例えば層間絶縁膜にＰｔ電極に到達するコンタクト
孔を開口した時など、Ｐｔ電極が露出したときにはＰｔ
がスパッタリングされるので、チャンバの壁面やチャン
バ内の部材などにＰｔが付着している。このチャンバを
そのまま使用すると、トランジスタの活性領域などにＰ
ｔが侵入して、トランジスタ動作に悪影響を及ぼすおそ
れがあるからである。
ＤＲＡＭなどのデバイスにおいては、新規材料であるＰ
ｔ電極へのコンタクト形成などの工程では既存の設備と
の共用化が難しく、専用設備での運用が必要となってく
る。例えば層間絶縁膜にＰｔ電極に到達するコンタクト
孔を開口した時など、Ｐｔ電極が露出したときにはＰｔ
がスパッタリングされるので、チャンバの壁面やチャン
バ内の部材などにＰｔが付着している。このチャンバを
そのまま使用すると、トランジスタの活性領域などにＰ
ｔが侵入して、トランジスタ動作に悪影響を及ぼすおそ
れがあるからである。
【０００８】本発明の目的は、容量絶縁膜上のＰｔなど
からなる上部電極に直接ではなく間接的に接続される配
線層を設ける手段を講ずることにより、ＭＩＭキャパシ
タの特性のよい半導体記憶装置及びその製造方法を提供
することにある。
からなる上部電極に直接ではなく間接的に接続される配
線層を設ける手段を講ずることにより、ＭＩＭキャパシ
タの特性のよい半導体記憶装置及びその製造方法を提供
することにある。
【０００９】また、本発明は、専用設備を不要として製
造コストを低減できる半導体記憶装置及びその製造方法
を提供することをも目的としている。
造コストを低減できる半導体記憶装置及びその製造方法
を提供することをも目的としている。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上の絶縁層の上に設けられ、下部電極，
上部電極及び下部電極と上部電極との間に介在する容量
絶縁膜から構成される記憶容量部と、上記記憶容量部の
上部電極，容量絶縁膜にそれぞれ連続して設けられた容
量絶縁膜延長部及び上部電極延長部と、上記上部電極延
長部及び上記容量絶縁膜延長部の下方に位置する部分を
含むように設けられたダミー導体部材と、上記上部電極
延長部及び容量絶縁膜延長部の側面に亘って設けられ、
上記ダミー導体部材に接続される導体サイドウォール
と、上記ダミー導体部材に電気的に接続される上層配線
とを備えている。
は、半導体基板上の絶縁層の上に設けられ、下部電極，
上部電極及び下部電極と上部電極との間に介在する容量
絶縁膜から構成される記憶容量部と、上記記憶容量部の
上部電極，容量絶縁膜にそれぞれ連続して設けられた容
量絶縁膜延長部及び上部電極延長部と、上記上部電極延
長部及び上記容量絶縁膜延長部の下方に位置する部分を
含むように設けられたダミー導体部材と、上記上部電極
延長部及び容量絶縁膜延長部の側面に亘って設けられ、
上記ダミー導体部材に接続される導体サイドウォール
と、上記ダミー導体部材に電気的に接続される上層配線
とを備えている。
【００１１】これにより、上層配線を上部電極に直接接
続させる必要はなくなるので、上部電極をＰｔ膜などに
よって構成したときにも、容量絶縁膜が還元性雰囲気に
さらされることに起因する容量絶縁膜の特性の劣化を防
止することができる。
続させる必要はなくなるので、上部電極をＰｔ膜などに
よって構成したときにも、容量絶縁膜が還元性雰囲気に
さらされることに起因する容量絶縁膜の特性の劣化を防
止することができる。
【００１２】上記導体サイドウォールが、上記上部電極
延長部及び容量絶縁膜延長部の側面を全周に亘って覆っ
ていることにより、容量絶縁膜への還元性雰囲気の侵入
を確実に抑制することができる。
延長部及び容量絶縁膜延長部の側面を全周に亘って覆っ
ていることにより、容量絶縁膜への還元性雰囲気の侵入
を確実に抑制することができる。
【００１３】上記ダミー導体部材は、上記下部電極と同
じ導体膜から形成されたダミー下部電極であり、上記導
体サイドウォールは、上記上部電極延長部と上記ダミー
下部電極とを互いに接続していることが好ましい。
じ導体膜から形成されたダミー下部電極であり、上記導
体サイドウォールは、上記上部電極延長部と上記ダミー
下部電極とを互いに接続していることが好ましい。
【００１４】上記絶縁層を挟んで上記記憶容量部の下方
に形成されたビット線と、上記ビット線と同じ導体膜か
ら形成された局所配線と、上記絶縁層を貫通してダミー
下部電極と上記局所配線とを接続する導体プラグとをさ
らに備えることにより、ビット線用の導体膜を利用し
て、ビット線下置き型のメモリに適した構造が得られ
る。
に形成されたビット線と、上記ビット線と同じ導体膜か
ら形成された局所配線と、上記絶縁層を貫通してダミー
下部電極と上記局所配線とを接続する導体プラグとをさ
らに備えることにより、ビット線用の導体膜を利用し
て、ビット線下置き型のメモリに適した構造が得られ
る。
【００１５】上記絶縁層の下方において半導体基板上に
設けられた素子分離用絶縁膜と、上記半導体基板の上記
素子分離用絶縁膜によって囲まれる領域に設けられ、ゲ
ート電極と上記半導体基板内で上記ゲート電極の両側に
設けられた不純物拡散層とを有するメモリセルトランジ
スタと、上記素子分離用絶縁膜の上に設けられ、上記ゲ
ート電極と同じ導体膜から形成された局所配線と、上記
層間絶縁膜を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えることにより、ゲート電極用の導体
膜（ポリシリコン膜など）を利用して、ビット線下置き
型のメモリとビット線上置き型のメモリとの双方に適用
しうる構造が得られる。
設けられた素子分離用絶縁膜と、上記半導体基板の上記
素子分離用絶縁膜によって囲まれる領域に設けられ、ゲ
ート電極と上記半導体基板内で上記ゲート電極の両側に
設けられた不純物拡散層とを有するメモリセルトランジ
スタと、上記素子分離用絶縁膜の上に設けられ、上記ゲ
ート電極と同じ導体膜から形成された局所配線と、上記
層間絶縁膜を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えることにより、ゲート電極用の導体
膜（ポリシリコン膜など）を利用して、ビット線下置き
型のメモリとビット線上置き型のメモリとの双方に適用
しうる構造が得られる。
【００１６】上記半導体基板に設けられ、ゲート電極と
上記半導体基板内で上記ゲート電極の両側に設けられた
不純物拡散層とを有するメモリセルトランジスタと、上
記半導体基板の上記不純物拡散層とは離間して設けられ
たもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えることにより、ソース・ドレイン領
域を形成するためのプロセスを利用して、ビット線下置
き型のメモリとビット線上置き型のメモリとの双方に適
用しうる構造が得られる。
上記半導体基板内で上記ゲート電極の両側に設けられた
不純物拡散層とを有するメモリセルトランジスタと、上
記半導体基板の上記不純物拡散層とは離間して設けられ
たもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えることにより、ソース・ドレイン領
域を形成するためのプロセスを利用して、ビット線下置
き型のメモリとビット線上置き型のメモリとの双方に適
用しうる構造が得られる。
【００１７】上記ダミー導体部材は、上記絶縁層に設け
られたトレンチを埋める導体膜からなる局所配線である
ことによっても、ビット線下置き型のメモリとビット線
上置き型のメモリとの双方に適用しうる構造が得られ
る。
られたトレンチを埋める導体膜からなる局所配線である
ことによっても、ビット線下置き型のメモリとビット線
上置き型のメモリとの双方に適用しうる構造が得られ
る。
【００１８】上記ダミー導体部材は、上記下部電極と同
じ導体膜から形成されたダミー下部電極であり、上記導
体サイドウォールは、上記上部電極延長部と上記ダミー
下部電極とに接触しており、上記上層配線は上記ダミー
下部電極に接触していることにより、比較的簡素な構造
で、ビット線下置き型のメモリとビット線上置き型のメ
モリとの双方に適用しうる構造が得られる。
じ導体膜から形成されたダミー下部電極であり、上記導
体サイドウォールは、上記上部電極延長部と上記ダミー
下部電極とに接触しており、上記上層配線は上記ダミー
下部電極に接触していることにより、比較的簡素な構造
で、ビット線下置き型のメモリとビット線上置き型のメ
モリとの双方に適用しうる構造が得られる。
【００１９】上記記憶容量部は、筒状の下部電極，容量
絶縁膜及び上部電極を有していることにより、比較的高
密度にメモリセルを配置した半導体記憶装置が得られ
る。
絶縁膜及び上部電極を有していることにより、比較的高
密度にメモリセルを配置した半導体記憶装置が得られ
る。
【００２０】本発明の半導体記憶装置の製造方法は、下
部電極，上部電極及び下部電極と上部電極との間に介在
する容量絶縁膜から構成される記憶容量部と、上記記憶
容量部の上部電極に電気的に接続される上層配線とを備
えている半導体記憶装置の製造方法であって、半導体基
板上の絶縁層の上に第１の導体膜を形成した後、第１の
導体膜をパターニングして、互いに離れた位置に下部電
極とダミー下部電極とを形成する工程（ａ）と、上記下
部電極及び上記ダミー下部電極を覆う誘電体膜を形成す
る工程（ｂ）と、上記誘電体膜を覆う第２の導体膜を形
成する工程（ｃ）と、上記第２の導体膜の上に、上記下
部電極の全体及び上記ダミー下部電極の一部を覆うエッ
チングマスクを形成する工程（ｄ）と、上記第２の導体
膜，上記誘電体膜及び上記ダミー用膜をパターニングし
て、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延
長部を形成し、上記第２の導体膜から上記上部電極及び
上部電極延長部を形成し、上記ダミー用膜からダミー下
部電極を形成する工程（ｅ）と、上記工程（ｅ）の後
に、基板上に第３の導体膜を堆積した後、異方性エッチ
ングにより第３の導体膜をエッチバックして、上記第２
の導体膜，上記誘電体膜及びダミー下部電極の側端面の
うち露出している領域を覆う導体サイドウォールを形成
する工程（ｆ）とを含んでいる。
部電極，上部電極及び下部電極と上部電極との間に介在
する容量絶縁膜から構成される記憶容量部と、上記記憶
容量部の上部電極に電気的に接続される上層配線とを備
えている半導体記憶装置の製造方法であって、半導体基
板上の絶縁層の上に第１の導体膜を形成した後、第１の
導体膜をパターニングして、互いに離れた位置に下部電
極とダミー下部電極とを形成する工程（ａ）と、上記下
部電極及び上記ダミー下部電極を覆う誘電体膜を形成す
る工程（ｂ）と、上記誘電体膜を覆う第２の導体膜を形
成する工程（ｃ）と、上記第２の導体膜の上に、上記下
部電極の全体及び上記ダミー下部電極の一部を覆うエッ
チングマスクを形成する工程（ｄ）と、上記第２の導体
膜，上記誘電体膜及び上記ダミー用膜をパターニングし
て、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延
長部を形成し、上記第２の導体膜から上記上部電極及び
上部電極延長部を形成し、上記ダミー用膜からダミー下
部電極を形成する工程（ｅ）と、上記工程（ｅ）の後
に、基板上に第３の導体膜を堆積した後、異方性エッチ
ングにより第３の導体膜をエッチバックして、上記第２
の導体膜，上記誘電体膜及びダミー下部電極の側端面の
うち露出している領域を覆う導体サイドウォールを形成
する工程（ｆ）とを含んでいる。
【００２１】この方法により、工程（ａ）において、ダ
ミー下部電極が記憶容量部の下部電極と同時に形成さ
れ、その後、工程（ｆ）において、導体サイドウォール
により下部電極とダミー下部電極とが互いに接続される
構造となる。しかも、工程（ａ）から（ｆ）までの間に
おいて、従来のプロセスよりもフォトリソグラフィー工
程を増大する必要はない。よって、簡素な工程で、容量
絶縁膜の特性の劣化を回避することができる。
ミー下部電極が記憶容量部の下部電極と同時に形成さ
れ、その後、工程（ｆ）において、導体サイドウォール
により下部電極とダミー下部電極とが互いに接続される
構造となる。しかも、工程（ａ）から（ｆ）までの間に
おいて、従来のプロセスよりもフォトリソグラフィー工
程を増大する必要はない。よって、簡素な工程で、容量
絶縁膜の特性の劣化を回避することができる。
【００２２】上記工程（ｄ）では、上記エッチングマス
クとしてハードマスクを形成することにより、工程
（ｅ）におけるパターニング精度の向上を図ることがで
きる。
クとしてハードマスクを形成することにより、工程
（ｅ）におけるパターニング精度の向上を図ることがで
きる。
【００２３】上記工程（ａ）の前に、上記絶縁層の上に
段差用絶縁膜を形成する工程と、上記段差用絶縁膜に、
上記記憶容量部が形成される第１の開口部と上記ダミー
下部電極が形成される第２の開口部とを形成する工程と
をさらに含み、上記工程（ａ）では、上記第１の開口部
の側面及び底面の上に上記下部電極を形成し、上記第２
の開口部の側面及び底面の上に上記ダミー下部電極を形
成しておいて、上記工程（ｄ）では、上記第２の開口部
の一部のみを覆うように上記エッチングマスクを形成す
ることにより、高密度にメモリセルを配置した半導体記
憶装置が得られる。
段差用絶縁膜を形成する工程と、上記段差用絶縁膜に、
上記記憶容量部が形成される第１の開口部と上記ダミー
下部電極が形成される第２の開口部とを形成する工程と
をさらに含み、上記工程（ａ）では、上記第１の開口部
の側面及び底面の上に上記下部電極を形成し、上記第２
の開口部の側面及び底面の上に上記ダミー下部電極を形
成しておいて、上記工程（ｄ）では、上記第２の開口部
の一部のみを覆うように上記エッチングマスクを形成す
ることにより、高密度にメモリセルを配置した半導体記
憶装置が得られる。
【００２４】
【発明の実施の形態】（第１の実施形態）本実施形態に
おいては、本発明を、ビット線が記憶容量部よりも下方
に設けられているいわゆるビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明する。
おいては、本発明を、ビット線が記憶容量部よりも下方
に設けられているいわゆるビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明する。
【００２５】図１（ａ），（ｂ）は、それぞれ順に、本
発明の第１の実施形態における半導体記憶装置のうちメ
モリ部の一部の構造を示す断面図、及び上部電極・導体
サイドウォール構造を示す平面図である。また、図２
（ａ）〜（ｃ）は、本実施形態における半導体記憶装置
の製造工程を示す断面図である。以下、本実施形態にお
ける半導体記憶装置の構造と製造方法とについて、順に
説明する。ここで、本実施形態の各図においては、メモ
リ部の構造のみを示すが、本実施形態の半導体記憶装置
は、図示されていないロジック回路部においてロジック
回路素子が設けられている混載型デバイスである。ただ
し、ロジック回路素子の構造自体は、直接本発明の本質
とは関係がないので、図示を省略するものとする。
発明の第１の実施形態における半導体記憶装置のうちメ
モリ部の一部の構造を示す断面図、及び上部電極・導体
サイドウォール構造を示す平面図である。また、図２
（ａ）〜（ｃ）は、本実施形態における半導体記憶装置
の製造工程を示す断面図である。以下、本実施形態にお
ける半導体記憶装置の構造と製造方法とについて、順に
説明する。ここで、本実施形態の各図においては、メモ
リ部の構造のみを示すが、本実施形態の半導体記憶装置
は、図示されていないロジック回路部においてロジック
回路素子が設けられている混載型デバイスである。ただ
し、ロジック回路素子の構造自体は、直接本発明の本質
とは関係がないので、図示を省略するものとする。
【００２６】−メモリセルの構造− 図１（ａ）に示すように、本実施形態の半導体記憶装置
であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板
１０の表面部には、活性領域を囲む素子分離用絶縁膜１
１と、ｎ型不純物を導入して形成されたソース領域１２
及びドレイン領域１３とが互いに離間して設けられてい
る。なお、ｐ型のＳｉ基板１０のうちソース領域１２と
ドレイン領域１３との間に介在する部分がチャネル領域
として機能する。また、Ｓｉ基板１０の活性領域上にお
いて、ソース領域１２とドレイン領域１３との間には酸
化シリコンからなるゲート酸化膜１４が設けられ、ゲー
ト酸化膜１４の上にはポリシリコンからなるゲート電極
１５（ワード線の一部）が設けられ、ゲート電極１５の
側面上には酸化膜サイドウォール１６が設けられてい
る。上記ソース領域１２，ドレイン領域１３，チャネル
領域，ゲート酸化膜１４及びゲート電極１５によりメモ
リセルトランジスタＴＲが形成されている。なお、図１
（ａ）に示す断面においては、メモリセルトランジスタ
ＴＲのゲートとして機能していないゲート電極１５が示
されているが、これらは図１（ａ）とは異なる断面にお
いては、メモリセルトランジスタのゲートとして機能し
ている。そして、各ゲート電極１５は、紙面にほぼ直交
する方向に延びて、ＤＲＡＭのワード線となっている。
であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板
１０の表面部には、活性領域を囲む素子分離用絶縁膜１
１と、ｎ型不純物を導入して形成されたソース領域１２
及びドレイン領域１３とが互いに離間して設けられてい
る。なお、ｐ型のＳｉ基板１０のうちソース領域１２と
ドレイン領域１３との間に介在する部分がチャネル領域
として機能する。また、Ｓｉ基板１０の活性領域上にお
いて、ソース領域１２とドレイン領域１３との間には酸
化シリコンからなるゲート酸化膜１４が設けられ、ゲー
ト酸化膜１４の上にはポリシリコンからなるゲート電極
１５（ワード線の一部）が設けられ、ゲート電極１５の
側面上には酸化膜サイドウォール１６が設けられてい
る。上記ソース領域１２，ドレイン領域１３，チャネル
領域，ゲート酸化膜１４及びゲート電極１５によりメモ
リセルトランジスタＴＲが形成されている。なお、図１
（ａ）に示す断面においては、メモリセルトランジスタ
ＴＲのゲートとして機能していないゲート電極１５が示
されているが、これらは図１（ａ）とは異なる断面にお
いては、メモリセルトランジスタのゲートとして機能し
ている。そして、各ゲート電極１５は、紙面にほぼ直交
する方向に延びて、ＤＲＡＭのワード線となっている。
【００２７】また、Ｓｉ基板１０の上には、素子分離用
絶縁膜１１，ゲート電極１５及び酸化膜サイドウォール
１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設け
られており、第１層間絶縁膜１８を貫通してソース領域
１２に到達するＷ（タングステン）からなる下層メモリ
セルプラグ２０ａと、第１層間絶縁膜１８を貫通してド
レイン領域１３に到達するビット線プラグ２０ｂとが設
けられている。さらに、第１層間絶縁膜１８の上には、
ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜か
らなるビット線２１ａと、ビット線２１ａとは同じＷ／
Ｔｉの積層膜からなる局所配線２１ｂとが設けられてい
る。また、第１層間絶縁膜１８の上には、プラズマＴＥ
ＯＳからなる第２層間絶縁膜２２が設けられている。そ
して、第２層間絶縁膜２２を貫通して下層メモリセルプ
ラグ２０ａに到達する上層メモリセルプラグ３０ａと、
第２層間絶縁膜２２を貫通して局所配線２１ｂに到達す
るダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫
通して局所配線２１ｂに到達する配線プラグ３０ｃとが
設けられている。
絶縁膜１１，ゲート電極１５及び酸化膜サイドウォール
１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設け
られており、第１層間絶縁膜１８を貫通してソース領域
１２に到達するＷ（タングステン）からなる下層メモリ
セルプラグ２０ａと、第１層間絶縁膜１８を貫通してド
レイン領域１３に到達するビット線プラグ２０ｂとが設
けられている。さらに、第１層間絶縁膜１８の上には、
ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜か
らなるビット線２１ａと、ビット線２１ａとは同じＷ／
Ｔｉの積層膜からなる局所配線２１ｂとが設けられてい
る。また、第１層間絶縁膜１８の上には、プラズマＴＥ
ＯＳからなる第２層間絶縁膜２２が設けられている。そ
して、第２層間絶縁膜２２を貫通して下層メモリセルプ
ラグ２０ａに到達する上層メモリセルプラグ３０ａと、
第２層間絶縁膜２２を貫通して局所配線２１ｂに到達す
るダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫
通して局所配線２１ｂに到達する配線プラグ３０ｃとが
設けられている。
【００２８】また、第２層間絶縁膜２２の上には、Ｔｉ
ＡｌＮからなる下部バリアメタル３２ａと、その上に形
成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮか
らなるダミーバリアメタル３２ｂと、その上に形成され
たダミー下部電極３３ｂとが設けられている。さらに、
第２層間絶縁膜２２及び下部電極３３ａ，ダミー下部電
極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３
４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５を
覆うＴｉＡｌＮからなる上部バリアメタル３６と、上部
バリアメタル３６を覆うＳｉＯ2 からなるハードマスク
３７とが設けられている。ＢＳＴ膜３４のうち下部電極
３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ
膜３４のうちダミー下部電極３３ｂに接する部分が容量
絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下
部電極３３ａに対向する部分が上部電極３５ａであり、
Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分
が上部電極延長部３５ｂである。上記下部バリアメタル
３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセル
のストレージノードＳＮが構成されている。また、下部
電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａによ
り、記憶容量部ＭＣが構成されている。
ＡｌＮからなる下部バリアメタル３２ａと、その上に形
成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮか
らなるダミーバリアメタル３２ｂと、その上に形成され
たダミー下部電極３３ｂとが設けられている。さらに、
第２層間絶縁膜２２及び下部電極３３ａ，ダミー下部電
極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３
４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５を
覆うＴｉＡｌＮからなる上部バリアメタル３６と、上部
バリアメタル３６を覆うＳｉＯ2 からなるハードマスク
３７とが設けられている。ＢＳＴ膜３４のうち下部電極
３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ
膜３４のうちダミー下部電極３３ｂに接する部分が容量
絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下
部電極３３ａに対向する部分が上部電極３５ａであり、
Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分
が上部電極延長部３５ｂである。上記下部バリアメタル
３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセル
のストレージノードＳＮが構成されている。また、下部
電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａによ
り、記憶容量部ＭＣが構成されている。
【００２９】そして、ハードマスク３７，上部バリアメ
タル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面に亘っ
て、ＴｉＡｌＮからなる導体サイドウォール４０が設け
られている。この導体サイドウォール４０は、図１
（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３６の全
周囲を取り囲んでおり、特にダミー下部電極３３ｂが存
在している部位においては、導体サイドウォール４０は
上部バリアメタル３６，上部電極延長部３５ｂ，容量絶
縁膜延長部３４ｂ，ダミー下部電極３３ｂ及びダミーバ
リアメタル３２ｂの各側面上に設けられている。すなわ
ち、導体サイドウォール４０は、上部電極延長部３５ｂ
とダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）
とを互いに電気的に接続している。
タル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面に亘っ
て、ＴｉＡｌＮからなる導体サイドウォール４０が設け
られている。この導体サイドウォール４０は、図１
（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３６の全
周囲を取り囲んでおり、特にダミー下部電極３３ｂが存
在している部位においては、導体サイドウォール４０は
上部バリアメタル３６，上部電極延長部３５ｂ，容量絶
縁膜延長部３４ｂ，ダミー下部電極３３ｂ及びダミーバ
リアメタル３２ｂの各側面上に設けられている。すなわ
ち、導体サイドウォール４０は、上部電極延長部３５ｂ
とダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）
とを互いに電気的に接続している。
【００３０】さらに、第２層間絶縁膜２２及びハードマ
スク３７の上には、プラズマＴＥＯＳからなる第３層間
絶縁膜４１が設けられていて、第３層間絶縁膜４１に
は、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込
まれている。
スク３７の上には、プラズマＴＥＯＳからなる第３層間
絶縁膜４１が設けられていて、第３層間絶縁膜４１に
は、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込
まれている。
【００３１】すなわち、図１（ａ），（ｂ）に示す構造
において、記憶容量部ＭＣ，ストレージノードＮＣ，メ
モリセルトランジスタＴＲなどを含む有効メモリセル領
域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３
４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂ
などを含むダミーセル領域Ｒdcとが存在することにな
る。
において、記憶容量部ＭＣ，ストレージノードＮＣ，メ
モリセルトランジスタＴＲなどを含む有効メモリセル領
域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３
４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂ
などを含むダミーセル領域Ｒdcとが存在することにな
る。
【００３２】本実施形態の特徴は、上部電極３５ａ又は
上部電極延長部３５ｂ（上部バリアメタル３６）に接触
するプラグが設けられておらず、導体サイドウォール４
０，ダミー下部電極３３ｂ，ダミーセルプラグ３０及び
局所配線２１ｂによって上部電極３５ａが上層の配線
（Ｃｕ配線４２）に接続されている点である。
上部電極延長部３５ｂ（上部バリアメタル３６）に接触
するプラグが設けられておらず、導体サイドウォール４
０，ダミー下部電極３３ｂ，ダミーセルプラグ３０及び
局所配線２１ｂによって上部電極３５ａが上層の配線
（Ｃｕ配線４２）に接続されている点である。
【００３３】そして、図１（ｂ）に示すように、上部電
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）は多数のメモリセルによって共有化されており、Ｐ
ｔ膜３５の下方には、多数の下部電極３３ａ（下部バリ
アメタル３２ａ）と、１つのダミー下部電極３３ｂ（ダ
ミーバリアメタル３２ｂ）とが設けられている。ダミー
下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ
膜３５の下方に複数個設けてもよいが、ダミー下部電極
３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５の
いずれか一部の下方に設けられていれば、上部電極３５
ａとダミー下部電極３３ｂとが電気的に接続される。
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）は多数のメモリセルによって共有化されており、Ｐ
ｔ膜３５の下方には、多数の下部電極３３ａ（下部バリ
アメタル３２ａ）と、１つのダミー下部電極３３ｂ（ダ
ミーバリアメタル３２ｂ）とが設けられている。ダミー
下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ
膜３５の下方に複数個設けてもよいが、ダミー下部電極
３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５の
いずれか一部の下方に設けられていれば、上部電極３５
ａとダミー下部電極３３ｂとが電気的に接続される。
【００３４】本実施形態によると、上部電極を構成して
いるＰｔ膜３５（上部バリアメタル３６）に接触するプ
ラグが存在しないので、第３層間絶縁膜４１及びハード
マスク３７にプラグを埋め込むためのコンタクト孔を形
成する必要がない。したがって、従来の構造のごとく、
上部電極にコンタクト孔を形成するためのドライエッチ
ング（プラズマエッチング）工程において、上部電極を
構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜
が露出している状態で還元性雰囲気にさらされると、Ｂ
ＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素
欠損を生じるおそれがある。ここで、本実施形態のごと
くＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが
設けられていても、上部バリアメタルは薄いこと、コン
タクト孔のエッチングの際には通常オーバーエッチング
が行なわれるのでコンタクト孔がＰｔからなる上部電極
に達する可能性が大きいことなどを考慮すると、上部バ
リアメタルに容量絶縁膜の酸素欠損の防止機能を期待す
ることはできない。それに対し、本実施形態において
は、Ｐｔ膜３５の上方にコンタクト孔が形成されないの
で、Ｐｔ膜が還元性雰囲気にさらされることに起因する
容量絶縁膜３４ａの酸素欠損を確実に回避することがで
きる。
いるＰｔ膜３５（上部バリアメタル３６）に接触するプ
ラグが存在しないので、第３層間絶縁膜４１及びハード
マスク３７にプラグを埋め込むためのコンタクト孔を形
成する必要がない。したがって、従来の構造のごとく、
上部電極にコンタクト孔を形成するためのドライエッチ
ング（プラズマエッチング）工程において、上部電極を
構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜
が露出している状態で還元性雰囲気にさらされると、Ｂ
ＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素
欠損を生じるおそれがある。ここで、本実施形態のごと
くＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが
設けられていても、上部バリアメタルは薄いこと、コン
タクト孔のエッチングの際には通常オーバーエッチング
が行なわれるのでコンタクト孔がＰｔからなる上部電極
に達する可能性が大きいことなどを考慮すると、上部バ
リアメタルに容量絶縁膜の酸素欠損の防止機能を期待す
ることはできない。それに対し、本実施形態において
は、Ｐｔ膜３５の上方にコンタクト孔が形成されないの
で、Ｐｔ膜が還元性雰囲気にさらされることに起因する
容量絶縁膜３４ａの酸素欠損を確実に回避することがで
きる。
【００３５】また、層間絶縁膜にコンタクト孔を開口す
る工程で、Ｐｔ膜３５が露出することがないので、コン
タクト孔形成のためのエッチングを、ロジック回路素子
を形成するためのプロセスなどと同じ装置（チャンバな
ど）内で行なうことができる。なお、Ｐｔからなる下部
電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａ
の形成自体は、Ｐｔ膜形成用の専用設備で行なうので、
ロジック回路素子を形成するための装置を汚染するおそ
れは本来的に生じない。
る工程で、Ｐｔ膜３５が露出することがないので、コン
タクト孔形成のためのエッチングを、ロジック回路素子
を形成するためのプロセスなどと同じ装置（チャンバな
ど）内で行なうことができる。なお、Ｐｔからなる下部
電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａ
の形成自体は、Ｐｔ膜形成用の専用設備で行なうので、
ロジック回路素子を形成するための装置を汚染するおそ
れは本来的に生じない。
【００３６】さらに、例えばメモリ・ロジック混載デバ
イスのためのプロセスにおいては、フォトリソグラフィ
ー工程の削減のために、ロジック回路素子の不純物拡散
層にコンタクト孔を開口すると同時にＰｔ膜へのコンタ
クト孔を行なうことが好ましい。かかる場合にも、本実
施形態においては、Ｗ／Ｔｉの積層膜からなる局所配線
２１ｂへのコンタクト孔の形成と同時にロジック回路素
子の不純物拡散層にコンタクト孔を形成すればよいの
で、ロジック素子の不純物拡散層内へのＰｔの侵入に起
因するトランジスタ特性の劣化の発生を回避することが
できる。
イスのためのプロセスにおいては、フォトリソグラフィ
ー工程の削減のために、ロジック回路素子の不純物拡散
層にコンタクト孔を開口すると同時にＰｔ膜へのコンタ
クト孔を行なうことが好ましい。かかる場合にも、本実
施形態においては、Ｗ／Ｔｉの積層膜からなる局所配線
２１ｂへのコンタクト孔の形成と同時にロジック回路素
子の不純物拡散層にコンタクト孔を形成すればよいの
で、ロジック素子の不純物拡散層内へのＰｔの侵入に起
因するトランジスタ特性の劣化の発生を回避することが
できる。
【００３７】−メモリセルの製造方法− 次に、本実施形態における半導体記憶装置のメモリセル
の製造工程について、図２（ａ）〜（ｃ）を参照しなが
ら説明する。
の製造工程について、図２（ａ）〜（ｃ）を参照しなが
ら説明する。
【００３８】図２（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。
【００３９】次に、メモリセルトランジスタの上に、Ｂ
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３にそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内及び第１層
間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、
ＣＭＰにより平坦化を行なうことにより、各コンタクト
孔にポリシリコン膜を埋め込んで、下層メモリセルプラ
グ２０ａとビット線プラグ２０ｂとを形成する。
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３にそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内及び第１層
間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、
ＣＭＰにより平坦化を行なうことにより、各コンタクト
孔にポリシリコン膜を埋め込んで、下層メモリセルプラ
グ２０ａとビット線プラグ２０ｂとを形成する。
【００４０】次に、第１層間絶縁膜１８の上にＷ／Ｔｉ
積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜
をパターニングして、ビット線プラグ２０ｂに接続され
るビット線２１ａと、この段階では他の部材と接続され
ずに孤立している局所配線２１ｂとを形成する。その
際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出し
た時を検出してＷ膜のエッチング終了時期を判定し、Ｔ
ｉ膜のパターニングの時には、ポリシリコンよりなる第
１のメモリセルプラグ２０ａに対して高い選択比が得ら
れる条件でエッチングを行う。
積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜
をパターニングして、ビット線プラグ２０ｂに接続され
るビット線２１ａと、この段階では他の部材と接続され
ずに孤立している局所配線２１ｂとを形成する。その
際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出し
た時を検出してＷ膜のエッチング終了時期を判定し、Ｔ
ｉ膜のパターニングの時には、ポリシリコンよりなる第
１のメモリセルプラグ２０ａに対して高い選択比が得ら
れる条件でエッチングを行う。
【００４１】次に、基板上に、プラズマＴＥＯＳ膜を堆
積した後、ＣＭＰ（化学機械的研磨）による平坦化を行
なって第２層間絶縁膜２２を形成する。さらに、第２層
間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａ
と局所配線２１ｂ（２箇所）とにそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内にＷ膜を形
成した後、ＣＭＰにより平坦化を行なうことにより、各
コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラ
グ２０ａに接続される上層メモリセルプラグ３０ａと、
２箇所で局所配線２１ｂにそれぞれ接触するダミーセル
プラグ３０ｂ及び配線プラグ３０ｃとを形成する。
積した後、ＣＭＰ（化学機械的研磨）による平坦化を行
なって第２層間絶縁膜２２を形成する。さらに、第２層
間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａ
と局所配線２１ｂ（２箇所）とにそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内にＷ膜を形
成した後、ＣＭＰにより平坦化を行なうことにより、各
コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラ
グ２０ａに接続される上層メモリセルプラグ３０ａと、
２箇所で局所配線２１ｂにそれぞれ接触するダミーセル
プラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４２】次に、第２層間絶縁膜２２の上に、厚みが
約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ
膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜と
をパターニングすることにより、第２層間絶縁膜２２の
上に、上層ストレージノード３０ａに接続される下部バ
リアメタル３２ａ及びその上のＰｔからなる下部電極３
３ａと、ダミーセルプラグ３０ｂに接続されるダミーバ
リアメタル３２ｂ及びその上のダミー下部電極３３ｂと
を形成する。ここで、Ｐｔ膜をパターニングする時に
は、下地であるＴｉＡｌＮ膜に対して高い選択が得られ
る条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニ
ングする時には下地であるＷからなる上層メモリセルプ
ラグ３０ａが掘れ下がらないように、選択比の高い条件
でエッチングを行なう。
約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ
膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜と
をパターニングすることにより、第２層間絶縁膜２２の
上に、上層ストレージノード３０ａに接続される下部バ
リアメタル３２ａ及びその上のＰｔからなる下部電極３
３ａと、ダミーセルプラグ３０ｂに接続されるダミーバ
リアメタル３２ｂ及びその上のダミー下部電極３３ｂと
を形成する。ここで、Ｐｔ膜をパターニングする時に
は、下地であるＴｉＡｌＮ膜に対して高い選択が得られ
る条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニ
ングする時には下地であるＷからなる上層メモリセルプ
ラグ３０ａが掘れ下がらないように、選択比の高い条件
でエッチングを行なう。
【００４３】次に、図２（ｂ）に示す工程で、第２層間
絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂ
を覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）Ｔｉ
Ｏ3膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３
０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積す
る。そして、ＳｉＯ2 膜をパターニングしてハードマス
ク３７を形成した後、ハードマスク３７を用いたドライ
エッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ
膜とを順次パターニングして、有効メモリセル領域Ｒec
及びダミーセル領域Ｒdcを覆う上部バリアメタル３６
と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰ
ｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３
４ｂを含むＢＳＴ膜３４とを形成する。
絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂ
を覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）Ｔｉ
Ｏ3膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３
０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積す
る。そして、ＳｉＯ2 膜をパターニングしてハードマス
ク３７を形成した後、ハードマスク３７を用いたドライ
エッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ
膜とを順次パターニングして、有効メモリセル領域Ｒec
及びダミーセル領域Ｒdcを覆う上部バリアメタル３６
と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰ
ｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３
４ｂを含むＢＳＴ膜３４とを形成する。
【００４４】次に、図２（ｃ）に示す工程で、基板上
に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆
積した後、ＴＩＡｌＮ膜を例えば異方性ドライエッチン
グによりエッチバックして、図２（ｃ）に示す断面にお
いて、ハードマスク３７，上部バリアメタル３６，Ｐｔ
膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ及びダミ
ーバリアメタル３２ｂの各側面に亘って、導体サイドウ
ォール４０を形成する。ただし、ダミーセル領域Ｒdcが
存在しない断面においては、導体サイドウォール４０
は、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜
３５及びＢＳＴ膜３４の各側面に亘って形成される。
に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆
積した後、ＴＩＡｌＮ膜を例えば異方性ドライエッチン
グによりエッチバックして、図２（ｃ）に示す断面にお
いて、ハードマスク３７，上部バリアメタル３６，Ｐｔ
膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ及びダミ
ーバリアメタル３２ｂの各側面に亘って、導体サイドウ
ォール４０を形成する。ただし、ダミーセル領域Ｒdcが
存在しない断面においては、導体サイドウォール４０
は、ハードマスク３７，上部バリアメタル３６，Ｐｔ膜
３５及びＢＳＴ膜３４の各側面に亘って形成される。
【００４５】さらに、第３層間絶縁膜４１の堆積と平坦
化、第３層間絶縁膜４１へのトレンチの形成、トレンチ
へのＣｕ配線４２の埋め込み（ダマシン法）などを行な
うことにより、図１（ａ）に示すメモリセルの断面構造
が得られる。
化、第３層間絶縁膜４１へのトレンチの形成、トレンチ
へのＣｕ配線４２の埋め込み（ダマシン法）などを行な
うことにより、図１（ａ）に示すメモリセルの断面構造
が得られる。
【００４６】本実施形態における製造方法によると、従
来のプロセスにおけるフォトリソグラフィー工程を増や
すことなく、第３層間絶縁膜４１及びハードマスク３７
に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達す
るコンタクト孔を形成する工程を回避することができ
る。すなわち、第３層間絶縁膜４１に配線埋め込み用ト
レンチを形成する場合など、一般に、Ｃｕ配線の形成工
程においては、還元雰囲気でのアニールがよく用いられ
る。したがって、上部バリアメタル３６の上にコンタク
ト孔が形成されると、水素が薄い上部バリアメタル３６
を通って、あるいはオーバーエッチングによりＰｔ膜３
５が露出した場合には直接にＰｔ膜３５に接触するの
で、水素がＰｔ膜３５を通過してＢＳＴ膜３４に達する
ことがある。その場合、ＢＳＴ膜３４中の酸素が失われ
て酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣
化を招くおそれがある。それに対し、本実施形態のごと
く、Ｐｔ膜３５の上に到達するコンタクト孔を形成する
工程を回避することにより、かかる原因による容量絶縁
膜３４ａの特性の劣化を確実に抑制することができる。
そして、Ｃｕ配線４２を形成する工程は、従来の上部電
極にプラグを形成する工程に対応し、局所配線２１ｂや
配線コンタクト３０ｃの形成はメモリセルを形成する工
程を利用して実施でき、導体サイドウォール４０を形成
する工程はフォトリソグラフィー工程なしで実施できる
ので、従来のプロセス，つまりＰｔ膜（上部バリアメタ
ル）上に直接プラグを設けるプロセスよりもフォトリソ
グラフィー工程が増えることはない。
来のプロセスにおけるフォトリソグラフィー工程を増や
すことなく、第３層間絶縁膜４１及びハードマスク３７
に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達す
るコンタクト孔を形成する工程を回避することができ
る。すなわち、第３層間絶縁膜４１に配線埋め込み用ト
レンチを形成する場合など、一般に、Ｃｕ配線の形成工
程においては、還元雰囲気でのアニールがよく用いられ
る。したがって、上部バリアメタル３６の上にコンタク
ト孔が形成されると、水素が薄い上部バリアメタル３６
を通って、あるいはオーバーエッチングによりＰｔ膜３
５が露出した場合には直接にＰｔ膜３５に接触するの
で、水素がＰｔ膜３５を通過してＢＳＴ膜３４に達する
ことがある。その場合、ＢＳＴ膜３４中の酸素が失われ
て酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣
化を招くおそれがある。それに対し、本実施形態のごと
く、Ｐｔ膜３５の上に到達するコンタクト孔を形成する
工程を回避することにより、かかる原因による容量絶縁
膜３４ａの特性の劣化を確実に抑制することができる。
そして、Ｃｕ配線４２を形成する工程は、従来の上部電
極にプラグを形成する工程に対応し、局所配線２１ｂや
配線コンタクト３０ｃの形成はメモリセルを形成する工
程を利用して実施でき、導体サイドウォール４０を形成
する工程はフォトリソグラフィー工程なしで実施できる
ので、従来のプロセス，つまりＰｔ膜（上部バリアメタ
ル）上に直接プラグを設けるプロセスよりもフォトリソ
グラフィー工程が増えることはない。
【００４７】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
【００４８】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
【００４９】なお、第１の実施形態におけるＷ／Ｔｉ膜
からなる局所配線２１ｂ，ダミーセルプラグ３０ｂを設
けずに、ダミー下部バリアメタル３２ｂ及びダミー下部
電極３３ｂを図中右方に延長して、その延長部に接触す
るＣｕ配線４２を設けてもよい。その場合にも、上部電
極３５とＣｕ配線４２とが接続されるからである。そし
て、この場合にも、容量絶縁膜３４ａの特性劣化を防止
することができる。その場合、ダミー下部電極３３ｂの
下方にプラグが不要なので、ダミー下部電極３３ｂの面
積を小さくできるという利点がある。
からなる局所配線２１ｂ，ダミーセルプラグ３０ｂを設
けずに、ダミー下部バリアメタル３２ｂ及びダミー下部
電極３３ｂを図中右方に延長して、その延長部に接触す
るＣｕ配線４２を設けてもよい。その場合にも、上部電
極３５とＣｕ配線４２とが接続されるからである。そし
て、この場合にも、容量絶縁膜３４ａの特性劣化を防止
することができる。その場合、ダミー下部電極３３ｂの
下方にプラグが不要なので、ダミー下部電極３３ｂの面
積を小さくできるという利点がある。
【００５０】（第２の実施形態）図３は、第２の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
【００５１】同図に示すように、本実施形態のメモリ部
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセ
ルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及びダ
ミー下部電極３３ｂが設けられておらず、第２層間絶縁
膜２２に形成されたトレンチを埋めるＷからなる局所配
線２３が設けられている点である。この局所配線２３
は、上層ストレージノード３０ａと同時に形成されてい
る。その他の部材は、上記図１（ａ）に示す部材と同じ
であり、それらの部材には図１（ａ）と同じ符号が付さ
れている。
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセ
ルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及びダ
ミー下部電極３３ｂが設けられておらず、第２層間絶縁
膜２２に形成されたトレンチを埋めるＷからなる局所配
線２３が設けられている点である。この局所配線２３
は、上層ストレージノード３０ａと同時に形成されてい
る。その他の部材は、上記図１（ａ）に示す部材と同じ
であり、それらの部材には図１（ａ）と同じ符号が付さ
れている。
【００５２】本実施形態によると、Ｗからなる局所配線
２３及び導体サイドウォール４０を介して、上部電極３
５ａとＣｕ配線４２とが電気的に接続される。そして、
本実施形態においても、第３層間絶縁膜４１に、上部電
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）に到達するコンタクト孔を形成する必要がない。よ
って、本実施形態により、上記第１の実施形態と同様
に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル
形成のための専用の設備不要化などの効果を発揮するこ
とができる。
２３及び導体サイドウォール４０を介して、上部電極３
５ａとＣｕ配線４２とが電気的に接続される。そして、
本実施形態においても、第３層間絶縁膜４１に、上部電
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）に到達するコンタクト孔を形成する必要がない。よ
って、本実施形態により、上記第１の実施形態と同様
に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル
形成のための専用の設備不要化などの効果を発揮するこ
とができる。
【００５３】それに加えて、本実施形態では、ダミー下
部電極を設ける必要がないので、第１の実施形態に比べ
てメモリ部の占有面積を小さくすることができるという
利点がある。
部電極を設ける必要がないので、第１の実施形態に比べ
てメモリ部の占有面積を小さくすることができるという
利点がある。
【００５４】（第３の実施形態）図４は、第３の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
【００５５】同図に示すように、本実施形態のメモリ部
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、素子分離用絶縁膜１１の上にポリシリコンからなる
局所配線２４が設けられ、さらに、第１層間絶縁膜１８
を貫通して局所配線２４に接触する下層ダミーセルプラ
グ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２
４に接触する下層配線プラグ２０ｄとが設けられている
点である。そして、本実施形態においては、ダミーセル
プラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プ
ラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続され
ている。局所配線２４は、ゲート電極１５と同時に形成
されている。その他の部材は、上記図１（ａ）に示す部
材と同じであり、それらの部材には図１（ａ）と同じ符
号が付されている。
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、素子分離用絶縁膜１１の上にポリシリコンからなる
局所配線２４が設けられ、さらに、第１層間絶縁膜１８
を貫通して局所配線２４に接触する下層ダミーセルプラ
グ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２
４に接触する下層配線プラグ２０ｄとが設けられている
点である。そして、本実施形態においては、ダミーセル
プラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プ
ラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続され
ている。局所配線２４は、ゲート電極１５と同時に形成
されている。その他の部材は、上記図１（ａ）に示す部
材と同じであり、それらの部材には図１（ａ）と同じ符
号が付されている。
【００５６】本実施形態によると、ダミー下部電極３３
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，
下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、
上部電極３５ａとＣｕ配線４２とが電気的に接続され
る。そして、本実施形態においても、第３層間絶縁膜４
１に、上部電極３５ａを構成するＰｔ膜３５（上部バリ
アメタル３６）に到達するコンタクト孔を形成する必要
がない。よって、本実施形態により、上記第１の実施形
態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メ
モリセル形成のための専用の設備不要化などの効果を発
揮することができる。
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，
下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、
上部電極３５ａとＣｕ配線４２とが電気的に接続され
る。そして、本実施形態においても、第３層間絶縁膜４
１に、上部電極３５ａを構成するＰｔ膜３５（上部バリ
アメタル３６）に到達するコンタクト孔を形成する必要
がない。よって、本実施形態により、上記第１の実施形
態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メ
モリセル形成のための専用の設備不要化などの効果を発
揮することができる。
【００５７】（第４の実施形態）図５は、第４の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。
【００５８】同図に示すように、本実施形態のメモリ部
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、Ｓｉ基板１０中に不純物拡散層からなる局所配線２
５が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２５に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２５に接触
する下層配線プラグ２０ｄとが設けられている点であ
る。そして、本実施形態においては、ダミーセルプラグ
３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３
０ｃは下層配線プラグ２０ｄにそれぞれ接続されてい
る。局所配線２５は、ソース・ドレイン領域１２，１３
と同時に形成されている。その他の部材は、上記図１
（ａ）に示す部材と同じであり、それらの部材には図１
（ａ）と同じ符号が付されている。
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、Ｓｉ基板１０中に不純物拡散層からなる局所配線２
５が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２５に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２５に接触
する下層配線プラグ２０ｄとが設けられている点であ
る。そして、本実施形態においては、ダミーセルプラグ
３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３
０ｃは下層配線プラグ２０ｄにそれぞれ接続されてい
る。局所配線２５は、ソース・ドレイン領域１２，１３
と同時に形成されている。その他の部材は、上記図１
（ａ）に示す部材と同じであり、それらの部材には図１
（ａ）と同じ符号が付されている。
【００５９】本実施形態によると、ダミー下部電極３３
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，
下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、
上部電極３５ａとＣｕ配線４２とが電気的に接続され
る。そして、本実施形態においても、第３層間絶縁膜４
１に、上部電極３５ａを構成するＰｔ膜３５（上部バリ
アメタル３６）に到達するコンタクト孔を形成する必要
がない。よって、本実施形態により、上記第１の実施形
態と同様に、容量絶縁膜３４の特性の劣化防止や、メモ
リセル形成のための専用の設備不要化などの効果を発揮
することができる。
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，
下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、
上部電極３５ａとＣｕ配線４２とが電気的に接続され
る。そして、本実施形態においても、第３層間絶縁膜４
１に、上部電極３５ａを構成するＰｔ膜３５（上部バリ
アメタル３６）に到達するコンタクト孔を形成する必要
がない。よって、本実施形態により、上記第１の実施形
態と同様に、容量絶縁膜３４の特性の劣化防止や、メモ
リセル形成のための専用の設備不要化などの効果を発揮
することができる。
【００６０】（第５の実施形態）上記第１〜第４の実施
形態においては、本発明をビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明したが、本実
施形態においては、本発明を、ビット線が記憶容量部よ
りも上方に設けられたビット線上置き型のＤＲＡＭメモ
リセル構造に適用した例について説明する。図６は、第
５の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図である。図７（ａ）〜（ｃ）
は、第５の実施形態における半導体記憶装置の製造工程
を示す断面図である。以下、本実施形態における半導体
記憶装置の構造と製造方法とについて、順に説明する。
ここで、本実施形態の各図においては、メモリ部の構造
のみを示すが、本実施形態の半導体記憶装置は、第１の
実施形態と同様に、図示されていないロジック回路部に
おいてロジック回路素子が設けられている混載型デバイ
スである。ただし、ロジック回路素子の構造自体は、直
接本発明の本質とは関係がないので、図示を省略するも
のとする。
形態においては、本発明をビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明したが、本実
施形態においては、本発明を、ビット線が記憶容量部よ
りも上方に設けられたビット線上置き型のＤＲＡＭメモ
リセル構造に適用した例について説明する。図６は、第
５の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図である。図７（ａ）〜（ｃ）
は、第５の実施形態における半導体記憶装置の製造工程
を示す断面図である。以下、本実施形態における半導体
記憶装置の構造と製造方法とについて、順に説明する。
ここで、本実施形態の各図においては、メモリ部の構造
のみを示すが、本実施形態の半導体記憶装置は、第１の
実施形態と同様に、図示されていないロジック回路部に
おいてロジック回路素子が設けられている混載型デバイ
スである。ただし、ロジック回路素子の構造自体は、直
接本発明の本質とは関係がないので、図示を省略するも
のとする。
【００６１】図６に示すように、本実施形態のメモリ部
は、第３の実施形態と同様に、第１の実施形態における
Ｗ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分
離用絶縁膜１１の上にポリシリコンからなる局所配線２
４が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２４に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２４に接触
する下層配線プラグ２０ｄとが設けられている。
は、第３の実施形態と同様に、第１の実施形態における
Ｗ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分
離用絶縁膜１１の上にポリシリコンからなる局所配線２
４が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２４に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２４に接触
する下層配線プラグ２０ｄとが設けられている。
【００６２】また、本実施形態においては、記憶容量部
ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられ
ており、ダミー下部電極（ダミー下部バリアメタル３２
ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４
２は直接下層配線プラグ２０ｄにそれぞれ接続されてい
る。局所配線２４は、ゲート電極１５と同じポリシリコ
ン膜から形成されている。
ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられ
ており、ダミー下部電極（ダミー下部バリアメタル３２
ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４
２は直接下層配線プラグ２０ｄにそれぞれ接続されてい
る。局所配線２４は、ゲート電極１５と同じポリシリコ
ン膜から形成されている。
【００６３】さらに、ビット線プラグ２０ｂの上には、
第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに
到達する上層ビット線プラグ５１と、上層ビット線プラ
グ５１の側面を覆う絶縁体サイドウォール５２と、ハー
ドマスク３７，上部バリアメタル３６，Ｐｔ膜３５及び
ＢＳＴ膜３４の側面と、絶縁体サイドウォール５２との
間に設けられたＴｉＡｌＮからなる導体サイドウォール
４０と、第３層間絶縁膜４１に埋め込まれたＣｕ膜から
なるビット線５３とが設けられている。つまり、ビット
線が記憶容量部ＭＣよりも上方に設けられたビット線上
置き型ＤＲＡＭメモリセルの構造を備えている。
第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに
到達する上層ビット線プラグ５１と、上層ビット線プラ
グ５１の側面を覆う絶縁体サイドウォール５２と、ハー
ドマスク３７，上部バリアメタル３６，Ｐｔ膜３５及び
ＢＳＴ膜３４の側面と、絶縁体サイドウォール５２との
間に設けられたＴｉＡｌＮからなる導体サイドウォール
４０と、第３層間絶縁膜４１に埋め込まれたＣｕ膜から
なるビット線５３とが設けられている。つまり、ビット
線が記憶容量部ＭＣよりも上方に設けられたビット線上
置き型ＤＲＡＭメモリセルの構造を備えている。
【００６４】図６における他の部材は、上記図１（ａ）
に示す部材と同じであり、それらの部材には図１（ａ）
と同じ符号が付されている。
に示す部材と同じであり、それらの部材には図１（ａ）
と同じ符号が付されている。
【００６５】本実施形態によると、ダミー下部電極３３
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及
び下層配線プラグ２０ｄを介して、上部電極３５ａとＣ
ｕ配線４２とが電気的に接続される。そして、本実施形
態においても、第３層間絶縁膜４１に、上部電極３５ａ
を構成するＰｔ膜３５（上部バリアメタル３６）に到達
するコンタクト孔を形成する必要がない。よって、本実
施形態により、ビット線上置き型の構造を採りながら、
上記第１の実施形態と同様に、容量絶縁膜３４ａの特性
の劣化防止や、メモリセル形成のための専用の設備不要
化などの効果を発揮することができる。
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及
び下層配線プラグ２０ｄを介して、上部電極３５ａとＣ
ｕ配線４２とが電気的に接続される。そして、本実施形
態においても、第３層間絶縁膜４１に、上部電極３５ａ
を構成するＰｔ膜３５（上部バリアメタル３６）に到達
するコンタクト孔を形成する必要がない。よって、本実
施形態により、ビット線上置き型の構造を採りながら、
上記第１の実施形態と同様に、容量絶縁膜３４ａの特性
の劣化防止や、メモリセル形成のための専用の設備不要
化などの効果を発揮することができる。
【００６６】次に、本実施形態における半導体記憶装置
のメモリセルの製造工程について、図７（ａ）〜（ｃ）
を参照しながら説明する。
のメモリセルの製造工程について、図７（ａ）〜（ｃ）
を参照しながら説明する。
【００６７】図７（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。このとき、ゲート電極
１５を形成する際に、同時に素子分離用絶縁膜１１の上
にポリシリコンからなる局所配線２４を形成しておく。
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。このとき、ゲート電極
１５を形成する際に、同時に素子分離用絶縁膜１１の上
にポリシリコンからなる局所配線２４を形成しておく。
【００６８】次に、メモリセルトランジスタの上に、Ｂ
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３及び局所配線２４の２箇
所にそれぞれ到達するコンタクト孔を形成する。次に、
コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリ
シリコン膜を形成した後、ＣＭＰにより平坦化を行なう
ことにより、各コンタクト孔にポリシリコン膜を埋め込
んで、下層メモリセルプラグ２０ａと、ビット線プラグ
２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プ
ラグ２０ｄとを形成する。
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３及び局所配線２４の２箇
所にそれぞれ到達するコンタクト孔を形成する。次に、
コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリ
シリコン膜を形成した後、ＣＭＰにより平坦化を行なう
ことにより、各コンタクト孔にポリシリコン膜を埋め込
んで、下層メモリセルプラグ２０ａと、ビット線プラグ
２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プ
ラグ２０ｄとを形成する。
【００６９】次に、第１層間絶縁膜１８の上に、厚みが
約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ
膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜と
をパターニングすることにより、第１層間絶縁膜１８の
上に、下層メモリセルプラグ２０ａに接続される下部バ
リアメタル３２ａ及びその上のＰｔからなる下部電極３
３ａと、下層ダミーセルプラグ２０ｂに接続されるダミ
ーバリアメタル３２ｂ及びその上のダミー下部電極３３
ｂとを形成する。ここで、Ｐｔ膜をパターニングする時
には、下地であるＴｉＡｌＮ膜に対して高い選択が得ら
れる条件でエッチングを行ない、ＴｉＡｌＮ膜をパター
ニングする時には下地であるポリシリコンからなる下層
メモリセルプラグ２０ａが掘れ下がらないように、選択
比の高い条件でエッチングを行なう。
約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ
膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜と
をパターニングすることにより、第１層間絶縁膜１８の
上に、下層メモリセルプラグ２０ａに接続される下部バ
リアメタル３２ａ及びその上のＰｔからなる下部電極３
３ａと、下層ダミーセルプラグ２０ｂに接続されるダミ
ーバリアメタル３２ｂ及びその上のダミー下部電極３３
ｂとを形成する。ここで、Ｐｔ膜をパターニングする時
には、下地であるＴｉＡｌＮ膜に対して高い選択が得ら
れる条件でエッチングを行ない、ＴｉＡｌＮ膜をパター
ニングする時には下地であるポリシリコンからなる下層
メモリセルプラグ２０ａが掘れ下がらないように、選択
比の高い条件でエッチングを行なう。
【００７０】次に、第１層間絶縁膜１８，下部電極３３
ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍの
ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０
ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、
ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパ
ターニングしてハードマスク３７を形成した後、ハード
マスク３７を用いたドライエッチングにより、ＴｉＡｌ
Ｎ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングし
て、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを
覆う上部バリアメタル３６と、上部電極３５ａ及び上部
電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４
ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを
形成する。このとき、ハードマスク３７のうちビット線
プラグ２０ｂの上方に位置する部分も削除されて、開口
５９が形成されている。
ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍの
ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０
ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、
ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパ
ターニングしてハードマスク３７を形成した後、ハード
マスク３７を用いたドライエッチングにより、ＴｉＡｌ
Ｎ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングし
て、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを
覆う上部バリアメタル３６と、上部電極３５ａ及び上部
電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４
ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを
形成する。このとき、ハードマスク３７のうちビット線
プラグ２０ｂの上方に位置する部分も削除されて、開口
５９が形成されている。
【００７１】次に、基板上に、厚みが約５０ｎｍの導体
膜であるＴｉＡｌＮ膜を堆積した後、ＴＩＡｌＮ膜を、
例えば異方性ドライエッチングによりエッチバックし
て、図７（ａ）に示す断面において、ハードマスク３
７，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３
４，ダミー下部電極３３ｂ及びダミーバリアメタル３２
ｂの各側面に亘って、導体サイドウォール４０を形成す
る。ただし、開口５９内の側壁など、ダミーセル領域Ｒ
dcが存在しない断面においては、導体サイドウォール４
０は、ハードマスク３７，上部バリアメタル３６，Ｐｔ
膜３５及びＢＳＴ膜３４の各側面に亘って形成される。
膜であるＴｉＡｌＮ膜を堆積した後、ＴＩＡｌＮ膜を、
例えば異方性ドライエッチングによりエッチバックし
て、図７（ａ）に示す断面において、ハードマスク３
７，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３
４，ダミー下部電極３３ｂ及びダミーバリアメタル３２
ｂの各側面に亘って、導体サイドウォール４０を形成す
る。ただし、開口５９内の側壁など、ダミーセル領域Ｒ
dcが存在しない断面においては、導体サイドウォール４
０は、ハードマスク３７，上部バリアメタル３６，Ｐｔ
膜３５及びＢＳＴ膜３４の各側面に亘って形成される。
【００７２】次に、図７（ｂ）に示す工程で、第２層間
絶縁膜２２を堆積した後、ＣＭＰにより、ハードマスク
３７が露出するまで第２層間絶縁膜２２の平坦化を行な
う。そして、ハードマスク３７を貫通してビット線プラ
グ２０ｂに到達するコンタクト孔６０を形成する。この
とき、コンタクト孔６０を、図７（ａ）に示す工程で形
成された開口５９の側面上の導体サイドウォール４０の
内径よりも十分小さくしておくことにより、コンタクト
孔６０の側面と導体サイドウォール４０との間には、絶
縁体サイドウォール５２が介在することになる。次に、
第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに
到達するトレンチを形成する。そして、Ｃｕ膜の堆積と
ＣＭＰとを行なって、コンタクト孔６０と、下層配線プ
ラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことによ
り、上層ビット線プラグ５１とＣｕ配線４２とを形成す
る。
絶縁膜２２を堆積した後、ＣＭＰにより、ハードマスク
３７が露出するまで第２層間絶縁膜２２の平坦化を行な
う。そして、ハードマスク３７を貫通してビット線プラ
グ２０ｂに到達するコンタクト孔６０を形成する。この
とき、コンタクト孔６０を、図７（ａ）に示す工程で形
成された開口５９の側面上の導体サイドウォール４０の
内径よりも十分小さくしておくことにより、コンタクト
孔６０の側面と導体サイドウォール４０との間には、絶
縁体サイドウォール５２が介在することになる。次に、
第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに
到達するトレンチを形成する。そして、Ｃｕ膜の堆積と
ＣＭＰとを行なって、コンタクト孔６０と、下層配線プ
ラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことによ
り、上層ビット線プラグ５１とＣｕ配線４２とを形成す
る。
【００７３】その後、第３層間絶縁膜４１の堆積及び平
坦化と、第３層間絶縁膜４１へのコンタクト孔及びトレ
ンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜
の埋込により、ビット線５３を形成する（デュアルダマ
シン法）。これにより、図６に示すメモリセルの構造が
得られる。
坦化と、第３層間絶縁膜４１へのコンタクト孔及びトレ
ンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜
の埋込により、ビット線５３を形成する（デュアルダマ
シン法）。これにより、図６に示すメモリセルの構造が
得られる。
【００７４】本実施形態における製造方法によると、ハ
ードマスク３７に、上部電極３５ａを構成するＰｔ膜３
５（上部バリアメタル３６）の上に到達するコンタクト
孔を形成する工程を回避することができるので、第１の
実施形態における製造方法と同様に、還元性雰囲気にさ
らされることに起因する容量絶縁膜３４ａの特性の劣化
を確実に抑制することができる。
ードマスク３７に、上部電極３５ａを構成するＰｔ膜３
５（上部バリアメタル３６）の上に到達するコンタクト
孔を形成する工程を回避することができるので、第１の
実施形態における製造方法と同様に、還元性雰囲気にさ
らされることに起因する容量絶縁膜３４ａの特性の劣化
を確実に抑制することができる。
【００７５】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
【００７６】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
【００７７】（第６の実施形態）本実施形態において
も、第５の実施形態と同様に、本発明を、ビット線が記
憶容量部よりも上方に設けられたビット線上置き型のＤ
ＲＡＭメモリセル構造に適用した例について説明する。
図８は、第５の実施形態における半導体記憶装置のうち
メモリ部の一部の構造を示す断面図である。図９（ａ）
〜（ｃ）は、第６の実施形態における半導体記憶装置の
製造工程を示す断面図である。以下、本実施形態におけ
る半導体記憶装置の構造と製造方法とについて、順に説
明する。ここで、本実施形態の各図においては、メモリ
部の構造のみを示すが、本実施形態の半導体記憶装置
は、第１の実施形態と同様に、図示されていないロジッ
ク回路部においてロジック回路素子が設けられている混
載型デバイスである。ただし、ロジック回路素子の構造
自体は、直接本発明の本質とは関係がないので、図示を
省略するものとする。
も、第５の実施形態と同様に、本発明を、ビット線が記
憶容量部よりも上方に設けられたビット線上置き型のＤ
ＲＡＭメモリセル構造に適用した例について説明する。
図８は、第５の実施形態における半導体記憶装置のうち
メモリ部の一部の構造を示す断面図である。図９（ａ）
〜（ｃ）は、第６の実施形態における半導体記憶装置の
製造工程を示す断面図である。以下、本実施形態におけ
る半導体記憶装置の構造と製造方法とについて、順に説
明する。ここで、本実施形態の各図においては、メモリ
部の構造のみを示すが、本実施形態の半導体記憶装置
は、第１の実施形態と同様に、図示されていないロジッ
ク回路部においてロジック回路素子が設けられている混
載型デバイスである。ただし、ロジック回路素子の構造
自体は、直接本発明の本質とは関係がないので、図示を
省略するものとする。
【００７８】図８に示すように、本実施形態のメモリ部
は、第３の実施形態と同様に、第１の実施形態における
Ｗ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分
離用絶縁膜１１の上にポリシリコンからなる局所配線２
４が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２４に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２４に接触
する下層配線プラグ２０ｄとが設けられている。
は、第３の実施形態と同様に、第１の実施形態における
Ｗ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分
離用絶縁膜１１の上にポリシリコンからなる局所配線２
４が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２４に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２４に接触
する下層配線プラグ２０ｄとが設けられている。
【００７９】また、本実施形態においては、コンタクト
孔内において、メモリセルプラグ２０ａ，下層ダミーセ
ルプラグ２０ｃの上にそれぞれＴｉＡｌＮからなる下部
バリアメタル５４ａ，５４ｂが形成されている。なお、
図示されていないが、ビット線プラグ２０ｂ，下層配線
プラグ２０ｄの上にもＴｉＡｌＮ層が形成されている。
また、第１層間絶縁膜２２に設けられた図中１つの開口
の底面から側面の全体に下部電極３３ａが設けられてい
る。一方、第１層間絶縁膜２２に設けられた別の開口の
一部において、当該開口の側面から底面に亘ってダミー
下部電極３３ｂが設けられている。そして、第２層間絶
縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂの
上に、ＢＳＴ膜３４，Ｐｔ膜３５及び上部バリアメタル
３６が設けられている。ＢＳＴ膜３４のうち下部電極３
３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜
３４のうちダミー下部電極３３ｂに接する部分が容量絶
縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部
電極３３ａに対向する部分が上部電極３５ａであり、Ｐ
ｔ膜３５のうちダミー下部電極３３ｂに対向する部分が
上部電極延長部３５ｂである。つまり、筒状の記憶容量
部ＭＣやダミーセルが第１層間絶縁膜１８から第２層間
絶縁膜２２に跨って設けられており、ダミー下部電極
（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセ
ルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ
２０ｄにそれぞれ接続されている。局所配線２４は、ゲ
ート電極１５と同じポリシリコン膜から形成されてい
る。なお、筒状の記憶容量部ＭＣの平面形状は円形，四
角形，その他の多角形のいずれであってもよいものとす
る。
孔内において、メモリセルプラグ２０ａ，下層ダミーセ
ルプラグ２０ｃの上にそれぞれＴｉＡｌＮからなる下部
バリアメタル５４ａ，５４ｂが形成されている。なお、
図示されていないが、ビット線プラグ２０ｂ，下層配線
プラグ２０ｄの上にもＴｉＡｌＮ層が形成されている。
また、第１層間絶縁膜２２に設けられた図中１つの開口
の底面から側面の全体に下部電極３３ａが設けられてい
る。一方、第１層間絶縁膜２２に設けられた別の開口の
一部において、当該開口の側面から底面に亘ってダミー
下部電極３３ｂが設けられている。そして、第２層間絶
縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂの
上に、ＢＳＴ膜３４，Ｐｔ膜３５及び上部バリアメタル
３６が設けられている。ＢＳＴ膜３４のうち下部電極３
３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜
３４のうちダミー下部電極３３ｂに接する部分が容量絶
縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部
電極３３ａに対向する部分が上部電極３５ａであり、Ｐ
ｔ膜３５のうちダミー下部電極３３ｂに対向する部分が
上部電極延長部３５ｂである。つまり、筒状の記憶容量
部ＭＣやダミーセルが第１層間絶縁膜１８から第２層間
絶縁膜２２に跨って設けられており、ダミー下部電極
（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセ
ルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ
２０ｄにそれぞれ接続されている。局所配線２４は、ゲ
ート電極１５と同じポリシリコン膜から形成されてい
る。なお、筒状の記憶容量部ＭＣの平面形状は円形，四
角形，その他の多角形のいずれであってもよいものとす
る。
【００８０】そして、上部バリアメタル３６，Ｐｔ膜３
５，ＢＳＴ膜３４及びダミー下部電極３３ｂの側面上に
ＴｉＡｌＮからなる導体サイドウォール４０が設けられ
ている。なお、ビット線プラグダミー下部電極３３ｂが
設けられている開口のうちダミー下部電極３３ｂによっ
て覆われていない部位には、下部電極３３ａを構成する
Ｐｔ膜，容量絶縁膜３４を構成するＢＳＴ膜，上部電極
３５を構成するＰｔ膜及び上部バリアメタル３６を構成
するＴｉＡｌＮ膜の積層膜からなる積層膜サイドウォー
ル５６が形成されており、この積層膜サイドウォール５
６の側面にも導体サイドウォール４０が形成されてい
る。
５，ＢＳＴ膜３４及びダミー下部電極３３ｂの側面上に
ＴｉＡｌＮからなる導体サイドウォール４０が設けられ
ている。なお、ビット線プラグダミー下部電極３３ｂが
設けられている開口のうちダミー下部電極３３ｂによっ
て覆われていない部位には、下部電極３３ａを構成する
Ｐｔ膜，容量絶縁膜３４を構成するＢＳＴ膜，上部電極
３５を構成するＰｔ膜及び上部バリアメタル３６を構成
するＴｉＡｌＮ膜の積層膜からなる積層膜サイドウォー
ル５６が形成されており、この積層膜サイドウォール５
６の側面にも導体サイドウォール４０が形成されてい
る。
【００８１】さらに、ビット線プラグ２０ｂの上には、
第２層間絶縁膜２２及び第３層間絶縁膜４１を貫通して
ビット線プラグ２０ｂに到達する上層ビット線プラグ５
１と、上層ビット線プラグ５１の側面を覆う絶縁体サイ
ドウォール５２と、第４層間絶縁膜４１に埋め込まれた
Ｃｕ膜からなるビット線５３とが設けられている。つま
り、ビット線が記憶容量部ＭＣよりも上方に設けられた
ビット線上置き型ＤＲＡＭメモリセルの構造を備えてい
る。なお、上層ビット線プラグ５１の周囲において、上
部バリアメタル３６，上部電極３６ａ及び容量絶縁膜３
４の側面上にも導体サイドウォール４０が設けられてお
り、導体サイドウォール４０と上層ビット線プラグ５１
との間に絶縁体サイドウォール５２が介在している。
第２層間絶縁膜２２及び第３層間絶縁膜４１を貫通して
ビット線プラグ２０ｂに到達する上層ビット線プラグ５
１と、上層ビット線プラグ５１の側面を覆う絶縁体サイ
ドウォール５２と、第４層間絶縁膜４１に埋め込まれた
Ｃｕ膜からなるビット線５３とが設けられている。つま
り、ビット線が記憶容量部ＭＣよりも上方に設けられた
ビット線上置き型ＤＲＡＭメモリセルの構造を備えてい
る。なお、上層ビット線プラグ５１の周囲において、上
部バリアメタル３６，上部電極３６ａ及び容量絶縁膜３
４の側面上にも導体サイドウォール４０が設けられてお
り、導体サイドウォール４０と上層ビット線プラグ５１
との間に絶縁体サイドウォール５２が介在している。
【００８２】図８における他の部材は、上記図１（ａ）
に示す部材と同じであり、それらの部材には図１（ａ）
と同じ符号が付されている。
に示す部材と同じであり、それらの部材には図１（ａ）
と同じ符号が付されている。
【００８３】本実施形態によると、ダミー下部電極３３
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及
び下層配線プラグ２０ｄを介して、上部電極３５ａとＣ
ｕ配線４２とが電気的に接続される。そして、本実施形
態においても、第３層間絶縁膜４１に、上部電極３５ａ
を構成するＰｔ膜３５（上部バリアメタル３６）に到達
するコンタクト孔を形成する必要がない。よって、本実
施形態により、ビット線上置き型の構造を採りながら、
上記第１の実施形態と同様に、容量絶縁膜３４ａの特性
の劣化防止や、メモリセル形成のための専用の設備不要
化などの効果を発揮することができる。
ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ
３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及
び下層配線プラグ２０ｄを介して、上部電極３５ａとＣ
ｕ配線４２とが電気的に接続される。そして、本実施形
態においても、第３層間絶縁膜４１に、上部電極３５ａ
を構成するＰｔ膜３５（上部バリアメタル３６）に到達
するコンタクト孔を形成する必要がない。よって、本実
施形態により、ビット線上置き型の構造を採りながら、
上記第１の実施形態と同様に、容量絶縁膜３４ａの特性
の劣化防止や、メモリセル形成のための専用の設備不要
化などの効果を発揮することができる。
【００８４】次に、本実施形態における半導体記憶装置
のメモリセルの製造工程について、図９（ａ）〜（ｃ）
を参照しながら説明する。
のメモリセルの製造工程について、図９（ａ）〜（ｃ）
を参照しながら説明する。
【００８５】図９（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。このとき、ゲート電極
１５を形成する際に、同時に素子分離用絶縁膜１１の上
にポリシリコンからなる局所配線２４を形成しておく。
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート酸化膜１４と、ゲ
ート電極１５と、酸化膜サイドウォール１６とからなる
メモリセルトランジスタを形成する。このメモリセルト
ランジスタの形成工程は、熱酸化，ポリシリコン膜の形
成及びパターニング，イオン注入等の周知の技術を用い
て周知の手順により行なわれる。このとき、ゲート電極
１５を形成する際に、同時に素子分離用絶縁膜１１の上
にポリシリコンからなる局所配線２４を形成しておく。
【００８６】次に、メモリセルトランジスタの上に、Ｂ
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３及び局所配線２４の２箇
所にそれぞれ到達するコンタクト孔を形成する。次に、
コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリ
シリコン膜を形成した後、ＣＭＰにより平坦化を行なう
ことにより、各コンタクト孔にポリシリコン膜を埋め込
む。さらに、ドライエッチングにより、コンタクト孔に
埋め込まされたポリシリコン膜を掘り下げてから、基板
上にＴｉＡｌＮ膜を堆積した後、ＣＭＰによって、各コ
ンタクトプラグの上に、下部バリアメタル５４ａ，下部
ダミーバリアメタル５４ｂを含むＴｉＡｌＮ層を形成す
る。
ＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的
研磨）による平坦化とを行なって第１層間絶縁膜１８を
形成する。さらに、第１層間絶縁膜１８を貫通してソー
ス領域１２，ドレイン領域１３及び局所配線２４の２箇
所にそれぞれ到達するコンタクト孔を形成する。次に、
コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリ
シリコン膜を形成した後、ＣＭＰにより平坦化を行なう
ことにより、各コンタクト孔にポリシリコン膜を埋め込
む。さらに、ドライエッチングにより、コンタクト孔に
埋め込まされたポリシリコン膜を掘り下げてから、基板
上にＴｉＡｌＮ膜を堆積した後、ＣＭＰによって、各コ
ンタクトプラグの上に、下部バリアメタル５４ａ，下部
ダミーバリアメタル５４ｂを含むＴｉＡｌＮ層を形成す
る。
【００８７】次に、第１層間絶縁膜１８の上に、プラズ
マＴＥＯＳ膜を堆積した後、ＣＭＰによる平坦化を行な
って、第２層間絶縁膜２２を形成する。そして、第２層
間絶縁膜２２に下層メモリセルプラグ２０ａ，ダミーセ
ルプラグ２０ｄを露出させる開口を図中２箇所に形成す
る。
マＴＥＯＳ膜を堆積した後、ＣＭＰによる平坦化を行な
って、第２層間絶縁膜２２を形成する。そして、第２層
間絶縁膜２２に下層メモリセルプラグ２０ａ，ダミーセ
ルプラグ２０ｄを露出させる開口を図中２箇所に形成す
る。
【００８８】次に、基板上に、厚みが約３０ｎｍのＰｔ
膜を堆積した後、第２層間絶縁膜２２の上面が露出する
までＣＭＰを行なうことにより、図中２箇所の開口の底
面及び側面上にＰｔ膜を残して、下部電極３３ａとダミ
ー下部電極３３ｂとを形成する。次に、基板上に、厚み
が約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）
と、厚みが約３０ｎｍのＰｔ膜と、厚みが約５０ｎｍの
ＴｉＡｌＮ膜とを順次堆積する。
膜を堆積した後、第２層間絶縁膜２２の上面が露出する
までＣＭＰを行なうことにより、図中２箇所の開口の底
面及び側面上にＰｔ膜を残して、下部電極３３ａとダミ
ー下部電極３３ｂとを形成する。次に、基板上に、厚み
が約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）
と、厚みが約３０ｎｍのＰｔ膜と、厚みが約５０ｎｍの
ＴｉＡｌＮ膜とを順次堆積する。
【００８９】次に、図９（ｂ）に示す工程で、有効メモ
リセル領域Ｒec及びダミーセル領域Ｒdcを覆い、他の領
域を開口したハードマスク３７を形成する。このとき、
ハードマスク３７は、下層ビット線プラグ２０ｂの上方
に位置する領域に開口６１を有している。その後、ハー
ドマスク３７をエッチングマスクとして用いたドライエ
ッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜
とを順次パターニングして、有効メモリセル領域Ｒec及
びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、
上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜
３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂ
を含むＢＳＴ膜３４とを形成する。このとき、有効メモ
リセル領域Ｒec及びダミーセル領域Ｒdc以外の領域にお
いては、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とが除去
されるが、第２層間絶縁膜２２の側面上には、ＴｉＡｌ
Ｎ膜，Ｐｔ膜，ＢＳＴ膜及びＰｔ膜の積層膜からなる積
層膜サイドウォール５６が形成される。
リセル領域Ｒec及びダミーセル領域Ｒdcを覆い、他の領
域を開口したハードマスク３７を形成する。このとき、
ハードマスク３７は、下層ビット線プラグ２０ｂの上方
に位置する領域に開口６１を有している。その後、ハー
ドマスク３７をエッチングマスクとして用いたドライエ
ッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜
とを順次パターニングして、有効メモリセル領域Ｒec及
びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、
上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜
３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂ
を含むＢＳＴ膜３４とを形成する。このとき、有効メモ
リセル領域Ｒec及びダミーセル領域Ｒdc以外の領域にお
いては、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とが除去
されるが、第２層間絶縁膜２２の側面上には、ＴｉＡｌ
Ｎ膜，Ｐｔ膜，ＢＳＴ膜及びＰｔ膜の積層膜からなる積
層膜サイドウォール５６が形成される。
【００９０】次に、図９（ｃ）に示す工程で、基板上
に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆
積する。そして、ＴＩＡｌＮ膜を、例えば異方性ドライ
エッチングによりエッチバックして、図９（ｃ）に示す
断面において、ハードマスク３７，上部バリアメタル３
６，Ｐｔ膜３５，ＢＳＴ膜３４及びダミー下部電極３３
ｂの各側面に亘って、導体サイドウォール４０を形成す
る。ただし、開口６１の側壁などダミーセル領域Ｒdcが
存在しない断面においては、導体サイドウォール４０
は、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４
及びＰｔ膜３５の各側面に亘って形成される。また、ハ
ードマスク３７の開口６１内においては、上部バリアメ
タル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面上に、Ｔ
ｉＡｌＮからなる導体サイドウォール４０が形成され
る。
に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆
積する。そして、ＴＩＡｌＮ膜を、例えば異方性ドライ
エッチングによりエッチバックして、図９（ｃ）に示す
断面において、ハードマスク３７，上部バリアメタル３
６，Ｐｔ膜３５，ＢＳＴ膜３４及びダミー下部電極３３
ｂの各側面に亘って、導体サイドウォール４０を形成す
る。ただし、開口６１の側壁などダミーセル領域Ｒdcが
存在しない断面においては、導体サイドウォール４０
は、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４
及びＰｔ膜３５の各側面に亘って形成される。また、ハ
ードマスク３７の開口６１内においては、上部バリアメ
タル３６，Ｐｔ膜３５及びＢＳＴ膜３４の側面上に、Ｔ
ｉＡｌＮからなる導体サイドウォール４０が形成され
る。
【００９１】次に、第３層間絶縁膜４１を堆積した後、
ＣＭＰにより第３層間絶縁膜４１の平坦化を行なう。そ
して、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫
通してビット線プラグ２０ｂに到達するコンタクト孔を
形成した後、コンタクト孔の側面上に絶縁体サイドウォ
ール５２を形成する。次に、第３層間絶縁膜４１及び第
２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到
達するコンタクト孔を形成する。そして、Ｃｕ膜の堆積
とＣＭＰとを行なって、各コンタクト孔にＣｕ膜を埋め
込むことにより、上層ビット線プラグ５１とＣｕ配線４
２とを形成する。
ＣＭＰにより第３層間絶縁膜４１の平坦化を行なう。そ
して、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫
通してビット線プラグ２０ｂに到達するコンタクト孔を
形成した後、コンタクト孔の側面上に絶縁体サイドウォ
ール５２を形成する。次に、第３層間絶縁膜４１及び第
２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到
達するコンタクト孔を形成する。そして、Ｃｕ膜の堆積
とＣＭＰとを行なって、各コンタクト孔にＣｕ膜を埋め
込むことにより、上層ビット線プラグ５１とＣｕ配線４
２とを形成する。
【００９２】その後、第４層間絶縁膜５５の堆積及び平
坦化と、第４層間絶縁膜５５へのコンタクト孔及びトレ
ンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜
の埋込により、ビット線５３を形成する（デュアルダマ
シン法）。これにより、図８に示すメモリセルの構造が
得られる。
坦化と、第４層間絶縁膜５５へのコンタクト孔及びトレ
ンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜
の埋込により、ビット線５３を形成する（デュアルダマ
シン法）。これにより、図８に示すメモリセルの構造が
得られる。
【００９３】本実施形態における製造方法によると、第
３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜
３５（上部バリアメタル３６）の上に到達するコンタク
ト孔を形成する工程を回避することができるので、第１
の実施形態における製造方法と同様に、還元性雰囲気に
さらされることに起因する容量絶縁膜３４ａの特性の劣
化を確実に抑制することができる。
３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜
３５（上部バリアメタル３６）の上に到達するコンタク
ト孔を形成する工程を回避することができるので、第１
の実施形態における製造方法と同様に、還元性雰囲気に
さらされることに起因する容量絶縁膜３４ａの特性の劣
化を確実に抑制することができる。
【００９４】また、記憶容量部ＭＣが筒状の構造をして
いることから、基板の単位面積当たりの容量が増大する
ので、高密度にメモリセルを配置したＤＲＡＭを得るこ
とができる。
いることから、基板の単位面積当たりの容量が増大する
ので、高密度にメモリセルを配置したＤＲＡＭを得るこ
とができる。
【００９５】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ3 によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。
【００９６】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。
【００９７】なお、本実施形態においては、筒状記憶容
量部の構造をビット線上置き型のメモリセルに適用した
例を説明したが、図９に示す筒状の記憶容量部の構造
は、ビット線下置き型のメモリセルに適用することも可
能である。
量部の構造をビット線上置き型のメモリセルに適用した
例を説明したが、図９に示す筒状の記憶容量部の構造
は、ビット線下置き型のメモリセルに適用することも可
能である。
【００９８】（その他の実施形態）上記第５，第６の実
施形態においては、ゲート配線となるポリシリコン膜を
局所配線として用いたが、第５，第６の実施形態のよう
なビット線上置き型構造を有するＤＲＡＭメモリセルに
おいても、第２，第４の実施形態と同様の構造を採るこ
とができる。すなわち、ビット線上置き型構造を有する
ＤＲＡＭメモリセルにおいて、図３に示す埋め込みＷ膜
からなる局所配線２３や、図５に示す不純物拡散層から
なる局所配線２５を設けてもよい。
施形態においては、ゲート配線となるポリシリコン膜を
局所配線として用いたが、第５，第６の実施形態のよう
なビット線上置き型構造を有するＤＲＡＭメモリセルに
おいても、第２，第４の実施形態と同様の構造を採るこ
とができる。すなわち、ビット線上置き型構造を有する
ＤＲＡＭメモリセルにおいて、図３に示す埋め込みＷ膜
からなる局所配線２３や、図５に示す不純物拡散層から
なる局所配線２５を設けてもよい。
【００９９】上記各実施形態においては、本発明をＤＲ
ＡＭとロジック回路とを備えた混載型半導体記憶装置に
適用した例を示したが、本発明はかかる実施形態に限定
されるものではなく、汎用ＤＲＡＭに対しても適用する
ことができる。
ＡＭとロジック回路とを備えた混載型半導体記憶装置に
適用した例を示したが、本発明はかかる実施形態に限定
されるものではなく、汎用ＤＲＡＭに対しても適用する
ことができる。
【０１００】また、本発明は、ＦｅＲＡＭ等の強誘電体
膜を容量絶縁膜として用いた半導体記憶装置に対しても
適用することができる。その場合にも、汎用メモリ型又
はメモリ・ロジック混載型のいずれであってもよい。
膜を容量絶縁膜として用いた半導体記憶装置に対しても
適用することができる。その場合にも、汎用メモリ型又
はメモリ・ロジック混載型のいずれであってもよい。
【０１０１】上記第２〜第６の実施形態においても、導
体サイドウォール４０は、図１（ｂ）に示すと同様に、
Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３
４の側面を完全に覆っている。これにより、容量絶縁膜
３４ａへの不純物の混入などを確実に防止するバリア層
としての機能を高く発揮することができる。ただし、本
発明においては、必ずしも導体サイドウォール４０がＰ
ｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４
の側面を完全に覆っている必要はない。
体サイドウォール４０は、図１（ｂ）に示すと同様に、
Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３
４の側面を完全に覆っている。これにより、容量絶縁膜
３４ａへの不純物の混入などを確実に防止するバリア層
としての機能を高く発揮することができる。ただし、本
発明においては、必ずしも導体サイドウォール４０がＰ
ｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４
の側面を完全に覆っている必要はない。
【０１０２】なお、上記第１〜第５の実施形態において
は、上部電極の上にハードマスクを形成したが、上部電
極や下部電極の導体材料の種類によっては、上記ハード
マスクの代わりにレジストマスクを形成してもよい。た
だし、ハードマスクを用いることにより、エッチング時
におけるマスクパターンの崩れを抑制することができる
ので、パターニング精度の向上を図ることができる。
は、上部電極の上にハードマスクを形成したが、上部電
極や下部電極の導体材料の種類によっては、上記ハード
マスクの代わりにレジストマスクを形成してもよい。た
だし、ハードマスクを用いることにより、エッチング時
におけるマスクパターンの崩れを抑制することができる
ので、パターニング精度の向上を図ることができる。
【０１０３】
【発明の効果】本発明によれば、上部電極を露出させる
ことなく確実に上部電極と上層配線とを電気的に接続す
ることができるため、容量絶縁膜の特性の劣化の小さい
半導体記憶装置を実現することができる。
ことなく確実に上部電極と上層配線とを電気的に接続す
ることができるため、容量絶縁膜の特性の劣化の小さい
半導体記憶装置を実現することができる。
【図１】（ａ），（ｂ）は、それぞれ順に、本発明の第
１の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図、及び上部電極・導体サイドウ
ォール構造を示す平面図である。
１の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図、及び上部電極・導体サイドウ
ォール構造を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体記憶装置の製造工程を示す断面図である。
おける半導体記憶装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。
置のうちメモリ部の一部の構造を示す断面図である。
【図４】本発明の第３の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。
置のうちメモリ部の一部の構造を示す断面図である。
【図５】本発明の第４の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。
置のうちメモリ部の一部の構造を示す断面図である。
【図６】本発明の第５の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。
置のうちメモリ部の一部の構造を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態に
おける半導体記憶装置の製造工程を示す断面図である。
おける半導体記憶装置の製造工程を示す断面図である。
【図８】本発明の第６の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。
置のうちメモリ部の一部の構造を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第６の実施形態に
おける半導体記憶装置の製造工程を示す断面図である。
おける半導体記憶装置の製造工程を示す断面図である。
１０ 半導体基板 １１ 素子分離用絶縁膜 １２ ゲート電極 １３ ソース領域 １４ ゲート酸化膜 １５ ゲート電極 １６ 酸化膜サイドウォール １８ 第１層間絶縁膜 ２０ａ 下層メモリセルプラグ ２０ｂ ビット線プラグ ２１ａ ビット線 ２１ｂ 局所配線 ２２ 第２層間絶縁膜 ３０ａ 上層メモリセルプラグ ３０ｂ ダミーセルプラグ ３０ｃ 配線プラグ ビット線 ３２ａ 下部バリアメタル ３２ｂ ダミーバリアメタル ３３ａ 下部電極 ３３ｂ ダミー下部電極 ３４ａ 容量絶縁膜 ３４ｂ 容量絶縁膜延長部 ３５ａ 上部電極 ３５ｂ 上部電極延長部 ３６ 上部バリアメタル ３７ ハードマスク ４０ 導体サイドウォール ４１ 第３層間絶縁膜 ４２ Ｃｕ配線
フロントページの続き (72)発明者 皷谷 昭彦 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F083 AD24 AD48 AD56 GA21 JA14 JA36 JA37 JA38 JA39 MA06 MA16 MA17 MA20 NA01 NA08 PR39 PR40
Claims (12)
- 【請求項１】 半導体基板上の絶縁層の上に設けられ、
下部電極，上部電極及び下部電極と上部電極との間に介
在する容量絶縁膜から構成される記憶容量部と、 上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続
して設けられた容量絶縁膜延長部及び上部電極延長部
と、 上記上部電極延長部及び上記容量絶縁膜延長部の下方に
位置する部分を含むように設けられたダミー導体部材
と、 上記上部電極延長部及び容量絶縁膜延長部の側面に亘っ
て設けられ、上記ダミー導体部材に接続される導体サイ
ドウォールと、 上記ダミー導体部材に電気的に接続される上層配線とを
備えている半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記導体サイドウォールは、上記上部電極延長部及び容
量絶縁膜延長部の側面を全周に亘って覆っていることを
特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 上記ダミー導体部材は、上記下部電極と同じ導体膜から
形成されたダミー下部電極であり、 上記導体サイドウォールは、上記上部電極延長部と上記
ダミー下部電極とを互いに接続していることを特徴とす
る半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 上記絶縁層を挟んで上記記憶容量部の下方に形成された
ビット線と、 上記ビット線と同じ導体膜から形成された局所配線と、 上記絶縁層を貫通してダミー下部電極と上記局所配線と
を接続する導体プラグとをさらに備えていることを特徴
とする半導体記憶装置。 - 【請求項５】 請求項３記載の半導体記憶装置におい
て、 上記絶縁層の下方において半導体基板上に設けられた素
子分離用絶縁膜と、 上記半導体基板の上記素子分離用絶縁膜によって囲まれ
る領域に設けられ、ゲート電極と上記半導体基板内で上
記ゲート電極の両側に設けられた不純物拡散層とを有す
るメモリセルトランジスタと、 上記素子分離用絶縁膜の上に設けられ、上記ゲート電極
と同じ導体膜から形成された局所配線と、 上記層間絶縁膜を貫通して上記局所配線に接続される導
体プラグとをさらに備えていることを特徴とする半導体
記憶装置。 - 【請求項６】 請求項３記載の半導体記憶装置におい
て、 上記半導体基板に設けられ、ゲート電極と上記半導体基
板内で上記ゲート電極の両側に設けられた不純物拡散層
とを有するメモリセルトランジスタと、 上記半導体基板の上記不純物拡散層とは離間して設けら
れたもう１つの不純物拡散層から形成された局所配線
と、 上記絶縁層を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えていることを特徴とする半導体記憶
装置。 - 【請求項７】 請求項１又は２記載の半導体記憶装置に
おいて、 上記ダミー導体部材は、上記絶縁層に設けられたトレン
チを埋める導体膜からなる局所配線であることを特徴等
する半導体記憶装置。 - 【請求項８】 請求項１又は２記載の半導体記憶装置に
おいて、 上記ダミー導体部材は、上記下部電極と同じ導体膜から
形成されたダミー下部電極であり、 上記導体サイドウォールは、上記上部電極延長部と上記
ダミー下部電極とに接触しており、 上記上層配線は上記ダミー下部電極に接触していること
を特徴とする半導体記憶装置。 - 【請求項９】 請求項１〜８のうちいずれか１つに記載
の半導体記憶装置において、 上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上
部電極を有していることを特徴とする半導体記憶装置。 - 【請求項１０】 下部電極，上部電極及び下部電極と上
部電極との間に介在する容量絶縁膜から構成される記憶
容量部と、上記記憶容量部の上部電極に電気的に接続さ
れる上層配線とを備えている半導体記憶装置の製造方法
であって、 半導体基板上の絶縁層の上に第１の導体膜を形成した
後、第１の導体膜をパターニングして、互いに離れた位
置に下部電極とダミー用膜とを形成する工程（ａ）と、 上記下部電極及び上記ダミー下部電極用膜を覆う誘電体
膜を形成する工程（ｂ）と、 上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）
と、 上記第２の導体膜の上に、上記下部電極の全体及び上記
ダミー用膜の一部を覆うエッチングマスクを形成する工
程（ｄ）と、 上記第２の導体膜，上記誘電体膜及び上記ダミー用膜を
パターニングして、上記誘電体膜から上記容量絶縁膜及
び容量絶縁膜延長部を形成し、上記第２の導体膜から上
記上部電極及び上部電極延長部を形成し、上記ダミー用
膜からダミー下部電極を形成する工程（ｅ）と、 上記工程（ｅ）の後に、基板上に第３の導体膜を堆積し
た後、異方性エッチングにより第３の導体膜をエッチバ
ックして、上記第２の導体膜，上記誘電体膜及びダミー
下部電極の側端面のうち露出している領域を覆う導体サ
イドウォールを形成する工程（ｆ）とを含んでいる半導
体記憶装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体記憶装置の製
造方法において、 上記工程（ｄ）では、上記エッチングマスクとしてハー
ドマスクを形成することを特徴とする半導体記憶装置の
製造方法。 - 【請求項１２】 請求項１０記載の半導体記憶装置の製
造方法において、 上記工程（ａ）の前に、 上記絶縁層の上に段差用絶縁膜を形成する工程と、 上記段差用絶縁膜に、上記記憶容量部が形成される第１
の開口部と上記ダミー下部電極が形成される第２の開口
部とを形成する工程とをさらに含み、 上記工程（ａ）では、上記第１の開口部の側面及び底面
の上に上記下部電極を形成し、上記第２の開口部の側面
及び底面の上に上記ダミー下部電極を形成しておいて、 上記工程（ｄ）では、上記第２の開口部の一部のみを覆
うように上記エッチングマスクを形成することを特徴と
する半導体記憶装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000409A JP3768102B2 (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置及びその製造方法 |
| EP01273090A EP1359622A4 (en) | 2001-01-05 | 2001-12-28 | SEMI-CONDUCTOR MIRROR AND PROCESS FOR MANUFACTURING |
| CNB018217338A CN1269216C (zh) | 2001-01-05 | 2001-12-28 | 半导体存储器件及其制造方法 |
| US10/203,430 US6784474B2 (en) | 2001-01-05 | 2001-12-28 | Semiconductor memory device and method for fabricating the same |
| KR10-2003-7006775A KR100500949B1 (ko) | 2001-01-05 | 2001-12-28 | 반도체기억장치 및 그 제조방법 |
| PCT/JP2001/011672 WO2002056383A1 (fr) | 2001-01-05 | 2001-12-28 | Mémoire à semi-conducteurs et procédé de fabrication |
| TW090133229A TW522556B (en) | 2001-01-05 | 2001-12-31 | Semiconductor storage device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000409A JP3768102B2 (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002203951A true JP2002203951A (ja) | 2002-07-19 |
| JP3768102B2 JP3768102B2 (ja) | 2006-04-19 |
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ID=18869199
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000409A Expired - Fee Related JP3768102B2 (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置及びその製造方法 |
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|---|---|
| US (1) | US6784474B2 (ja) |
| EP (1) | EP1359622A4 (ja) |
| JP (1) | JP3768102B2 (ja) |
| KR (1) | KR100500949B1 (ja) |
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