JPH10242147A - 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 - Google Patents
半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法Info
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- JPH10242147A JPH10242147A JP9044247A JP4424797A JPH10242147A JP H10242147 A JPH10242147 A JP H10242147A JP 9044247 A JP9044247 A JP 9044247A JP 4424797 A JP4424797 A JP 4424797A JP H10242147 A JPH10242147 A JP H10242147A
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Abstract
(57)【要約】
【課題】本発明は、ボーダーレスコンタクト技術を用い
て形成される半導体装置において、ダマシン構造の配線
層を下層のコンタクト部と確実に接続できるようにする
ことを最も主要な特徴とする。 【解決手段】たとえば、第２の層間絶縁膜２０に下層の
コンタクト部１９Ｂにつながる溝２０ｂを形成した後、
その底面に露出するコンタクト部１９Ｂを選択的にエッ
チングする。そして、溝２０ｂの底面を平坦化して、溝
２０ｂの形成時に、配線層２１Ｂとコンタクト部１９Ｂ
とのコンタクト面に形成される微小な凹部を除去する。
こうして、配線層２１Ｂを形成するための、溝２０ｂ内
への、バリアメタル層２１ａおよびメタル層２１ｂの成
膜性を高める構成となっている。
て形成される半導体装置において、ダマシン構造の配線
層を下層のコンタクト部と確実に接続できるようにする
ことを最も主要な特徴とする。 【解決手段】たとえば、第２の層間絶縁膜２０に下層の
コンタクト部１９Ｂにつながる溝２０ｂを形成した後、
その底面に露出するコンタクト部１９Ｂを選択的にエッ
チングする。そして、溝２０ｂの底面を平坦化して、溝
２０ｂの形成時に、配線層２１Ｂとコンタクト部１９Ｂ
とのコンタクト面に形成される微小な凹部を除去する。
こうして、配線層２１Ｂを形成するための、溝２０ｂ内
への、バリアメタル層２１ａおよびメタル層２１ｂの成
膜性を高める構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法ならびに半導体記憶装置およびその製造
方法に関するもので、特に、ボーダーレスコンタクト技
術を採用した配線構造を有する半導体装置やスタック型
キャパシタを用いたＤＲＡＭ（Dynamic Random Access
Memory）に使用されるものである。
びその製造方法ならびに半導体記憶装置およびその製造
方法に関するもので、特に、ボーダーレスコンタクト技
術を採用した配線構造を有する半導体装置やスタック型
キャパシタを用いたＤＲＡＭ（Dynamic Random Access
Memory）に使用されるものである。
【０００２】
【従来の技術】近年、半導体デバイスは半導体プロセス
技術の進歩にともなって微細化が進み、集積度の向上に
はめざましいものがある。
技術の進歩にともなって微細化が進み、集積度の向上に
はめざましいものがある。
【０００３】すなわち、配線層間をコンタクト・ヴィア
で接続する構造の半導体装置においては、従来、リソグ
ラフィー工程でのパターンの合わせずれ、寸法のばらつ
き、さらにはコンタクトホールのエッチングの深さにば
らつきがあることなどを考慮して、コンタクト部分の配
線層の幅を増加させるようにしている。しかし、このよ
うな合わせ余裕の確保は、チップ面積の増大を引き起こ
し、半導体デバイスの微細化の妨げとなる。
で接続する構造の半導体装置においては、従来、リソグ
ラフィー工程でのパターンの合わせずれ、寸法のばらつ
き、さらにはコンタクトホールのエッチングの深さにば
らつきがあることなどを考慮して、コンタクト部分の配
線層の幅を増加させるようにしている。しかし、このよ
うな合わせ余裕の確保は、チップ面積の増大を引き起こ
し、半導体デバイスの微細化の妨げとなる。
【０００４】そのため、最近では、ＣＭＰ（Chemical M
echanical Polishing ）法などの研磨加工技術を用い、
下層および上層の配線間における層間絶縁膜の完全平坦
化を行って絶縁膜のエッチング量をそろえることで、合
わせ余裕をもたないボーダーレスなコンタクト技術が多
用されてきている。
echanical Polishing ）法などの研磨加工技術を用い、
下層および上層の配線間における層間絶縁膜の完全平坦
化を行って絶縁膜のエッチング量をそろえることで、合
わせ余裕をもたないボーダーレスなコンタクト技術が多
用されてきている。
【０００５】図２１は、上記ボーダーレスコンタクト技
術を用いて形成された、従来の典型的な半導体装置の要
部の構成を概略的に示すものである。
術を用いて形成された、従来の典型的な半導体装置の要
部の構成を概略的に示すものである。
【０００６】たとえば、この半導体装置は、ｐ型シリコ
ン基板１０１の表面に選択的にシリコン酸化膜からなる
素子分離絶縁膜１０２が埋め込まれて、素子分離領域１
０１ａが形成されている。この素子分離領域１０１ａに
おける上記シリコン基板１０１の上面には、ゲート電極
１０３Ａが設けられている。
ン基板１０１の表面に選択的にシリコン酸化膜からなる
素子分離絶縁膜１０２が埋め込まれて、素子分離領域１
０１ａが形成されている。この素子分離領域１０１ａに
おける上記シリコン基板１０１の上面には、ゲート電極
１０３Ａが設けられている。
【０００７】一方、上記素子分離領域１０１ａを除く、
素子領域１０１ｂにおける上記シリコン基板１０１の上
面には、ゲート酸化膜１０４を介して、ゲート電極１０
３Ｂが設けられている。
素子領域１０１ｂにおける上記シリコン基板１０１の上
面には、ゲート酸化膜１０４を介して、ゲート電極１０
３Ｂが設けられている。
【０００８】ゲート電極１０３Ａ，１０３Ｂは、それぞ
れ、ポリシリコン１０３ａとタングステンシリサイド１
０３ｂとからなる積層構造を有している。そして、ゲー
ト電極１０３Ａ，１０３Ｂの上面および側面には、それ
ぞれ、シリコン窒化膜からなるゲート上絶縁膜１０５お
よびゲート側壁絶縁膜１０６が設けられている。
れ、ポリシリコン１０３ａとタングステンシリサイド１
０３ｂとからなる積層構造を有している。そして、ゲー
ト電極１０３Ａ，１０３Ｂの上面および側面には、それ
ぞれ、シリコン窒化膜からなるゲート上絶縁膜１０５お
よびゲート側壁絶縁膜１０６が設けられている。
【０００９】また、上記素子領域１０１ｂにおける上記
シリコン基板１０１の表面には、上記ゲート電極１０３
Ｂをマスクにして、ソース・ドレイン領域となるｎ型の
浅い拡散層１０７，１０７が形成されている。
シリコン基板１０１の表面には、上記ゲート電極１０３
Ｂをマスクにして、ソース・ドレイン領域となるｎ型の
浅い拡散層１０７，１０７が形成されている。
【００１０】そして、上記ゲート電極１０３Ａ，１０３
Ｂ上を含む、上記シリコン基板１０１の全面に形成され
た第１の層間絶縁膜１０８に、上記ゲート電極１０３Ａ
につながるプラグ部１０９Ａと、上記拡散層１０７，１
０７のいずれか一方につながるコンタクト部１０９Ｂと
が形成されている。
Ｂ上を含む、上記シリコン基板１０１の全面に形成され
た第１の層間絶縁膜１０８に、上記ゲート電極１０３Ａ
につながるプラグ部１０９Ａと、上記拡散層１０７，１
０７のいずれか一方につながるコンタクト部１０９Ｂと
が形成されている。
【００１１】上記プラグ部１０９Ａおよび上記コンタク
ト部１０９Ｂは、それぞれ、上記第１の層間絶縁膜１０
８に形成されたコンタクトホール１０８ａの、少なくと
も底面および側面に形成されたＴｉ／ＴｉＮからなるバ
リアメタル層１０９ａを介して、上記ホール１０８ａ内
にタングステンまたはアルミニウムからなるメタル層１
０９ｂが埋め込まれた構造となっている。
ト部１０９Ｂは、それぞれ、上記第１の層間絶縁膜１０
８に形成されたコンタクトホール１０８ａの、少なくと
も底面および側面に形成されたＴｉ／ＴｉＮからなるバ
リアメタル層１０９ａを介して、上記ホール１０８ａ内
にタングステンまたはアルミニウムからなるメタル層１
０９ｂが埋め込まれた構造となっている。
【００１２】さらに、上記プラグ部１０９Ａおよび上記
コンタクト部１０９Ｂ上を含む、上記第１の層間絶縁膜
１０８の全面に形成された第２の層間絶縁膜１１０に、
上記プラグ部１０９Ａにつながるプラグ部１１１Ａと、
上記コンタクト部１０９Ｂにつながる配線層１１１Ｂと
が形成されている。
コンタクト部１０９Ｂ上を含む、上記第１の層間絶縁膜
１０８の全面に形成された第２の層間絶縁膜１１０に、
上記プラグ部１０９Ａにつながるプラグ部１１１Ａと、
上記コンタクト部１０９Ｂにつながる配線層１１１Ｂと
が形成されている。
【００１３】上記プラグ部１１１Ａおよび上記配線層１
１１Ｂは、それぞれ、上記第２の層間絶縁膜１１０に形
成されたコンタクトホール１１０ａおよび溝１１０ｂ
の、少なくとも底面および側面に形成されたＴｉ／Ｔｉ
Ｎからなるバリアメタル層１１１ａを介して、上記ホー
ル１１０ａおよび溝１１０ｂ内にタングステンまたはア
ルミニウムからなるメタル層１１１ｂが埋め込まれた構
造となっている。
１１Ｂは、それぞれ、上記第２の層間絶縁膜１１０に形
成されたコンタクトホール１１０ａおよび溝１１０ｂ
の、少なくとも底面および側面に形成されたＴｉ／Ｔｉ
Ｎからなるバリアメタル層１１１ａを介して、上記ホー
ル１１０ａおよび溝１１０ｂ内にタングステンまたはア
ルミニウムからなるメタル層１１１ｂが埋め込まれた構
造となっている。
【００１４】さて、上記した構成の半導体装置におい
て、たとえば、上記第２の層間絶縁膜１１０を選択的に
ＲＩＥ（Reactive Ion Etching）法により加工し、上記
コンタクトホール１１０ａおよび上記溝１１０ｂをそれ
ぞれ形成する場合、上記第２の層間絶縁膜１１０の上面
をＣＭＰ法により平坦化した後、リソグラフィー工程で
のパターンの合わせずれ、寸法のばらつき、さらには上
記第２の層間絶縁膜１１０の膜厚のばらつきなどを考慮
して、ＲＩＥ法によるエッチング量をオーバー目にして
上記第２の層間絶縁膜１１０の加工が行われる。
て、たとえば、上記第２の層間絶縁膜１１０を選択的に
ＲＩＥ（Reactive Ion Etching）法により加工し、上記
コンタクトホール１１０ａおよび上記溝１１０ｂをそれ
ぞれ形成する場合、上記第２の層間絶縁膜１１０の上面
をＣＭＰ法により平坦化した後、リソグラフィー工程で
のパターンの合わせずれ、寸法のばらつき、さらには上
記第２の層間絶縁膜１１０の膜厚のばらつきなどを考慮
して、ＲＩＥ法によるエッチング量をオーバー目にして
上記第２の層間絶縁膜１１０の加工が行われる。
【００１５】このため、上記第２の層間絶縁膜１１０の
加工時には、上記プラグ部１０９Ａおよび上記コンタク
ト部１０９Ｂにそれぞれに接する、上記第１の層間絶縁
膜１０８の一部がオーバーエッチングされて、凹部１１
２ａ，１１２ｂが形成される。通常、凹部１１２ａ，１
１２ｂは、上記したリソグラフィー工程でのパターンの
合わせずれ、寸法のばらつき、上記第２の層間絶縁膜１
１０の膜厚のばらつきなどが複合的、かつ、ランダムに
影響し、さまざまな大きさとなる。
加工時には、上記プラグ部１０９Ａおよび上記コンタク
ト部１０９Ｂにそれぞれに接する、上記第１の層間絶縁
膜１０８の一部がオーバーエッチングされて、凹部１１
２ａ，１１２ｂが形成される。通常、凹部１１２ａ，１
１２ｂは、上記したリソグラフィー工程でのパターンの
合わせずれ、寸法のばらつき、上記第２の層間絶縁膜１
１０の膜厚のばらつきなどが複合的、かつ、ランダムに
影響し、さまざまな大きさとなる。
【００１６】凹部１１２ｂのように、その面積が大きい
場合にはさほど問題とはならないが、凹部１１２ａのよ
うに面積が微小な場合、この凹部１１２ａ内への上記バ
リアメタル層１１１ａおよび上記メタル層１１１ｂの形
成が不十分となってボイドの発生を招いたり、この部分
での導電膜の十分なカバレジが期待できないという欠点
があった。これらは、コンタクト抵抗の上昇やばらつき
または配線の信頼性の低下を抑制する上で不利となる。
場合にはさほど問題とはならないが、凹部１１２ａのよ
うに面積が微小な場合、この凹部１１２ａ内への上記バ
リアメタル層１１１ａおよび上記メタル層１１１ｂの形
成が不十分となってボイドの発生を招いたり、この部分
での導電膜の十分なカバレジが期待できないという欠点
があった。これらは、コンタクト抵抗の上昇やばらつき
または配線の信頼性の低下を抑制する上で不利となる。
【００１７】また、このような不具合は、プラグ部１１
１Ａおよび配線層１１１Ｂの形成に限らず、たとえば、
下層および上層の配線層間を接続するコンタクト・ヴィ
アの形成や、スタック型キャパシタを用いたＤＲＡＭで
の蓄積電極の形成においても同様である。
１Ａおよび配線層１１１Ｂの形成に限らず、たとえば、
下層および上層の配線層間を接続するコンタクト・ヴィ
アの形成や、スタック型キャパシタを用いたＤＲＡＭで
の蓄積電極の形成においても同様である。
【００１８】たとえば、ＤＲＡＭのセルのレイアウトに
おいては、チップ面積の低減を図る目的で、ボーダーレ
スコンタクト技術が用いられてきている。ＤＲＡＭのセ
ルの場合、微細化にともなって１ビットあたりの占有面
積は減少させても、キャパシタの蓄積容量は数１０ｆＦ
程度を確保しなければならない。そのため、微細化の進
むＤＲＡＭにおいては、キャパシタにスタック型やトレ
ンチ型といった三次元の構造が採用されている。
おいては、チップ面積の低減を図る目的で、ボーダーレ
スコンタクト技術が用いられてきている。ＤＲＡＭのセ
ルの場合、微細化にともなって１ビットあたりの占有面
積は減少させても、キャパシタの蓄積容量は数１０ｆＦ
程度を確保しなければならない。そのため、微細化の進
むＤＲＡＭにおいては、キャパシタにスタック型やトレ
ンチ型といった三次元の構造が採用されている。
【００１９】また、キャパシタ絶縁膜の材料として、シ
リコン酸化膜やシリコン窒化膜といったものから、二酸
化タンタル（Ｔａ2 Ｏ5 ）やチタン酸ストロンチウム
（ＳｒＴｉＯ3 （ＳＴＯ））、チタン酸バリウム スト
ロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴＯ））と
いった高誘電体薄膜の使用が検討されている。
リコン酸化膜やシリコン窒化膜といったものから、二酸
化タンタル（Ｔａ2 Ｏ5 ）やチタン酸ストロンチウム
（ＳｒＴｉＯ3 （ＳＴＯ））、チタン酸バリウム スト
ロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴＯ））と
いった高誘電体薄膜の使用が検討されている。
【００２０】しかし、これら高誘電体薄膜を０．２０μ
ｍ以下の最小加工寸法で作成する、１ＧビットＤＲＡＭ
以降の高集積化された半導体記憶装置に適用するために
は、この薄膜を蓄積電極上に均一で、しかも、高品位に
形成しなければならない。このため、微細化にともなっ
て、フィン型や表面の粗面化といった複雑な加工が施さ
れている蓄積電極のメリットが損われる結果となる。こ
れは、高誘電体薄膜は酸化膜換算膜厚では薄膜である
が、実膜厚が比較的厚くなるために、その効果があまり
およばなくなるためである。
ｍ以下の最小加工寸法で作成する、１ＧビットＤＲＡＭ
以降の高集積化された半導体記憶装置に適用するために
は、この薄膜を蓄積電極上に均一で、しかも、高品位に
形成しなければならない。このため、微細化にともなっ
て、フィン型や表面の粗面化といった複雑な加工が施さ
れている蓄積電極のメリットが損われる結果となる。こ
れは、高誘電体薄膜は酸化膜換算膜厚では薄膜である
が、実膜厚が比較的厚くなるために、その効果があまり
およばなくなるためである。
【００２１】また、複雑な形状の蓄積電極では、キャパ
シタのリーク電流の増加、耐圧の劣化、および、信頼性
の低下を招く。そのため、キャパシタ絶縁膜に高誘電体
薄膜を用いる場合には、蓄積電極は単純な形状とするの
が望ましい。
シタのリーク電流の増加、耐圧の劣化、および、信頼性
の低下を招く。そのため、キャパシタ絶縁膜に高誘電体
薄膜を用いる場合には、蓄積電極は単純な形状とするの
が望ましい。
【００２２】図２２は、単純なスタック型のキャパシタ
を用いた、従来のＤＲＡＭのセル構造を示すものであ
る。
を用いた、従来のＤＲＡＭのセル構造を示すものであ
る。
【００２３】たとえば、ｎ型シリコン基板２０１には、
その表面に素子分離用のトレンチ部２０２が選択的に形
成されているとともに、ゲート電極２０３をマスクにし
て、ソース・ドレイン領域となるｐ型拡散層２０４がそ
れぞれ形成されて、複数のＭＯＳトランジスタが設けら
れている。
その表面に素子分離用のトレンチ部２０２が選択的に形
成されているとともに、ゲート電極２０３をマスクにし
て、ソース・ドレイン領域となるｐ型拡散層２０４がそ
れぞれ形成されて、複数のＭＯＳトランジスタが設けら
れている。
【００２４】上記ゲート電極２０３は、それぞれ、上記
シリコン基板２０１上にゲート酸化膜２０５を介して積
層された、ポリシリコンとタングステンシリサイドとか
らなっている。また、各ゲート電極２０３の上面および
側面は、絶縁膜２０６によって覆われている。
シリコン基板２０１上にゲート酸化膜２０５を介して積
層された、ポリシリコンとタングステンシリサイドとか
らなっている。また、各ゲート電極２０３の上面および
側面は、絶縁膜２０６によって覆われている。
【００２５】そして、上記ＭＯＳトランジスタの、ソー
ス・ドレイン領域の一方の拡散層２０４には、ポリシリ
コンとタングステンシリサイドとからなるビット線２０
７が接続されている。
ス・ドレイン領域の一方の拡散層２０４には、ポリシリ
コンとタングステンシリサイドとからなるビット線２０
７が接続されている。
【００２６】また、上記ビット線２０７上を含む、上記
シリコン基板２０１の全面には層間絶縁膜２０８が形成
され、この層間絶縁膜２０８には、上記ＭＯＳトランジ
スタの、ソース・ドレイン領域の他方の拡散層２０４に
つながるプラグ部２０９が設けられている。
シリコン基板２０１の全面には層間絶縁膜２０８が形成
され、この層間絶縁膜２０８には、上記ＭＯＳトランジ
スタの、ソース・ドレイン領域の他方の拡散層２０４に
つながるプラグ部２０９が設けられている。
【００２７】さらに、上記層間絶縁膜２０８上には、上
記プラグ部２０９につながるキャパシタの蓄積電極２１
０が形成されるとともに、キャパシタ絶縁膜２１１を介
して、プレート電極２１２が設けられている。
記プラグ部２０９につながるキャパシタの蓄積電極２１
０が形成されるとともに、キャパシタ絶縁膜２１１を介
して、プレート電極２１２が設けられている。
【００２８】この場合、上記蓄積電極２１０にＲｕ膜
を、また、上記キャパシタ絶縁膜２１１にＢＳＴＯ膜を
それぞれ用いることで、単純な構造のスタック型キャパ
シタを実現している。
を、また、上記キャパシタ絶縁膜２１１にＢＳＴＯ膜を
それぞれ用いることで、単純な構造のスタック型キャパ
シタを実現している。
【００２９】しかしながら、上記したキャパシタの場
合、ＲｕをＲＩＥ法により加工して蓄積電極２１０を形
成した後、その上に、ＣＶＤ（Chemical Vapor Deposit
ion ）法によりＢＳＴＯ膜を堆積させてキャパシタ絶縁
膜２１１を形成し、さらに、プレート電極２１２を形成
するようになっている。このため、蓄積電極２１０の短
辺側を上記プラグ部２０９の幅とほぼ同一寸法により形
成するような場合においては、リソグラフィー工程での
パターンの合わせずれや寸法のばらつきなどを考慮する
と、蓄積電極２１０を形成した後にプラグ部２０９が露
出することが懸念される。
合、ＲｕをＲＩＥ法により加工して蓄積電極２１０を形
成した後、その上に、ＣＶＤ（Chemical Vapor Deposit
ion ）法によりＢＳＴＯ膜を堆積させてキャパシタ絶縁
膜２１１を形成し、さらに、プレート電極２１２を形成
するようになっている。このため、蓄積電極２１０の短
辺側を上記プラグ部２０９の幅とほぼ同一寸法により形
成するような場合においては、リソグラフィー工程での
パターンの合わせずれや寸法のばらつきなどを考慮する
と、蓄積電極２１０を形成した後にプラグ部２０９が露
出することが懸念される。
【００３０】すなわち、プラグ部２０９が表面に露出し
た状態で上記ＢＳＴＯ膜の形成を行うと、蓄積電極２１
０とは物質の異なるプラグ部２０９との間にキャパシタ
が形成されることになる。これは、キャパシタのリーク
電流の増加、耐圧の劣化、および、信頼性の低下の点
で、非常に不利なものとなる。
た状態で上記ＢＳＴＯ膜の形成を行うと、蓄積電極２１
０とは物質の異なるプラグ部２０９との間にキャパシタ
が形成されることになる。これは、キャパシタのリーク
電流の増加、耐圧の劣化、および、信頼性の低下の点
で、非常に不利なものとなる。
【００３１】このような不具合を解決するものとして、
たとえば図２３に示すように、プラグ部２０９上を含
む、上記層間絶縁膜２０８上にさらに層間絶縁膜３０１
を堆積させ、その層間絶縁膜３０１のキャパシタを形成
する領域に溝３０２を設けるとともに、この溝３０２内
に蓄積電極２１０を形成し、その溝３０２の底部で蓄積
電極２１０をプラグ部２０９と接続させるようにするこ
とで、プラグ部２０９が表面に露出するのを防ぐ方法が
提案されている。
たとえば図２３に示すように、プラグ部２０９上を含
む、上記層間絶縁膜２０８上にさらに層間絶縁膜３０１
を堆積させ、その層間絶縁膜３０１のキャパシタを形成
する領域に溝３０２を設けるとともに、この溝３０２内
に蓄積電極２１０を形成し、その溝３０２の底部で蓄積
電極２１０をプラグ部２０９と接続させるようにするこ
とで、プラグ部２０９が表面に露出するのを防ぐ方法が
提案されている。
【００３２】しかしながら、上記した構造のキャパシタ
は、上記プラグ部２０９および上記溝３０２の短辺側を
それぞれ最小寸法により形成する必要があるため、リソ
グラフィー工程でのパターンの合わせずれとキャパシタ
を形成する領域でのエッチングのオーバー分とにより、
プラグ部２０９の上面の層間絶縁膜３０１のみでなく、
層間絶縁膜２０８の一部までもが余計にエッチングさ
れ、プラグ部２０９に沿う形で凹部３０３が形成される
ことになる。
は、上記プラグ部２０９および上記溝３０２の短辺側を
それぞれ最小寸法により形成する必要があるため、リソ
グラフィー工程でのパターンの合わせずれとキャパシタ
を形成する領域でのエッチングのオーバー分とにより、
プラグ部２０９の上面の層間絶縁膜３０１のみでなく、
層間絶縁膜２０８の一部までもが余計にエッチングさ
れ、プラグ部２０９に沿う形で凹部３０３が形成される
ことになる。
【００３３】この凹部３０３は、合わせずれの程度とエ
ッチングのオーバー分とがぞれぞればらつくため、その
大きさは不均一で、さまざまなアスペクト比を有して形
成される。
ッチングのオーバー分とがぞれぞればらつくため、その
大きさは不均一で、さまざまなアスペクト比を有して形
成される。
【００３４】特に、微小な凹部３０３に対しては、蓄積
電極２１０の形成が不十分となって十分な被覆が行え
ず、この蓄積電極２１０上に形成されるキャパシタ絶縁
膜２１１やプレート電極２１２の十分なカバレジが期待
できないという欠点があった。このようなキャパシタ
は、リーク電流の増加を招くことになるため、信頼性の
低下が問題となっている。
電極２１０の形成が不十分となって十分な被覆が行え
ず、この蓄積電極２１０上に形成されるキャパシタ絶縁
膜２１１やプレート電極２１２の十分なカバレジが期待
できないという欠点があった。このようなキャパシタ
は、リーク電流の増加を招くことになるため、信頼性の
低下が問題となっている。
【００３５】
【発明が解決しようとする課題】上記したように、従来
においては、リソグラフィー工程でのパターンの合わせ
ずれを考慮した合わせ余裕をもたないボーダーレスなコ
ンタクト技術の採用により、半導体デバイスは微細化お
よび高集積化が図られているものの、第一および第二の
導電層の間の第二の絶縁膜に、第一の導電層との接続の
ためのコンタクトホールや溝を形成する際には、下地の
第一の絶縁膜が平坦化されていたとしても、第二の絶縁
膜の膜厚のばらつきやエッチングのばらつきを考慮する
と、必然的にオーバー分を含んでエッチングが行われる
ことになるため、エッチングのオーバー分で下地の第一
の絶縁膜もエッチングされ、第一の導電層の近傍に合わ
せずれの程度とエッチングのオーバー分とに応じた凹部
が形成されるという欠点があった。
においては、リソグラフィー工程でのパターンの合わせ
ずれを考慮した合わせ余裕をもたないボーダーレスなコ
ンタクト技術の採用により、半導体デバイスは微細化お
よび高集積化が図られているものの、第一および第二の
導電層の間の第二の絶縁膜に、第一の導電層との接続の
ためのコンタクトホールや溝を形成する際には、下地の
第一の絶縁膜が平坦化されていたとしても、第二の絶縁
膜の膜厚のばらつきやエッチングのばらつきを考慮する
と、必然的にオーバー分を含んでエッチングが行われる
ことになるため、エッチングのオーバー分で下地の第一
の絶縁膜もエッチングされ、第一の導電層の近傍に合わ
せずれの程度とエッチングのオーバー分とに応じた凹部
が形成されるという欠点があった。
【００３６】合わせずれの程度は、ある決められたスペ
ックの範囲内でばらつくため、さまざまな大きさの凹部
が形成され、特に、微小な凹部が形成された場合には、
コンタクトホールや溝内への第二の導電層の形成の際
に、凹部内への第二の導電層の形成が不十分となって、
コンタクト抵抗の上昇を引き起こすなど、確実なコンタ
クトの妨げとなり、信頼性の低下を招くという問題があ
った。
ックの範囲内でばらつくため、さまざまな大きさの凹部
が形成され、特に、微小な凹部が形成された場合には、
コンタクトホールや溝内への第二の導電層の形成の際
に、凹部内への第二の導電層の形成が不十分となって、
コンタクト抵抗の上昇を引き起こすなど、確実なコンタ
クトの妨げとなり、信頼性の低下を招くという問題があ
った。
【００３７】そこで、この発明は、第一の導電層と第二
の導電層とを確実にコンタクトでき、コンタクト不良に
よる信頼性の低下を防止することが可能な半導体装置お
よびその製造方法を提供することを目的としている。
の導電層とを確実にコンタクトでき、コンタクト不良に
よる信頼性の低下を防止することが可能な半導体装置お
よびその製造方法を提供することを目的としている。
【００３８】また、この発明は、プラグ電極と蓄積電極
とを確実にコンタクトでき、コンタクト不良による信頼
性の低下を防止することが可能な半導体記憶装置および
その製造方法を提供することを目的としている。
とを確実にコンタクトでき、コンタクト不良による信頼
性の低下を防止することが可能な半導体記憶装置および
その製造方法を提供することを目的としている。
【００３９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第一の絶縁膜
中に埋め込まれた第一の導電層と、この第一の導電層を
含む、前記第一の絶縁膜の全面に形成された第二の絶縁
膜と、この第二の絶縁膜、前記第一の導電層、および、
前記第一の絶縁膜の少なくとも一部に形成された溝部
と、この溝部内に設けられ、前記第一の導電層に接続さ
れた第二の導電層とから構成されている。
めに、この発明の半導体装置にあっては、第一の絶縁膜
中に埋め込まれた第一の導電層と、この第一の導電層を
含む、前記第一の絶縁膜の全面に形成された第二の絶縁
膜と、この第二の絶縁膜、前記第一の導電層、および、
前記第一の絶縁膜の少なくとも一部に形成された溝部
と、この溝部内に設けられ、前記第一の導電層に接続さ
れた第二の導電層とから構成されている。
【００４０】また、この発明の半導体記憶装置にあって
は、情報転送用のＭＯＳトランジスタと、このＭＯＳト
ランジスタの一方のソース・ドレイン領域に電気的に接
続されたビット線と、前記ＭＯＳトランジスタの他方の
ソース・ドレイン領域に電気的に接続されたプラグ電極
と、このプラグ電極上を含んで、前記ＭＯＳトランジス
タの上面に形成された層間絶縁膜と、この層間絶縁膜お
よび前記プラグ電極の少なくとも一部に形成された溝部
と、この溝部内に設けられ、前記プラグ電極に電気的に
接続された蓄積電極と、この蓄積電極上を含む、前記層
間絶縁膜の上面に形成されたキャパシタ絶縁膜と、この
キャパシタ絶縁膜上に形成されたプレート電極とから構
成されている。
は、情報転送用のＭＯＳトランジスタと、このＭＯＳト
ランジスタの一方のソース・ドレイン領域に電気的に接
続されたビット線と、前記ＭＯＳトランジスタの他方の
ソース・ドレイン領域に電気的に接続されたプラグ電極
と、このプラグ電極上を含んで、前記ＭＯＳトランジス
タの上面に形成された層間絶縁膜と、この層間絶縁膜お
よび前記プラグ電極の少なくとも一部に形成された溝部
と、この溝部内に設けられ、前記プラグ電極に電気的に
接続された蓄積電極と、この蓄積電極上を含む、前記層
間絶縁膜の上面に形成されたキャパシタ絶縁膜と、この
キャパシタ絶縁膜上に形成されたプレート電極とから構
成されている。
【００４１】また、この発明の半導体記憶装置にあって
は、情報転送用のＭＯＳトランジスタと、このＭＯＳト
ランジスタを覆うようにして設けられた第１の層間絶縁
膜と、この第１の層間絶縁膜を介して設けられ、前記Ｍ
ＯＳトランジスタの一方のソース・ドレイン領域に電気
的に接続された第１のコンタクト部と、前記第１の層間
絶縁膜を介して設けられ、前記ＭＯＳトランジスタの他
方のソース・ドレイン領域に電気的に接続された第２の
コンタクト部と、前記コンタクト部上を含む、前記第１
の層間絶縁膜の上面に形成された第２の層間絶縁膜と、
この第２の層間絶縁膜および前記第１のコンタクト部の
少なくとも一部に形成された第１の溝部と、この第１の
溝部内に設けられ、前記第１のコンタクト部に電気的に
接続されたビット線と、このビット線上を含む、前記第
２の層間絶縁膜の上面に形成された第３の層間絶縁膜
と、この第３の層間絶縁膜および前記第２の層間絶縁膜
とともに、前記第２のコンタクト部の少なくとも一部に
形成された第２の溝部と、前記第２の溝部内に設けら
れ、前記第２のコンタクト部に電気的に接続されたプラ
グ電極と、このプラグ電極上を含む、前記第３の層間絶
縁膜の上面に形成された第４の層間絶縁膜と、この第４
の層間絶縁膜および前記プラグ電極の少なくとも一部に
形成された第３の溝部と、この第３の溝部内に設けら
れ、前記プラグ電極に電気的に接続された蓄積電極と、
この蓄積電極上を含む、前記第４の層間絶縁膜の上面に
形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜
上に形成されたプレート電極とから構成されている。
は、情報転送用のＭＯＳトランジスタと、このＭＯＳト
ランジスタを覆うようにして設けられた第１の層間絶縁
膜と、この第１の層間絶縁膜を介して設けられ、前記Ｍ
ＯＳトランジスタの一方のソース・ドレイン領域に電気
的に接続された第１のコンタクト部と、前記第１の層間
絶縁膜を介して設けられ、前記ＭＯＳトランジスタの他
方のソース・ドレイン領域に電気的に接続された第２の
コンタクト部と、前記コンタクト部上を含む、前記第１
の層間絶縁膜の上面に形成された第２の層間絶縁膜と、
この第２の層間絶縁膜および前記第１のコンタクト部の
少なくとも一部に形成された第１の溝部と、この第１の
溝部内に設けられ、前記第１のコンタクト部に電気的に
接続されたビット線と、このビット線上を含む、前記第
２の層間絶縁膜の上面に形成された第３の層間絶縁膜
と、この第３の層間絶縁膜および前記第２の層間絶縁膜
とともに、前記第２のコンタクト部の少なくとも一部に
形成された第２の溝部と、前記第２の溝部内に設けら
れ、前記第２のコンタクト部に電気的に接続されたプラ
グ電極と、このプラグ電極上を含む、前記第３の層間絶
縁膜の上面に形成された第４の層間絶縁膜と、この第４
の層間絶縁膜および前記プラグ電極の少なくとも一部に
形成された第３の溝部と、この第３の溝部内に設けら
れ、前記プラグ電極に電気的に接続された蓄積電極と、
この蓄積電極上を含む、前記第４の層間絶縁膜の上面に
形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜
上に形成されたプレート電極とから構成されている。
【００４２】また、この発明の半導体装置の製造方法に
あっては、第一の絶縁膜を介して第一の導電層を形成す
る第１の工程と、前記第一の導電層を含む、前記第一の
絶縁膜の全面に第二の絶縁膜を形成する第２の工程と、
前記第一の導電層の少なくとも一部に対応する前記第二
の絶縁膜を選択的に除去し、前記第一の導電層に達する
深さ以上の溝部を形成する第３の工程と、前記溝部の底
面に露出する、前記第一の導電層の一部を除去する第４
の工程と、前記溝部内に、前記第一の導電層につながる
第二の導電層を形成する第５の工程とからなっている。
あっては、第一の絶縁膜を介して第一の導電層を形成す
る第１の工程と、前記第一の導電層を含む、前記第一の
絶縁膜の全面に第二の絶縁膜を形成する第２の工程と、
前記第一の導電層の少なくとも一部に対応する前記第二
の絶縁膜を選択的に除去し、前記第一の導電層に達する
深さ以上の溝部を形成する第３の工程と、前記溝部の底
面に露出する、前記第一の導電層の一部を除去する第４
の工程と、前記溝部内に、前記第一の導電層につながる
第二の導電層を形成する第５の工程とからなっている。
【００４３】また、この発明の半導体記憶装置の製造方
法にあっては、情報転送用のＭＯＳトランジスタを形成
する工程と、前記ＭＯＳトランジスタの一方のソース・
ドレイン領域に電気的に接続されるビット線を形成する
工程と、前記ＭＯＳトランジスタの他方のソース・ドレ
イン領域に電気的に接続されるプラグ電極を形成する工
程と、前記プラグ電極上を含んで、前記ＭＯＳトランジ
スタの上面に層間絶縁膜を形成する工程と、前記プラグ
電極の少なくとも一部に対応する前記層間絶縁膜を選択
的に除去し、前記プラグ電極に達する深さ以上の溝部を
形成する工程と、前記溝部の底面に露出する、前記プラ
グ電極の一部を除去する工程と、前記溝部内に、前記プ
ラグ電極に電気的につながる蓄積電極を形成する工程
と、前記蓄積電極上を含む、前記層間絶縁膜の上面にキ
ャパシタ絶縁膜を形成する工程と、このキャパシタ絶縁
膜上にプレート電極を形成する工程とからなっている。
法にあっては、情報転送用のＭＯＳトランジスタを形成
する工程と、前記ＭＯＳトランジスタの一方のソース・
ドレイン領域に電気的に接続されるビット線を形成する
工程と、前記ＭＯＳトランジスタの他方のソース・ドレ
イン領域に電気的に接続されるプラグ電極を形成する工
程と、前記プラグ電極上を含んで、前記ＭＯＳトランジ
スタの上面に層間絶縁膜を形成する工程と、前記プラグ
電極の少なくとも一部に対応する前記層間絶縁膜を選択
的に除去し、前記プラグ電極に達する深さ以上の溝部を
形成する工程と、前記溝部の底面に露出する、前記プラ
グ電極の一部を除去する工程と、前記溝部内に、前記プ
ラグ電極に電気的につながる蓄積電極を形成する工程
と、前記蓄積電極上を含む、前記層間絶縁膜の上面にキ
ャパシタ絶縁膜を形成する工程と、このキャパシタ絶縁
膜上にプレート電極を形成する工程とからなっている。
【００４４】さらに、この発明の半導体記憶装置の製造
方法にあっては、情報転送用のＭＯＳトランジスタを形
成する工程と、前記ＭＯＳトランジスタを覆うようにし
て第１の層間絶縁膜を形成する工程と、この第１の層間
絶縁膜を介して、前記ＭＯＳトランジスタの一方のソー
ス・ドレイン領域に電気的につながる第１のコンタクト
部を形成する工程と、前記第１の層間絶縁膜を介して、
前記ＭＯＳトランジスタの他方のソース・ドレイン領域
に電気的につながる第２のコンタクト部を形成する工程
と、前記コンタクト部上を含む、前記第１の層間絶縁膜
の上面に第２の層間絶縁膜を形成する工程と、前記第１
のコンタクト部の少なくとも一部に対応する前記第２の
層間絶縁膜を選択的に除去し、前記第１のコンタクト部
に達する深さ以上の第１の溝部を形成する工程と、前記
第１の溝部の底面に露出する、前記第１のコンタクト部
の一部を除去する工程と、前記第１の溝部内に、前記第
１のコンタクト部に電気的につながるビット線を形成す
る工程と、前記ビット線上を含む、前記第２の層間絶縁
膜の上面に第３の層間絶縁膜を形成する工程と、前記第
２のコンタクト部の少なくとも一部に対応する前記第３
の層間絶縁膜および前記第２の層間絶縁膜を選択的に除
去し、前記第２のコンタクト部に達する深さ以上の第２
の溝部を形成する工程と、前記第２の溝部の底面に露出
する、前記第２のコンタクト部の一部を除去する工程
と、前記第２の溝部内に、前記第２のコンタクト部に電
気的につながるプラグ電極を形成する工程と、前記プラ
グ電極上を含む、前記第３の層間絶縁膜の上面に第４の
層間絶縁膜を形成する工程と、前記プラグ電極の少なく
とも一部に対応する前記第４の層間絶縁膜を選択的に除
去し、前記プラグ電極に達する深さ以上の第３の溝部を
形成する工程と、前記第３の溝部の底面に露出する、前
記プラグ電極の一部を除去する工程と、前記第３の溝部
内に、前記プラグ電極に電気的につながる蓄積電極を形
成する工程と、前記蓄積電極上を含む、前記第４の層間
絶縁膜の上面にキャパシタ絶縁膜を形成する工程と、こ
のキャパシタ絶縁膜上にプレート電極を形成する工程と
からなっている。
方法にあっては、情報転送用のＭＯＳトランジスタを形
成する工程と、前記ＭＯＳトランジスタを覆うようにし
て第１の層間絶縁膜を形成する工程と、この第１の層間
絶縁膜を介して、前記ＭＯＳトランジスタの一方のソー
ス・ドレイン領域に電気的につながる第１のコンタクト
部を形成する工程と、前記第１の層間絶縁膜を介して、
前記ＭＯＳトランジスタの他方のソース・ドレイン領域
に電気的につながる第２のコンタクト部を形成する工程
と、前記コンタクト部上を含む、前記第１の層間絶縁膜
の上面に第２の層間絶縁膜を形成する工程と、前記第１
のコンタクト部の少なくとも一部に対応する前記第２の
層間絶縁膜を選択的に除去し、前記第１のコンタクト部
に達する深さ以上の第１の溝部を形成する工程と、前記
第１の溝部の底面に露出する、前記第１のコンタクト部
の一部を除去する工程と、前記第１の溝部内に、前記第
１のコンタクト部に電気的につながるビット線を形成す
る工程と、前記ビット線上を含む、前記第２の層間絶縁
膜の上面に第３の層間絶縁膜を形成する工程と、前記第
２のコンタクト部の少なくとも一部に対応する前記第３
の層間絶縁膜および前記第２の層間絶縁膜を選択的に除
去し、前記第２のコンタクト部に達する深さ以上の第２
の溝部を形成する工程と、前記第２の溝部の底面に露出
する、前記第２のコンタクト部の一部を除去する工程
と、前記第２の溝部内に、前記第２のコンタクト部に電
気的につながるプラグ電極を形成する工程と、前記プラ
グ電極上を含む、前記第３の層間絶縁膜の上面に第４の
層間絶縁膜を形成する工程と、前記プラグ電極の少なく
とも一部に対応する前記第４の層間絶縁膜を選択的に除
去し、前記プラグ電極に達する深さ以上の第３の溝部を
形成する工程と、前記第３の溝部の底面に露出する、前
記プラグ電極の一部を除去する工程と、前記第３の溝部
内に、前記プラグ電極に電気的につながる蓄積電極を形
成する工程と、前記蓄積電極上を含む、前記第４の層間
絶縁膜の上面にキャパシタ絶縁膜を形成する工程と、こ
のキャパシタ絶縁膜上にプレート電極を形成する工程と
からなっている。
【００４５】この発明の半導体装置およびその製造方法
によれば、第一および第二の導電層の間の第二の絶縁膜
に、第一の導電層につながるコンタクトホールまたは溝
を形成する際に、第一の導電層の、第二の導電層とのコ
ンタクト部分に微小な凹部が形成されるのを抑制できる
ようになる。これにより、コンタクトホールまたは溝内
への第二の導電層の形成による十分なカバレジを期待す
ることが可能となるものである。
によれば、第一および第二の導電層の間の第二の絶縁膜
に、第一の導電層につながるコンタクトホールまたは溝
を形成する際に、第一の導電層の、第二の導電層とのコ
ンタクト部分に微小な凹部が形成されるのを抑制できる
ようになる。これにより、コンタクトホールまたは溝内
への第二の導電層の形成による十分なカバレジを期待す
ることが可能となるものである。
【００４６】この発明の半導体記憶装置およびその製造
方法によれば、層間絶縁膜に、プラグ電極につながるコ
ンタクトホールまたは溝を形成する際に、プラグ電極
の、蓄積電極とのコンタクト部分に微小な凹部が形成さ
れるのを抑制できるようになる。これにより、コンタク
トホールまたは溝内への蓄積電極の形成にともなう、キ
ャパシタ絶縁膜およびプレート電極の十分なカバレジを
期待することが可能となるものである。
方法によれば、層間絶縁膜に、プラグ電極につながるコ
ンタクトホールまたは溝を形成する際に、プラグ電極
の、蓄積電極とのコンタクト部分に微小な凹部が形成さ
れるのを抑制できるようになる。これにより、コンタク
トホールまたは溝内への蓄積電極の形成にともなう、キ
ャパシタ絶縁膜およびプレート電極の十分なカバレジを
期待することが可能となるものである。
【００４７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００４８】図１は、本発明の実施の第一の形態にかか
る半導体装置の要部の構成を概略的に示すものである。
る半導体装置の要部の構成を概略的に示すものである。
【００４９】たとえば、ｐ型シリコン基板１１の表面に
選択的にシリコン酸化膜からなる素子分離絶縁膜１２が
埋め込まれて、素子分離領域１１ａが形成されている。
この素子分離領域１１ａにおける上記シリコン基板１１
の上面には、ゲート電極１３Ａが設けられている。
選択的にシリコン酸化膜からなる素子分離絶縁膜１２が
埋め込まれて、素子分離領域１１ａが形成されている。
この素子分離領域１１ａにおける上記シリコン基板１１
の上面には、ゲート電極１３Ａが設けられている。
【００５０】一方、上記素子分離領域１１ａを除く、素
子領域１１ｂにおける上記シリコン基板１１の上面に
は、ゲート酸化膜１４を介して、ゲート電極１３Ｂが設
けられている。
子領域１１ｂにおける上記シリコン基板１１の上面に
は、ゲート酸化膜１４を介して、ゲート電極１３Ｂが設
けられている。
【００５１】ゲート電極１３Ａ，１３Ｂは、それぞれ、
ポリシリコン１３ａとタングステンシリサイド１３ｂと
からなる積層構造を有している。そして、ゲート電極１
３Ａ，１３Ｂの上面および側面には、それぞれ、シリコ
ン窒化膜からなるゲート上絶縁膜１５およびゲート側壁
絶縁膜１６が設けられている。
ポリシリコン１３ａとタングステンシリサイド１３ｂと
からなる積層構造を有している。そして、ゲート電極１
３Ａ，１３Ｂの上面および側面には、それぞれ、シリコ
ン窒化膜からなるゲート上絶縁膜１５およびゲート側壁
絶縁膜１６が設けられている。
【００５２】また、上記素子領域１１ｂにおける上記シ
リコン基板１１の表面には、上記ゲート電極１３Ｂをマ
スクにして、ソース・ドレイン領域となるｎ型の浅い拡
散層１７，１７が形成されている。
リコン基板１１の表面には、上記ゲート電極１３Ｂをマ
スクにして、ソース・ドレイン領域となるｎ型の浅い拡
散層１７，１７が形成されている。
【００５３】そして、上記ゲート電極１３Ａ，１３Ｂ上
を含む、上記シリコン基板１１の全面に形成された第１
の層間絶縁膜１８に、第一の導電層としての、上記ゲー
ト電極１３Ａにつながるプラグ部１９Ａと、上記拡散層
１７，１７のいずれか一方につながるコンタクト部１９
Ｂとが形成されている。
を含む、上記シリコン基板１１の全面に形成された第１
の層間絶縁膜１８に、第一の導電層としての、上記ゲー
ト電極１３Ａにつながるプラグ部１９Ａと、上記拡散層
１７，１７のいずれか一方につながるコンタクト部１９
Ｂとが形成されている。
【００５４】上記プラグ部１９Ａおよび上記コンタクト
部１９Ｂは、それぞれ、上記第１の層間絶縁膜１８に形
成されたコンタクトホール１８ａの、少なくとも底面お
よび側面に形成されたＴｉ／ＴｉＮからなるバリアメタ
ル層１９ａを介して、上記ホール１８ａ内にタングステ
ンまたはアルミニウムからなるメタル層１９ｂが埋め込
まれた構造となっている。
部１９Ｂは、それぞれ、上記第１の層間絶縁膜１８に形
成されたコンタクトホール１８ａの、少なくとも底面お
よび側面に形成されたＴｉ／ＴｉＮからなるバリアメタ
ル層１９ａを介して、上記ホール１８ａ内にタングステ
ンまたはアルミニウムからなるメタル層１９ｂが埋め込
まれた構造となっている。
【００５５】さらに、上記プラグ部１９Ａおよび上記コ
ンタクト部１９Ｂ上を含む、上記第１の層間絶縁膜１８
の全面に形成された第２の層間絶縁膜２０に、第二の導
電層としての、上記プラグ部１９Ａにつながるプラグ部
２１Ａと、上記コンタクト部１９Ｂにつながる配線層２
１Ｂとが形成されている。
ンタクト部１９Ｂ上を含む、上記第１の層間絶縁膜１８
の全面に形成された第２の層間絶縁膜２０に、第二の導
電層としての、上記プラグ部１９Ａにつながるプラグ部
２１Ａと、上記コンタクト部１９Ｂにつながる配線層２
１Ｂとが形成されている。
【００５６】上記プラグ部２１Ａおよび上記配線層２１
Ｂは、それぞれ、上記第２の層間絶縁膜２０に形成され
た溝部をなすコンタクトホール２０ａおよび溝２０ｂ
の、少なくとも底面および側面に形成されたＴｉ／Ｔｉ
Ｎからなるバリアメタル層２１ａを介して、上記ホール
２０ａおよび溝２０ｂ内にタングステンまたはアルミニ
ウムからなるメタル層２１ｂが埋め込まれた構造となっ
ている。
Ｂは、それぞれ、上記第２の層間絶縁膜２０に形成され
た溝部をなすコンタクトホール２０ａおよび溝２０ｂ
の、少なくとも底面および側面に形成されたＴｉ／Ｔｉ
Ｎからなるバリアメタル層２１ａを介して、上記ホール
２０ａおよび溝２０ｂ内にタングステンまたはアルミニ
ウムからなるメタル層２１ｂが埋め込まれた構造となっ
ている。
【００５７】この場合、上記プラグ部２１Ａおよび上記
配線層２１Ｂは、たとえば、ほぼ平坦な底面を有してそ
れぞれ形成され、上記プラグ部１９Ａとのコンタクトお
よび上記コンタクト部１９Ｂとのコンタクトが良好に行
われるようになっている。
配線層２１Ｂは、たとえば、ほぼ平坦な底面を有してそ
れぞれ形成され、上記プラグ部１９Ａとのコンタクトお
よび上記コンタクト部１９Ｂとのコンタクトが良好に行
われるようになっている。
【００５８】すなわち、上記コンタクトホール２０ａお
よび上記溝２０ｂをそれぞれの底面がほぼ平坦になるよ
うに形成することで、各コンタクト部分に微少な凹部が
形成されるのを防いで、上記プラグ部１９Ａとのコンタ
クトのための上記プラグ部２１Ａの形成、および、上記
コンタクト部１９Ｂとのコンタクトのための上記配線層
２１Ｂの形成が、より確実に行えるようになるものであ
る。
よび上記溝２０ｂをそれぞれの底面がほぼ平坦になるよ
うに形成することで、各コンタクト部分に微少な凹部が
形成されるのを防いで、上記プラグ部１９Ａとのコンタ
クトのための上記プラグ部２１Ａの形成、および、上記
コンタクト部１９Ｂとのコンタクトのための上記配線層
２１Ｂの形成が、より確実に行えるようになるものであ
る。
【００５９】次に、図２〜図７を参照して、上記した構
成の半導体装置を製造するための方法について説明す
る。
成の半導体装置を製造するための方法について説明す
る。
【００６０】まず、ｐ型シリコン基板１１の全面に、た
とえば、熱酸化法によってシリコン酸化膜３１を形成し
た後、さらに、ＬＰＣＶＤ法によってシリコン窒化膜３
２を形成する。そして、既知のリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によって、素子分離領域
１１ａ上の上記シリコン酸化膜３１と上記シリコン窒化
膜３２とを除去するとともに、上記シリコン基板１１の
表面に素子分離領域を形成するための溝３３を形成す
る。
とえば、熱酸化法によってシリコン酸化膜３１を形成し
た後、さらに、ＬＰＣＶＤ法によってシリコン窒化膜３
２を形成する。そして、既知のリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によって、素子分離領域
１１ａ上の上記シリコン酸化膜３１と上記シリコン窒化
膜３２とを除去するとともに、上記シリコン基板１１の
表面に素子分離領域を形成するための溝３３を形成す
る。
【００６１】上記パターニング用のレジスト（図示して
いない）を除去した後、ＬＰＣＶＤ法またはプラズマＣ
ＶＤ法により、全面にシリコン酸化膜を堆積させる。ま
た、そのシリコン酸化膜を、たとえば、ＣＭＰ法により
上記シリコン窒化膜３２をエッチングストッパーとして
平坦化することで、上記溝３３内にのみ埋め込まれた素
子分離絶縁膜１２を形成する（以上、図２参照）。
いない）を除去した後、ＬＰＣＶＤ法またはプラズマＣ
ＶＤ法により、全面にシリコン酸化膜を堆積させる。ま
た、そのシリコン酸化膜を、たとえば、ＣＭＰ法により
上記シリコン窒化膜３２をエッチングストッパーとして
平坦化することで、上記溝３３内にのみ埋め込まれた素
子分離絶縁膜１２を形成する（以上、図２参照）。
【００６２】次いで、上記シリコン窒化膜３２を加熱し
たリン酸溶液により剥離した後、素子領域１１ｂ上に残
存する上記シリコン酸化膜３１を、フッ化アンモニウム
溶液を用いてエッチングする。その際、上記溝３３内に
埋め込まれた上記素子分離絶縁膜１２の表面も同時に除
去し、上記シリコン基板１１の上面と同じ高さになるよ
うにする（以上、図３参照）。
たリン酸溶液により剥離した後、素子領域１１ｂ上に残
存する上記シリコン酸化膜３１を、フッ化アンモニウム
溶液を用いてエッチングする。その際、上記溝３３内に
埋め込まれた上記素子分離絶縁膜１２の表面も同時に除
去し、上記シリコン基板１１の上面と同じ高さになるよ
うにする（以上、図３参照）。
【００６３】次いで、上記素子領域１１ｂ上に酸化法に
よりゲート酸化膜１４を形成した後、その上面および上
記素子分離絶縁膜１２上に、ＬＰＣＶＤ法によりリンを
ドーピングしたポリシリコン１３ａを、また、スパッタ
法もしくはＣＶＤ法によりタングステンシリサイド１３
ｂを、さらに、ＬＰＣＶＤ法によりシリコン窒化膜を、
それぞれ順に形成する。
よりゲート酸化膜１４を形成した後、その上面および上
記素子分離絶縁膜１２上に、ＬＰＣＶＤ法によりリンを
ドーピングしたポリシリコン１３ａを、また、スパッタ
法もしくはＣＶＤ法によりタングステンシリサイド１３
ｂを、さらに、ＬＰＣＶＤ法によりシリコン窒化膜を、
それぞれ順に形成する。
【００６４】そして、それらをリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によってエッチングし
て、ゲート電極１３Ａ，１３Ｂとゲート上絶縁膜１５と
を形成する。また、上記パターニング用のレジスト（図
示していない）を除去した後、上記ゲート電極１３Ｂを
マスクに、ソース・ドレイン領域を形成するためのヒ素
またはリンをインプラして、上記シリコン基板１１の表
面に拡散層１７，１７を形成する。
いてパターニングし、ＲＩＥ法によってエッチングし
て、ゲート電極１３Ａ，１３Ｂとゲート上絶縁膜１５と
を形成する。また、上記パターニング用のレジスト（図
示していない）を除去した後、上記ゲート電極１３Ｂを
マスクに、ソース・ドレイン領域を形成するためのヒ素
またはリンをインプラして、上記シリコン基板１１の表
面に拡散層１７，１７を形成する。
【００６５】さらに、上記ゲート電極１３Ａ，１３Ｂ上
にシリコン窒化膜を堆積させ、それを側壁残しでエッチ
ングすることにより、ゲート側壁絶縁膜１６をそれぞれ
形成する（以上、図４参照）。
にシリコン窒化膜を堆積させ、それを側壁残しでエッチ
ングすることにより、ゲート側壁絶縁膜１６をそれぞれ
形成する（以上、図４参照）。
【００６６】次いで、上記ゲート電極１３Ａ，１３Ｂ上
を含む、上記シリコン基板１１の全面に、たとえば、Ｌ
ＰＣＶＤ法によってＢＰＳＧ膜を堆積させて第１の層間
絶縁膜１８を形成する。
を含む、上記シリコン基板１１の全面に、たとえば、Ｌ
ＰＣＶＤ法によってＢＰＳＧ膜を堆積させて第１の層間
絶縁膜１８を形成する。
【００６７】そして、この第１の層間絶縁膜１８の上面
をＣＭＰ法などにより平坦化した後、上記ゲート電極１
３Ａにつながるプラグ部１９Ａを形成するためのコンタ
クトホール１８ａと、上記拡散層１７，１７のいずれか
一方につながるコンタクト部１９Ｂを形成するためのコ
ンタクトホール１８ａとを、それぞれリソグラフィー技
術およびＣＨＦ3 をエッチングガスとするＲＩＥ法によ
り形成する。
をＣＭＰ法などにより平坦化した後、上記ゲート電極１
３Ａにつながるプラグ部１９Ａを形成するためのコンタ
クトホール１８ａと、上記拡散層１７，１７のいずれか
一方につながるコンタクト部１９Ｂを形成するためのコ
ンタクトホール１８ａとを、それぞれリソグラフィー技
術およびＣＨＦ3 をエッチングガスとするＲＩＥ法によ
り形成する。
【００６８】さらに、各コンタクトホール１８ａの、少
なくとも底面および側面にスパッタ法によりＴｉ／Ｔｉ
Ｎからなるバリアメタル層１９ａを形成した後、全面
に、ブランケットＣＶＤ法などによりタングステンまた
はアルミニウムからなるメタル層１９ｂを十分な厚さで
形成する。そして、それらをＣＭＰ法により上記各ホー
ル１８ａ内にのみ残存するように除去し、上記プラグ部
１９Ａおよび上記コンタクト部１９Ｂをそれぞれ形成す
る（以上、図５参照）。
なくとも底面および側面にスパッタ法によりＴｉ／Ｔｉ
Ｎからなるバリアメタル層１９ａを形成した後、全面
に、ブランケットＣＶＤ法などによりタングステンまた
はアルミニウムからなるメタル層１９ｂを十分な厚さで
形成する。そして、それらをＣＭＰ法により上記各ホー
ル１８ａ内にのみ残存するように除去し、上記プラグ部
１９Ａおよび上記コンタクト部１９Ｂをそれぞれ形成す
る（以上、図５参照）。
【００６９】次いで、上記プラグ部１９Ａおよび上記コ
ンタクト部１９Ｂ上を含む、上記第１の層間絶縁膜１８
の全面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶ
Ｄ法によってシリコン酸化膜などからなる第２の層間絶
縁膜２０を形成する。
ンタクト部１９Ｂ上を含む、上記第１の層間絶縁膜１８
の全面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶ
Ｄ法によってシリコン酸化膜などからなる第２の層間絶
縁膜２０を形成する。
【００７０】そして、この第２の層間絶縁膜２０に、上
記プラグ部１９Ａにつながるプラグ部２１Ａを形成する
ためのコンタクトホール２０ａと、上記コンタクト部１
９Ｂにつながる配線層２１Ｂを形成するための溝２０ｂ
とを、それぞれ同様にして形成する（以上、図６参
照）。
記プラグ部１９Ａにつながるプラグ部２１Ａを形成する
ためのコンタクトホール２０ａと、上記コンタクト部１
９Ｂにつながる配線層２１Ｂを形成するための溝２０ｂ
とを、それぞれ同様にして形成する（以上、図６参
照）。
【００７１】ここで、上記コンタクトホール２０ａおよ
び上記溝２０ｂの形成は、たとえば、既知のリソグラフ
ィー工程でのパターニングに用いられるレジスト（図示
していない）をマスクとし、ＣＨＦ3 とＣＯとをエッチ
ングガスとするＲＩＥ法により行われる。このエッチン
グガスは、上記第２の層間絶縁膜２０に用いたシリコン
酸化膜系の絶縁材料に対するエッチングの速度が速く、
上記プラグ部１９Ａおよび上記コンタクト部１９Ｂに用
いたＴｉ／ＴｉＮとタングステンまたはアルミニウムに
対するエッチング速度が遅く、十分な選択比が得られ
る。
び上記溝２０ｂの形成は、たとえば、既知のリソグラフ
ィー工程でのパターニングに用いられるレジスト（図示
していない）をマスクとし、ＣＨＦ3 とＣＯとをエッチ
ングガスとするＲＩＥ法により行われる。このエッチン
グガスは、上記第２の層間絶縁膜２０に用いたシリコン
酸化膜系の絶縁材料に対するエッチングの速度が速く、
上記プラグ部１９Ａおよび上記コンタクト部１９Ｂに用
いたＴｉ／ＴｉＮとタングステンまたはアルミニウムに
対するエッチング速度が遅く、十分な選択比が得られ
る。
【００７２】また、ＲＩＥ法による上記コンタクトホー
ル２０ａおよび上記溝２０ｂの形成は、上記第２の層間
絶縁膜２０の膜厚のばらつきやエッチングのばらつきな
どを考慮して、多少、オーバー目にエッチングが行われ
る。
ル２０ａおよび上記溝２０ｂの形成は、上記第２の層間
絶縁膜２０の膜厚のばらつきやエッチングのばらつきな
どを考慮して、多少、オーバー目にエッチングが行われ
る。
【００７３】このため、リソグラフィー工程でのパター
ンの合わせずれのために、上記プラグ部１９Ａおよび上
記コンタクト部１９Ｂ上の上記第２の層間絶縁膜２０の
みでなく、合わせずれの程度に応じて、その下地の上記
第１の層間絶縁膜１８の一部がエッチングのオーバー分
により余計にエッチングされる。
ンの合わせずれのために、上記プラグ部１９Ａおよび上
記コンタクト部１９Ｂ上の上記第２の層間絶縁膜２０の
みでなく、合わせずれの程度に応じて、その下地の上記
第１の層間絶縁膜１８の一部がエッチングのオーバー分
により余計にエッチングされる。
【００７４】この結果、上記コンタクトホール２０ａお
よび上記溝２０ｂの底面においては、上記プラグ部１９
Ａおよび上記コンタクト部１９Ｂの一部がエッチングさ
れずに残り、底面よりそれぞれ露出する、上記プラグ部
１９Ａおよび上記コンタクト部１９Ｂの一部と、上記コ
ンタクトホール２０ａおよび上記溝２０ｂの底面（最深
部）との段差分を有した凹部２２ａ，２２ｂが形成され
る。
よび上記溝２０ｂの底面においては、上記プラグ部１９
Ａおよび上記コンタクト部１９Ｂの一部がエッチングさ
れずに残り、底面よりそれぞれ露出する、上記プラグ部
１９Ａおよび上記コンタクト部１９Ｂの一部と、上記コ
ンタクトホール２０ａおよび上記溝２０ｂの底面（最深
部）との段差分を有した凹部２２ａ，２２ｂが形成され
る。
【００７５】前述のように、この凹部２２ａ，２２ｂの
存在が、ホール２０ａおよび溝２０ｂ内に形成される予
定のコンタクトの形成を困難にしてしまう。
存在が、ホール２０ａおよび溝２０ｂ内に形成される予
定のコンタクトの形成を困難にしてしまう。
【００７６】そこで、上記コンタクトホール２０ａおよ
び上記溝２０ｂの底面が全体的に最深部の深さとほぼ同
一となるように、それぞれ露出する、上記プラグ部１９
Ａおよび上記コンタクト部１９Ｂの一部（図中の破線部
分）を除去し、上記コンタクトホール２０ａおよび上記
溝２０ｂの底面を平坦化する（以上、図７参照）。
び上記溝２０ｂの底面が全体的に最深部の深さとほぼ同
一となるように、それぞれ露出する、上記プラグ部１９
Ａおよび上記コンタクト部１９Ｂの一部（図中の破線部
分）を除去し、上記コンタクトホール２０ａおよび上記
溝２０ｂの底面を平坦化する（以上、図７参照）。
【００７７】ここでは、ＣＨＦ3 とＣＯとからなるエッ
チングガスとは逆のエッチング選択比を有するガス、た
とえば、上記第２の層間絶縁膜２０に対するエッチング
の速度が遅く、上記プラグ部１９Ａおよび上記コンタク
ト部１９Ｂに対するエッチング速度が速い、ＳＦ6 から
なるエッチングガスが用いられる。
チングガスとは逆のエッチング選択比を有するガス、た
とえば、上記第２の層間絶縁膜２０に対するエッチング
の速度が遅く、上記プラグ部１９Ａおよび上記コンタク
ト部１９Ｂに対するエッチング速度が速い、ＳＦ6 から
なるエッチングガスが用いられる。
【００７８】なお、上記コンタクトホール２０ａおよび
上記溝２０ｂの底面は完全に平坦化する必要はなく、後
のプラグ部２１Ａまたは配線層２１Ｂの形成において、
バリアメタル層２１ａの形成が不十分となるなどの支障
が生じない程度に、上記プラグ部１９Ａおよび上記コン
タクト部１９Ｂの一部を除去するものであっても良い。
上記溝２０ｂの底面は完全に平坦化する必要はなく、後
のプラグ部２１Ａまたは配線層２１Ｂの形成において、
バリアメタル層２１ａの形成が不十分となるなどの支障
が生じない程度に、上記プラグ部１９Ａおよび上記コン
タクト部１９Ｂの一部を除去するものであっても良い。
【００７９】最後に、上記コンタクトホール２０ａおよ
び上記溝２０ｂの、少なくとも底面および側面が十分に
被覆される膜厚のＴｉ／ＴｉＮからなるバリアメタル層
２１ａをスパッタ法もしくはＣＶＤ法により形成し、窒
素ガス雰囲気中にてアニールした後、全面に、ブランケ
ットＣＶＤ法などによりタングステンまたはアルミニウ
ムからなるメタル層２１ｂを十分な厚さで形成する。
び上記溝２０ｂの、少なくとも底面および側面が十分に
被覆される膜厚のＴｉ／ＴｉＮからなるバリアメタル層
２１ａをスパッタ法もしくはＣＶＤ法により形成し、窒
素ガス雰囲気中にてアニールした後、全面に、ブランケ
ットＣＶＤ法などによりタングステンまたはアルミニウ
ムからなるメタル層２１ｂを十分な厚さで形成する。
【００８０】そして、それらをＣＭＰ法により上記ホー
ル２０ａおよび上記溝２０ｂ内にのみ残存するように除
去し、上記プラグ部２１Ａおよび上記配線層２１Ｂをそ
れぞれ形成することで、図１に示した構成の半導体装置
が得られる。
ル２０ａおよび上記溝２０ｂ内にのみ残存するように除
去し、上記プラグ部２１Ａおよび上記配線層２１Ｂをそ
れぞれ形成することで、図１に示した構成の半導体装置
が得られる。
【００８１】この構成の半導体装置によれば、配線層２
１Ｂを第２の層間絶縁膜２０中に埋め込んでなる、いわ
ゆるダマシン構造において、下地のコンタクト部１９Ｂ
との接続を確実に、しかも、高信頼性をもってコンタク
トできるようになるものである。
１Ｂを第２の層間絶縁膜２０中に埋め込んでなる、いわ
ゆるダマシン構造において、下地のコンタクト部１９Ｂ
との接続を確実に、しかも、高信頼性をもってコンタク
トできるようになるものである。
【００８２】また、下地のプラグ部１９Ａとの接続のた
めのプラグ部２１Ａを形成する場合においても、コンタ
クト部分に微小な凹部が形成されるのを防ぐことが可能
となり、バリアメタル層２１ａの形成が不十分となって
ボイドが発生し、コンタクト抵抗が上昇するといった不
具合を解決できる。
めのプラグ部２１Ａを形成する場合においても、コンタ
クト部分に微小な凹部が形成されるのを防ぐことが可能
となり、バリアメタル層２１ａの形成が不十分となって
ボイドが発生し、コンタクト抵抗が上昇するといった不
具合を解決できる。
【００８３】上記したように、第２の層間絶縁膜に、下
部のプラグ部につながる上部のプラグ部を形成するため
のコンタクトホール、および、下部のコンタクト部につ
ながる上部の配線層を形成するための溝を形成する際
に、下部のプラグ部またはコンタクト部と上部のプラグ
部または配線層とのコンタクト部分に微小な凹部が形成
されるのを抑制できるようにしている。
部のプラグ部につながる上部のプラグ部を形成するため
のコンタクトホール、および、下部のコンタクト部につ
ながる上部の配線層を形成するための溝を形成する際
に、下部のプラグ部またはコンタクト部と上部のプラグ
部または配線層とのコンタクト部分に微小な凹部が形成
されるのを抑制できるようにしている。
【００８４】すなわち、第２の層間絶縁膜に形成したコ
ンタクトホール内または溝内に二層目のプラグ部または
配線層を埋め込む構造の半導体装置において、ホールお
よび溝を形成した後に、一層目のプラグ部およびコンタ
クト部の一部を除去してホールおよび溝の底面を平坦化
するようにしている。これにより、ホール内または溝内
に二層目のプラグ部または配線層を十分に形成させるこ
とが可能となるため、二層目のプラグ部または配線層の
十分なカバレジが期待できるようになる。したがって、
一層目のプラグ部またはコンタクト部と二層目のプラグ
部または配線層とを確実にコンタクトできるようにな
り、コンタクト抵抗の上昇や断線といったコンタクト不
良による信頼性の低下を防止することが可能となるもの
である。
ンタクトホール内または溝内に二層目のプラグ部または
配線層を埋め込む構造の半導体装置において、ホールお
よび溝を形成した後に、一層目のプラグ部およびコンタ
クト部の一部を除去してホールおよび溝の底面を平坦化
するようにしている。これにより、ホール内または溝内
に二層目のプラグ部または配線層を十分に形成させるこ
とが可能となるため、二層目のプラグ部または配線層の
十分なカバレジが期待できるようになる。したがって、
一層目のプラグ部またはコンタクト部と二層目のプラグ
部または配線層とを確実にコンタクトできるようにな
り、コンタクト抵抗の上昇や断線といったコンタクト不
良による信頼性の低下を防止することが可能となるもの
である。
【００８５】なお、上記した本発明の実施の第一の形態
においては、プラグ部およびコンタクト部として、Ｔｉ
／ＴｉＮからなるバリアメタル層を介して、タングステ
ンまたはアルミニウムからなるメタル層を埋め込んだ構
造について説明したが、これに限らず、たとえばヒ素も
しくはリンをドーピングしたポリシリコンを埋め込む構
造とすることも可能である。
においては、プラグ部およびコンタクト部として、Ｔｉ
／ＴｉＮからなるバリアメタル層を介して、タングステ
ンまたはアルミニウムからなるメタル層を埋め込んだ構
造について説明したが、これに限らず、たとえばヒ素も
しくはリンをドーピングしたポリシリコンを埋め込む構
造とすることも可能である。
【００８６】この場合、コンタクトホールおよび溝の底
面を平坦化する際のエッチングガスとして、ポリシリコ
ンからなるプラグ部およびコンタクト部の一部をエッチ
ングするために、Ｃｌ2 またはＨＢｒを用いるようにす
れば良い。
面を平坦化する際のエッチングガスとして、ポリシリコ
ンからなるプラグ部およびコンタクト部の一部をエッチ
ングするために、Ｃｌ2 またはＨＢｒを用いるようにす
れば良い。
【００８７】また、ｐ型シリコン基板の場合に限らず、
たとえば、ｎ型を有するシリコン基板の場合にも同様に
適用できる。
たとえば、ｎ型を有するシリコン基板の場合にも同様に
適用できる。
【００８８】また、一層目のプラグ部またはコンタクト
部に、二層目のプラグ部または配線層がそれぞれ接続さ
れた二層構造の半導体装置に限らず、たとえば、三層構
造以上の半導体装置にも適用可能である。
部に、二層目のプラグ部または配線層がそれぞれ接続さ
れた二層構造の半導体装置に限らず、たとえば、三層構
造以上の半導体装置にも適用可能である。
【００８９】図８は、上記した第一の形態にかかる半導
体装置の応用として、二層目のプラグ部２１Ａをさらに
上層の配線層４０と接続するようにした場合を例に示す
ものである。
体装置の応用として、二層目のプラグ部２１Ａをさらに
上層の配線層４０と接続するようにした場合を例に示す
ものである。
【００９０】この場合、上記プラグ部２１Ａおよび上記
配線層２１Ｂを含む、上記第２の層間絶縁膜２０の全面
に第３の層間絶縁膜４１を形成する。そして、この第３
の層間絶縁膜４１に、ＲＩＥ法により、上記プラグ部２
１Ａにつながるプラグ部４２を形成するためのコンタク
トホール４１ａを形成する。
配線層２１Ｂを含む、上記第２の層間絶縁膜２０の全面
に第３の層間絶縁膜４１を形成する。そして、この第３
の層間絶縁膜４１に、ＲＩＥ法により、上記プラグ部２
１Ａにつながるプラグ部４２を形成するためのコンタク
トホール４１ａを形成する。
【００９１】この後、そのコンタクトホール４１ａの底
面が平坦になるように、たとえば、上記コンタクトホー
ル２０ａの底面を平坦化したときと同様の条件にて、上
記ホール４１ａ内に露出する、上記プラグ部２１Ａの一
部をエッチングして除去する。また、そのコンタクトホ
ール４１ａ内へのバリアメタル層４２ａおよびメタル層
４２ｂの形成を同様に行って、上記プラグ部２１Ａにつ
ながるプラグ部４２を形成する。
面が平坦になるように、たとえば、上記コンタクトホー
ル２０ａの底面を平坦化したときと同様の条件にて、上
記ホール４１ａ内に露出する、上記プラグ部２１Ａの一
部をエッチングして除去する。また、そのコンタクトホ
ール４１ａ内へのバリアメタル層４２ａおよびメタル層
４２ｂの形成を同様に行って、上記プラグ部２１Ａにつ
ながるプラグ部４２を形成する。
【００９２】しかる後、上記第３の層間絶縁膜４１の上
面に、たとえば、スパッタ法もしくはＣＶＤ法により形
成されるＴｉ／ＴｉＮからなるバリアメタル層４０ａを
介して、ブランケットＣＶＤ法などによりタングステン
またはアルミニウムからなるメタル層４０ｂを形成し、
それをリソグラフィー技術により所定の形状にパターニ
ングすることで、上記プラグ部４２につながる上層の配
線層４０が形成されてなる構造の半導体装置が得られ
る。
面に、たとえば、スパッタ法もしくはＣＶＤ法により形
成されるＴｉ／ＴｉＮからなるバリアメタル層４０ａを
介して、ブランケットＣＶＤ法などによりタングステン
またはアルミニウムからなるメタル層４０ｂを形成し、
それをリソグラフィー技術により所定の形状にパターニ
ングすることで、上記プラグ部４２につながる上層の配
線層４０が形成されてなる構造の半導体装置が得られ
る。
【００９３】この構成の半導体装置の場合、プラグ部２
１Ａのプラグ部１９Ａとのコンタクト部分、および、配
線層２１Ｂのコンタクト部１９Ｂとのコンタクト部分に
加え、上記プラグ部４２を上記プラグ部２１Ａに確実に
コンタクトさせることが可能となるものである。
１Ａのプラグ部１９Ａとのコンタクト部分、および、配
線層２１Ｂのコンタクト部１９Ｂとのコンタクト部分に
加え、上記プラグ部４２を上記プラグ部２１Ａに確実に
コンタクトさせることが可能となるものである。
【００９４】図９は、上記した第一の形態にかかる半導
体装置の他の応用として、二層目のプラグ部２１Ａをさ
らに上層のダマシン構造の配線層４５と接続するように
した場合を例に示すものである。
体装置の他の応用として、二層目のプラグ部２１Ａをさ
らに上層のダマシン構造の配線層４５と接続するように
した場合を例に示すものである。
【００９５】この場合、上記第３の層間絶縁膜４１に、
上記プラグ部２１Ａにつながる上記プラグ部４２を形成
した後、さらに、そのプラグ部４２を含む、上記第３の
層間絶縁膜４１の全面に第４の層間絶縁膜４６を形成す
る。そして、この第４の層間絶縁膜４６に、ＲＩＥ法に
より、上記プラグ部４２につながる配線層４５を形成す
るための溝４６ａを形成する。
上記プラグ部２１Ａにつながる上記プラグ部４２を形成
した後、さらに、そのプラグ部４２を含む、上記第３の
層間絶縁膜４１の全面に第４の層間絶縁膜４６を形成す
る。そして、この第４の層間絶縁膜４６に、ＲＩＥ法に
より、上記プラグ部４２につながる配線層４５を形成す
るための溝４６ａを形成する。
【００９６】この後、その溝４６ａの底面が平坦になる
ように、たとえば、上記コンタクトホール２０ａの底面
を平坦化したときと同様の条件にて、上記溝４６ａ内に
露出する、上記プラグ部４２の一部をエッチングして除
去する。
ように、たとえば、上記コンタクトホール２０ａの底面
を平坦化したときと同様の条件にて、上記溝４６ａ内に
露出する、上記プラグ部４２の一部をエッチングして除
去する。
【００９７】しかる後、その溝４６ａ内へのバリアメタ
ル層４５ａおよびメタル層４５ｂの形成が同様に行われ
ることにより、上記プラグ部４２につながるダマシン構
造の配線層４５が形成されてなる構造の半導体装置が得
られる。
ル層４５ａおよびメタル層４５ｂの形成が同様に行われ
ることにより、上記プラグ部４２につながるダマシン構
造の配線層４５が形成されてなる構造の半導体装置が得
られる。
【００９８】この構成の半導体装置の場合、プラグ部２
１Ａのプラグ部１９Ａとのコンタクト部分、配線層２１
Ｂのコンタクト部１９Ｂとのコンタクト部分、および、
プラグ部４２のプラグ部２１Ａとのコンタクト部分に加
え、上記配線層４５を上記プラグ部４２に確実にコンタ
クトさせることが可能となるものである。
１Ａのプラグ部１９Ａとのコンタクト部分、配線層２１
Ｂのコンタクト部１９Ｂとのコンタクト部分、および、
プラグ部４２のプラグ部２１Ａとのコンタクト部分に加
え、上記配線層４５を上記プラグ部４２に確実にコンタ
クトさせることが可能となるものである。
【００９９】さらに、ボーダーレスコンタクト技術を用
いて形成された、典型的な半導体装置に限らず、たとえ
ば、スタック型キャパシタ構造を有するＤＲＡＭにも適
用できる。
いて形成された、典型的な半導体装置に限らず、たとえ
ば、スタック型キャパシタ構造を有するＤＲＡＭにも適
用できる。
【０１００】図１０および図１１は、本発明の実施の第
二の形態にかかる半導体記憶装置としての、スタック型
キャパシタを用いたＤＲＡＭの概略構成を示すものであ
る。なお、図１０はセル構造を示す平面図、図１１
（ａ）は図１０のＡ−Ａ線に沿う断面図、図１１（ｂ）
は同じくＢ−Ｂ線に沿う断面図、図１１（ｃ）は同じく
Ｃ−Ｃ線に沿う断面図である。
二の形態にかかる半導体記憶装置としての、スタック型
キャパシタを用いたＤＲＡＭの概略構成を示すものであ
る。なお、図１０はセル構造を示す平面図、図１１
（ａ）は図１０のＡ−Ａ線に沿う断面図、図１１（ｂ）
は同じくＢ−Ｂ線に沿う断面図、図１１（ｃ）は同じく
Ｃ−Ｃ線に沿う断面図である。
【０１０１】この場合、たとえば図１１（ａ），
（ｂ），（ｃ）にそれぞれ示すように、ｐ型シリコン基
板５１には、その表面にシリコン酸化膜からなる素子分
離絶縁膜５２が埋め込まれて、素子分離領域５１ａが選
択的に形成されている。
（ｂ），（ｃ）にそれぞれ示すように、ｐ型シリコン基
板５１には、その表面にシリコン酸化膜からなる素子分
離絶縁膜５２が埋め込まれて、素子分離領域５１ａが選
択的に形成されている。
【０１０２】この素子分離領域５１ａにおける上記シリ
コン基板５１の上面、および、上記素子分離領域５１ａ
を除く、素子領域５１ｂにおける上記シリコン基板５１
の上面には、それぞれ、ゲート酸化膜５３を介して、複
数のゲート電極（ワード線）５４が設けられている（図
１１（ｂ）参照）。
コン基板５１の上面、および、上記素子分離領域５１ａ
を除く、素子領域５１ｂにおける上記シリコン基板５１
の上面には、それぞれ、ゲート酸化膜５３を介して、複
数のゲート電極（ワード線）５４が設けられている（図
１１（ｂ）参照）。
【０１０３】各ゲート電極５４は、ポリシリコンとタン
グステンシリサイドとからなっている。また、各ゲート
電極５４の上面および側面には、それぞれ、シリコン窒
化膜からなるゲート上絶縁膜５５およびゲート側壁絶縁
膜５６が設けられている。
グステンシリサイドとからなっている。また、各ゲート
電極５４の上面および側面には、それぞれ、シリコン窒
化膜からなるゲート上絶縁膜５５およびゲート側壁絶縁
膜５６が設けられている。
【０１０４】そして、上記素子領域５１ｂにおける上記
シリコン基板５１の表面には、各ゲート電極５４をマス
クにして、ソース・ドレイン領域となるｎ型拡散層５７
ａ，５７ｂがそれぞれ形成されて、複数のＭＯＳトラン
ジスタが設けられている。
シリコン基板５１の表面には、各ゲート電極５４をマス
クにして、ソース・ドレイン領域となるｎ型拡散層５７
ａ，５７ｂがそれぞれ形成されて、複数のＭＯＳトラン
ジスタが設けられている。
【０１０５】また、上記ＭＯＳトランジスタの、ソース
・ドレイン領域の一方の拡散層５７ａには、ポリシリコ
ンからなるコンタクト部５８、および、ポリシリコンと
タングステンシリサイドとからなるプラグ部５９を介し
て、ポリシリコンとタングステンシリサイドとからなる
ビット線６０が接続されている（図１１（ｃ）参照）。
・ドレイン領域の一方の拡散層５７ａには、ポリシリコ
ンからなるコンタクト部５８、および、ポリシリコンと
タングステンシリサイドとからなるプラグ部５９を介し
て、ポリシリコンとタングステンシリサイドとからなる
ビット線６０が接続されている（図１１（ｃ）参照）。
【０１０６】また、上記ＭＯＳトランジスタの、ソース
・ドレイン領域の他方の拡散層５７ｂには、ポリシリコ
ンからなるコンタクト部６１、および、ポリシリコンと
タングステンシリサイドとからなるプラグ部６２を介し
て、キャパシタの蓄積電極６３が接続されている（図１
１（ａ），（ｂ）参照）。
・ドレイン領域の他方の拡散層５７ｂには、ポリシリコ
ンからなるコンタクト部６１、および、ポリシリコンと
タングステンシリサイドとからなるプラグ部６２を介し
て、キャパシタの蓄積電極６３が接続されている（図１
１（ａ），（ｂ）参照）。
【０１０７】上記蓄積電極６３は、たとえば、第１〜第
４のシリコン酸化膜６４〜６７からなる層間絶縁膜６８
の、キャパシタを形成する領域に形成された溝６７ａの
側面および底面に沿って設けられ、その底部で上記プラ
グ部６２と接続されている。
４のシリコン酸化膜６４〜６７からなる層間絶縁膜６８
の、キャパシタを形成する領域に形成された溝６７ａの
側面および底面に沿って設けられ、その底部で上記プラ
グ部６２と接続されている。
【０１０８】そして、上記蓄積電極６３上を含む、上記
層間絶縁膜６８の全面には、キャパシタ絶縁膜６９を介
して、プレート電極７０が設けられている（図１１
（ａ），（ｂ），（ｃ）参照）。
層間絶縁膜６８の全面には、キャパシタ絶縁膜６９を介
して、プレート電極７０が設けられている（図１１
（ａ），（ｂ），（ｃ）参照）。
【０１０９】この場合、上記プラグ部５９，６２および
上記蓄積電極６３は、たとえば、ほぼ平坦な底面を有し
てそれぞれ形成され、上記プラグ部５９の上記コンタク
ト部５８とのコンタクト、上記プラグ部６２の上記コン
タクト部６１とのコンタクト、および、上記蓄積電極６
３の上記プラグ部６２とのコンタクトが、それぞれ良好
に行われるようになっている。
上記蓄積電極６３は、たとえば、ほぼ平坦な底面を有し
てそれぞれ形成され、上記プラグ部５９の上記コンタク
ト部５８とのコンタクト、上記プラグ部６２の上記コン
タクト部６１とのコンタクト、および、上記蓄積電極６
３の上記プラグ部６２とのコンタクトが、それぞれ良好
に行われるようになっている。
【０１１０】次に、図１２〜図２０を参照して、上記し
た構成のＤＲＡＭを製造するための方法について説明す
る。なお、図１２〜図２０において、各図（ａ）は図１
０のＡ−Ａ線に沿う断面、各図（ｂ）は同じくＢ−Ｂ線
に沿う断面、各図（ｃ）は同じくＣ−Ｃ線に沿う断面に
それぞれ対応するものである。
た構成のＤＲＡＭを製造するための方法について説明す
る。なお、図１２〜図２０において、各図（ａ）は図１
０のＡ−Ａ線に沿う断面、各図（ｂ）は同じくＢ−Ｂ線
に沿う断面、各図（ｃ）は同じくＣ−Ｃ線に沿う断面に
それぞれ対応するものである。
【０１１１】まず、ｐ型シリコン基板５１の全面に、た
とえば、熱酸化法によってシリコン酸化膜７１を形成し
た後、さらに、ＬＰＣＶＤ法によってシリコン窒化膜７
２を形成する。そして、既知のリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によって、素子分離領域
５１ａ上の上記シリコン酸化膜７１と上記シリコン窒化
膜７２とを除去するとともに、上記シリコン基板５１の
表面に素子分離領域を形成するための溝７３を形成す
る。
とえば、熱酸化法によってシリコン酸化膜７１を形成し
た後、さらに、ＬＰＣＶＤ法によってシリコン窒化膜７
２を形成する。そして、既知のリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によって、素子分離領域
５１ａ上の上記シリコン酸化膜７１と上記シリコン窒化
膜７２とを除去するとともに、上記シリコン基板５１の
表面に素子分離領域を形成するための溝７３を形成す
る。
【０１１２】上記パターニング用のレジスト（図示して
いない）を除去した後、ＬＰＣＶＤ法またはプラズマＣ
ＶＤ法により、全面にシリコン酸化膜を堆積させる。ま
た、そのシリコン酸化膜を、たとえば、ＣＭＰ法により
上記シリコン窒化膜７２をエッチングストッパーとして
平坦化することで、上記溝７３内にのみ埋め込まれた素
子分離絶縁膜５２を形成する（図１２（ａ），（ｂ），
（ｃ）参照）。
いない）を除去した後、ＬＰＣＶＤ法またはプラズマＣ
ＶＤ法により、全面にシリコン酸化膜を堆積させる。ま
た、そのシリコン酸化膜を、たとえば、ＣＭＰ法により
上記シリコン窒化膜７２をエッチングストッパーとして
平坦化することで、上記溝７３内にのみ埋め込まれた素
子分離絶縁膜５２を形成する（図１２（ａ），（ｂ），
（ｃ）参照）。
【０１１３】次いで、上記シリコン窒化膜７２を加熱し
たリン酸溶液により剥離した後、素子領域５１ｂ上に残
存する上記シリコン酸化膜７１を、フッ化アンモニウム
溶液を用いてエッチングする。その際、上記溝７３内に
埋め込まれた上記素子分離絶縁膜５２の表面も同時に除
去し、上記シリコン基板５１の上面と同じ高さになるよ
うにする。
たリン酸溶液により剥離した後、素子領域５１ｂ上に残
存する上記シリコン酸化膜７１を、フッ化アンモニウム
溶液を用いてエッチングする。その際、上記溝７３内に
埋め込まれた上記素子分離絶縁膜５２の表面も同時に除
去し、上記シリコン基板５１の上面と同じ高さになるよ
うにする。
【０１１４】次いで、上記シリコン基板５１の上面に酸
化法によりゲート酸化膜５３を形成した後、その上面
に、ＬＰＣＶＤ法によりリンをドーピングしたポリシリ
コン５４ａを、また、スパッタ法もしくはＣＶＤ法によ
りタングステンシリサイド５４ｂを、さらに、ＬＰＣＶ
Ｄ法によりシリコン窒化膜を、それぞれ順に形成する。
化法によりゲート酸化膜５３を形成した後、その上面
に、ＬＰＣＶＤ法によりリンをドーピングしたポリシリ
コン５４ａを、また、スパッタ法もしくはＣＶＤ法によ
りタングステンシリサイド５４ｂを、さらに、ＬＰＣＶ
Ｄ法によりシリコン窒化膜を、それぞれ順に形成する。
【０１１５】そして、それらをリソグラフィー技術を用
いてパターニングし、ＲＩＥ法によってエッチングし
て、ゲート電極５４とゲート上絶縁膜５５とを形成す
る。また、上記パターニング用のレジスト（図示してい
ない）を除去した後、上記ゲート電極５４をマスクに、
ソース・ドレイン領域を形成するためのヒ素またはリン
をインプラして、上記シリコン基板５１の表面に拡散層
５７ａ，５７ｂを形成する。
いてパターニングし、ＲＩＥ法によってエッチングし
て、ゲート電極５４とゲート上絶縁膜５５とを形成す
る。また、上記パターニング用のレジスト（図示してい
ない）を除去した後、上記ゲート電極５４をマスクに、
ソース・ドレイン領域を形成するためのヒ素またはリン
をインプラして、上記シリコン基板５１の表面に拡散層
５７ａ，５７ｂを形成する。
【０１１６】さらに、上記ゲート電極５４上にシリコン
窒化膜を堆積させ、それを側壁残しでエッチングするこ
とにより、ゲート側壁絶縁膜５６をそれぞれ形成する
（図１３（ｂ）参照）。
窒化膜を堆積させ、それを側壁残しでエッチングするこ
とにより、ゲート側壁絶縁膜５６をそれぞれ形成する
（図１３（ｂ）参照）。
【０１１７】次いで、上記ゲート電極５４上を含む、上
記シリコン基板５１の全面に、たとえば、ＬＰＣＶＤ法
もしくはプラズマＣＶＤ法によって第１のシリコン酸化
膜６４を比較的厚く堆積させる。
記シリコン基板５１の全面に、たとえば、ＬＰＣＶＤ法
もしくはプラズマＣＶＤ法によって第１のシリコン酸化
膜６４を比較的厚く堆積させる。
【０１１８】そして、この第１のシリコン酸化膜６４の
上面をＣＭＰ法などにより平坦化した後、上記拡散層５
７ａにつながるコンタクト部５８を形成するためのコン
タクトホール６４ａと、上記拡散層５７ｂにつながるコ
ンタクト部６１を形成するためのコンタクトホール６４
ｂとを、それぞれリソグラフィー技術とＣＨＦ3 をエッ
チングガスとするＲＩＥ法とにより形成する。
上面をＣＭＰ法などにより平坦化した後、上記拡散層５
７ａにつながるコンタクト部５８を形成するためのコン
タクトホール６４ａと、上記拡散層５７ｂにつながるコ
ンタクト部６１を形成するためのコンタクトホール６４
ｂとを、それぞれリソグラフィー技術とＣＨＦ3 をエッ
チングガスとするＲＩＥ法とにより形成する。
【０１１９】さらに、各コンタクトホール６４ａ，６４
ｂ上に堆積させたヒ素またはリンをドーピングしたポリ
シリコンを、ＣＭＰ法もしくはＣＤＥ法により上記各ホ
ール６４ａ，６４ｂ内にのみ残存するように除去し、上
記コンタクト部５８，６１をそれぞれ形成する（図１３
（ａ），（ｂ），（ｃ）参照）。
ｂ上に堆積させたヒ素またはリンをドーピングしたポリ
シリコンを、ＣＭＰ法もしくはＣＤＥ法により上記各ホ
ール６４ａ，６４ｂ内にのみ残存するように除去し、上
記コンタクト部５８，６１をそれぞれ形成する（図１３
（ａ），（ｂ），（ｃ）参照）。
【０１２０】次いで、上記コンタクト部５８，６１上を
含む、上記第１のシリコン酸化膜６４の全面に、たとえ
ば、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって第２
のシリコン酸化膜６５を形成する。そして、この第２の
シリコン酸化膜６５に、上記コンタクト部５８につなが
るプラグ部５９を形成するためのコンタクトホール６５
ａを同様にして形成する。
含む、上記第１のシリコン酸化膜６４の全面に、たとえ
ば、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって第２
のシリコン酸化膜６５を形成する。そして、この第２の
シリコン酸化膜６５に、上記コンタクト部５８につなが
るプラグ部５９を形成するためのコンタクトホール６５
ａを同様にして形成する。
【０１２１】次いで、上記コンタクトホール６５ａの底
面より露出する、上記コンタクト部５８の一部をＣｌ2
もしくはＨＢｒからなるエッチングガスを用いて除去
し、上記コンタクトホール６５ａの底面を平坦化する。
面より露出する、上記コンタクト部５８の一部をＣｌ2
もしくはＨＢｒからなるエッチングガスを用いて除去
し、上記コンタクトホール６５ａの底面を平坦化する。
【０１２２】これにより、上記コンタクトホール６５ａ
をＲＩＥ法により形成する際の、上記第２のシリコン酸
化膜６５の膜厚のばらつきやエッチングのばらつきを考
慮してのオーバー目のエッチングと、リソグラフィー工
程でのＤＲＡＭセルのパターンの合わせずれとによっ
て、上記コンタクトホール６５ａの底面に形成される微
小な凹部８１をなくすことが可能となる（図１４（ｃ）
参照）。
をＲＩＥ法により形成する際の、上記第２のシリコン酸
化膜６５の膜厚のばらつきやエッチングのばらつきを考
慮してのオーバー目のエッチングと、リソグラフィー工
程でのＤＲＡＭセルのパターンの合わせずれとによっ
て、上記コンタクトホール６５ａの底面に形成される微
小な凹部８１をなくすことが可能となる（図１４（ｃ）
参照）。
【０１２３】この後、上記第２のシリコン酸化膜６５
に、上記ビット線６０を形成するための溝６５ｂを形成
するとともに、上記コンタクトホール６５ａおよび上記
溝６５ｂの、少なくとも底面および側面が十分に被覆さ
れる膜厚のＴｉ／ＴｉＮからなるバリアメタル層６０ａ
をスパッタ法もしくはＣＶＤ法により形成し、窒素ガス
雰囲気中にてアニールした後、全面に、ブランケットＣ
ＶＤ法などによりタングステンまたはアルミニウムから
なるメタル層６０ｂを十分な厚さで形成する。
に、上記ビット線６０を形成するための溝６５ｂを形成
するとともに、上記コンタクトホール６５ａおよび上記
溝６５ｂの、少なくとも底面および側面が十分に被覆さ
れる膜厚のＴｉ／ＴｉＮからなるバリアメタル層６０ａ
をスパッタ法もしくはＣＶＤ法により形成し、窒素ガス
雰囲気中にてアニールした後、全面に、ブランケットＣ
ＶＤ法などによりタングステンまたはアルミニウムから
なるメタル層６０ｂを十分な厚さで形成する。
【０１２４】そして、それらをＣＭＰ法により上記ホー
ル６５ａおよび上記溝６５ｂ内にのみ残存するように除
去し、上記プラグ部５９といっしょに上記ビット線６０
を形成する。（図１５（ａ），（ｃ）参照）。
ル６５ａおよび上記溝６５ｂ内にのみ残存するように除
去し、上記プラグ部５９といっしょに上記ビット線６０
を形成する。（図１５（ａ），（ｃ）参照）。
【０１２５】次いで、上記プラグ部５９および上記ビッ
ト線６０上を含む、上記第２のシリコン酸化膜６５の全
面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶＤ法
によって第３のシリコン酸化膜６６を形成する。そし
て、この第３のシリコン酸化膜６６および上記第２のシ
リコン酸化膜６５に、同様にして、上記コンタクト部６
１につながるプラグ部６２を形成するためのコンタクト
ホール６６ａを一体的に形成する（図１６（ａ），
（ｂ）参照）。
ト線６０上を含む、上記第２のシリコン酸化膜６５の全
面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶＤ法
によって第３のシリコン酸化膜６６を形成する。そし
て、この第３のシリコン酸化膜６６および上記第２のシ
リコン酸化膜６５に、同様にして、上記コンタクト部６
１につながるプラグ部６２を形成するためのコンタクト
ホール６６ａを一体的に形成する（図１６（ａ），
（ｂ）参照）。
【０１２６】この場合も、上記コンタクトホール６６ａ
をＲＩＥ法により形成する際の、上記コンタクトホール
６６ａの底面に形成される微小な凹部８２をなくすため
に、上記コンタクトホール６６ａの底面より露出する、
上記コンタクト部６１の一部をＣｌ2 もしくはＨＢｒか
らなるエッチングガスを用いて除去し、上記コンタクト
ホール６６ａの底面を平坦化する（図１７（ａ），
（ｂ）参照）。
をＲＩＥ法により形成する際の、上記コンタクトホール
６６ａの底面に形成される微小な凹部８２をなくすため
に、上記コンタクトホール６６ａの底面より露出する、
上記コンタクト部６１の一部をＣｌ2 もしくはＨＢｒか
らなるエッチングガスを用いて除去し、上記コンタクト
ホール６６ａの底面を平坦化する（図１７（ａ），
（ｂ）参照）。
【０１２７】次いで、上記コンタクトホール６６ａの、
少なくとも底面および側面が十分に被覆される膜厚のＴ
ｉ／ＴｉＮからなるバリアメタル層６２ａをスパッタ法
もしくはＣＶＤ法により形成し、窒素ガス雰囲気中にて
アニールした後、全面に、ブランケットＣＶＤ法などに
よりタングステンまたはアルミニウムからなるメタル層
６２ｂを十分な厚さで形成する。そして、それらをＣＭ
Ｐ法により上記ホール６６ａ内にのみ残存するように除
去し、上記プラグ部６２を形成する。（図１８（ａ），
（ｂ）参照）。
少なくとも底面および側面が十分に被覆される膜厚のＴ
ｉ／ＴｉＮからなるバリアメタル層６２ａをスパッタ法
もしくはＣＶＤ法により形成し、窒素ガス雰囲気中にて
アニールした後、全面に、ブランケットＣＶＤ法などに
よりタングステンまたはアルミニウムからなるメタル層
６２ｂを十分な厚さで形成する。そして、それらをＣＭ
Ｐ法により上記ホール６６ａ内にのみ残存するように除
去し、上記プラグ部６２を形成する。（図１８（ａ），
（ｂ）参照）。
【０１２８】次いで、上記プラグ部６２上を含む、上記
第３のシリコン酸化膜６６の全面に、たとえば、ＬＰＣ
ＶＤ法またはプラズマＣＶＤ法によって第４のシリコン
酸化膜６７を形成する。そして、この第４のシリコン酸
化膜６７に、同様にして、上記プラグ部６２につながる
キャパシタの蓄積電極６３を形成するための溝６７ａ
を、上記プラグ部６２の上面のすべてが露出するような
大きさで形成する（図１９ （ａ），（ｂ）参照）。
第３のシリコン酸化膜６６の全面に、たとえば、ＬＰＣ
ＶＤ法またはプラズマＣＶＤ法によって第４のシリコン
酸化膜６７を形成する。そして、この第４のシリコン酸
化膜６７に、同様にして、上記プラグ部６２につながる
キャパシタの蓄積電極６３を形成するための溝６７ａ
を、上記プラグ部６２の上面のすべてが露出するような
大きさで形成する（図１９ （ａ），（ｂ）参照）。
【０１２９】この場合も、上記溝６７ａをＲＩＥ法によ
り形成する際の、上記溝６７ａの底面に形成される微小
な凹部８３をなくすために、上記溝６７ａの底面より露
出する、上記プラグ部６２の上面をＳＦ6 からなるエッ
チングガスを用いて除去し、上記溝６７ａの底面を平坦
化する。（図２０（ａ），（ｂ）参照）。
り形成する際の、上記溝６７ａの底面に形成される微小
な凹部８３をなくすために、上記溝６７ａの底面より露
出する、上記プラグ部６２の上面をＳＦ6 からなるエッ
チングガスを用いて除去し、上記溝６７ａの底面を平坦
化する。（図２０（ａ），（ｂ）参照）。
【０１３０】次いで、上記溝６７ａの、少なくとも底面
および側面において所望の膜厚となるようにＲｕを形成
した後、それをＣＭＰ法により上記溝６７ａ内にのみ残
存するように除去し、上記蓄積電極６３を形成する。
および側面において所望の膜厚となるようにＲｕを形成
した後、それをＣＭＰ法により上記溝６７ａ内にのみ残
存するように除去し、上記蓄積電極６３を形成する。
【０１３１】さらに、この蓄積電極６３上を含む、上記
第４のシリコン酸化膜６７の全面に対し、上記溝６７ａ
の底面および側面において所望の膜厚となるようにＢＳ
ＴＯ膜をスパッタ法もしくはＣＶＤ法により堆積させて
キャパシタ絶縁膜６９を形成するとともに、このキャパ
シタ絶縁膜６９を介して、上記溝６７ａの底面および側
面において所望の膜厚となるようにＲｕを堆積させてプ
レート電極７０を形成することにより、図１０および図
１１に示したセル構造を有するＤＲＡＭが得られる。
第４のシリコン酸化膜６７の全面に対し、上記溝６７ａ
の底面および側面において所望の膜厚となるようにＢＳ
ＴＯ膜をスパッタ法もしくはＣＶＤ法により堆積させて
キャパシタ絶縁膜６９を形成するとともに、このキャパ
シタ絶縁膜６９を介して、上記溝６７ａの底面および側
面において所望の膜厚となるようにＲｕを堆積させてプ
レート電極７０を形成することにより、図１０および図
１１に示したセル構造を有するＤＲＡＭが得られる。
【０１３２】このようなセル構造を有するＤＲＡＭによ
れば、プラグ部６２につながる溝６７ａを形成する際
に、プラグ部６２の蓄積電極６３とのコンタクト部分に
微小な凹部８３が形成されるのを抑制できるようにな
る。これにより、溝６７ａ内への蓄積電極６３の形成に
ともなう、キャパシタ絶縁膜６９およびプレート電極７
０の十分なカバレジを期待することが可能となる。した
がって、下部のプラグ部６２と上部の蓄積電極６３とを
確実にコンタクトできるようになり、コンタクト抵抗の
上昇や断線といったコンタクト不良による信頼性の低下
を防止することが可能となるものである。
れば、プラグ部６２につながる溝６７ａを形成する際
に、プラグ部６２の蓄積電極６３とのコンタクト部分に
微小な凹部８３が形成されるのを抑制できるようにな
る。これにより、溝６７ａ内への蓄積電極６３の形成に
ともなう、キャパシタ絶縁膜６９およびプレート電極７
０の十分なカバレジを期待することが可能となる。した
がって、下部のプラグ部６２と上部の蓄積電極６３とを
確実にコンタクトできるようになり、コンタクト抵抗の
上昇や断線といったコンタクト不良による信頼性の低下
を防止することが可能となるものである。
【０１３３】また、この構成の場合、下部のコンタクト
部５８と上部のプラグ部５９とのコンタクト部分、およ
び、下部のコンタクト部６１と上部のプラグ部６２との
コンタクト部分についても、同様の効果が期待できる。
部５８と上部のプラグ部５９とのコンタクト部分、およ
び、下部のコンタクト部６１と上部のプラグ部６２との
コンタクト部分についても、同様の効果が期待できる。
【０１３４】なお、上記コンタクトホール６５ａ，６６
ａおよび上記溝６７ａの底面は完全に平坦化する必要は
なく、適宜、導電膜を十分に形成することが可能となる
範囲で行うものであれば良い。
ａおよび上記溝６７ａの底面は完全に平坦化する必要は
なく、適宜、導電膜を十分に形成することが可能となる
範囲で行うものであれば良い。
【０１３５】また、上記蓄積電極６３は、溝６７ａ内を
埋め込むように剥離が容易な犠牲酸化膜を形成し、Ｒｕ
をＲＩＥ法によりエッチングした後に、上記犠牲酸化膜
を剥離することによっても形成できる。
埋め込むように剥離が容易な犠牲酸化膜を形成し、Ｒｕ
をＲＩＥ法によりエッチングした後に、上記犠牲酸化膜
を剥離することによっても形成できる。
【０１３６】また、上記蓄積電極６３の形成において、
たとえば、溝６７ａを６０〜８８°程度の角度をもって
順テーパー形状に形成するようにした場合には、簡便な
スパッタ法による成膜が可能である。
たとえば、溝６７ａを６０〜８８°程度の角度をもって
順テーパー形状に形成するようにした場合には、簡便な
スパッタ法による成膜が可能である。
【０１３７】また、上記蓄積電極６３および上記プレー
ト電極７０の電極材料としては、Ｒｕに以外に、たとえ
ば、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒまたは上記Ｒ
ｕを含む、これらの酸化物、あるいは、これらの合金ま
たはその酸化物、もしくは、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔ
ａまたはこれらの窒化物、あるいは、Ｍｏ、Ｃｕ、Ｐｂ
のいずれかを用いることも可能である。
ト電極７０の電極材料としては、Ｒｕに以外に、たとえ
ば、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒまたは上記Ｒ
ｕを含む、これらの酸化物、あるいは、これらの合金ま
たはその酸化物、もしくは、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔ
ａまたはこれらの窒化物、あるいは、Ｍｏ、Ｃｕ、Ｐｂ
のいずれかを用いることも可能である。
【０１３８】さらに、上記キャパシタ絶縁膜６９として
は、ＢＳＴＯ膜以外に、たとえば、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3
Ｏ12、Ｔａ2 Ｏ5 のいずれかを用いることも可能であ
る。
は、ＢＳＴＯ膜以外に、たとえば、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3
Ｏ12、Ｔａ2 Ｏ5 のいずれかを用いることも可能であ
る。
【０１３９】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【０１４０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、第一の導電層と第二の導電層とを確実にコンタクト
でき、コンタクト不良による信頼性の低下を防止するこ
とが可能な半導体装置およびその製造方法を提供でき
る。
ば、第一の導電層と第二の導電層とを確実にコンタクト
でき、コンタクト不良による信頼性の低下を防止するこ
とが可能な半導体装置およびその製造方法を提供でき
る。
【０１４１】また、この発明によれば、プラグ電極と蓄
積電極とを確実にコンタクトでき、コンタクト不良によ
る信頼性の低下を防止することが可能な半導体記憶装置
およびその製造方法を提供できる。
積電極とを確実にコンタクトでき、コンタクト不良によ
る信頼性の低下を防止することが可能な半導体記憶装置
およびその製造方法を提供できる。
【図１】この発明の実施の第一の形態にかかる、半導体
装置の要部の構成を概略的に示す断面図。
装置の要部の構成を概略的に示す断面図。
【図２】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図３】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図４】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図５】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図６】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図７】同じく、かかる半導体装置を製造するための方
法を説明するために示す要部の概略断面図。
法を説明するために示す要部の概略断面図。
【図８】同じく、かかる半導体装置の第一の応用例を示
す要部の概略断面図。
す要部の概略断面図。
【図９】同じく、かかる半導体装置の第二の応用例を示
す要部の概略断面図。
す要部の概略断面図。
【図１０】この発明の実施の第二の形態にかかる、半導
体記憶装置の要部の構成を概略的に示す平面図。
体記憶装置の要部の構成を概略的に示す平面図。
【図１１】同じく、半導体記憶装置の要部の構成を概略
的に示す断面図。
的に示す断面図。
【図１２】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１３】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１４】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１５】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１６】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１７】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１８】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図１９】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図２０】同じく、かかる半導体記憶装置を製造するた
めの方法を説明するために示す要部の概略断面図。
めの方法を説明するために示す要部の概略断面図。
【図２１】従来技術とその問題点を説明するための、ボ
ーダーレスコンタクト技術を用いて形成された典型的な
半導体装置の要部の構成を概略的に示す断面図。
ーダーレスコンタクト技術を用いて形成された典型的な
半導体装置の要部の構成を概略的に示す断面図。
【図２２】同じく、スタック型キャパシタを用いたＤＲ
ＡＭのセル構造を示す要部の概略断面図。
ＡＭのセル構造を示す要部の概略断面図。
【図２３】同じく、スタック型キャパシタを用いたＤＲ
ＡＭの他のセル構造を示す要部の概略断面図。
ＡＭの他のセル構造を示す要部の概略断面図。
１１…ｐ型シリコン基板 １１ａ…素子分離領域 １１ｂ…素子領域 １２…素子分離絶縁膜 １３Ａ，１３Ｂ…ゲート電極 １３ａ…ポリシリコン １３ｂ…タングステンシリサイド １４…ゲート酸化膜 １５…ゲート上絶縁膜 １６…ゲート側壁絶縁膜 １７…拡散層 １８…第１の層間絶縁膜 １８ａ…コンタクトホール １９Ａ…プラグ部 １９Ｂ…コンタクト部 １９ａ…バリアメタル層 １９ｂ…メタル層 ２０…第２の層間絶縁膜 ２０ａ…コンタクトホール ２０ｂ…溝 ２１Ａ…プラグ部 ２１Ｂ…配線層 ２１ａ…バリアメタル層 ２１ｂ…メタル層 ２２ａ，２２ｂ…凹部 ３１…シリコン酸化膜 ３２…シリコン窒化膜 ３３…溝 ４０…配線層 ４０ａ…バリアメタル層 ４０ｂ…メタル層 ４１…第３の層間絶縁膜 ４１ａ…コンタクトホール ４２…プラグ部 ４２ａ…バリアメタル層 ４２ｂ…メタル層 ４５…配線層（ダマシン構造） ４５ａ…バリアメタル層 ４５ｂ…メタル層 ４６…第４の層間絶縁膜 ４６ａ…溝 ５１…ｐ型シリコン基板 ５１ａ…素子分離領域 ５１ｂ…素子領域 ５２…素子分離絶縁膜 ５３…ゲート酸化膜 ５４…ゲート電極 ５４ａ…ポリシリコン ５４ｂ…タングステンシリサイド ５５…ゲート上絶縁膜 ５６…ゲート側壁絶縁膜 ５７ａ，５７ｂ…ｎ型拡散層 ５８…コンタクト部 ５９…プラグ部 ６０…ビット線 ６０ａ…バリアメタル層 ６０ｂ…メタル層 ６１…コンタクト部 ６２…プラグ部 ６２ａ…バリアメタル層 ６２ｂ…メタル層 ６３…キャパシタの蓄積電極 ６４…第１のシリコン酸化膜 ６４ａ，６４ｂ…コンタクトホール ６５…第２のシリコン酸化膜 ６５ａ…コンタクトホール ６５ｂ…溝 ６６…第３のシリコン酸化膜 ６６ａ…コンタクトホール ６７…第４のシリコン酸化膜 ６７ａ…溝 ６８…層間絶縁膜 ６９…キャパシタ絶縁膜 ７０…プレート電極 ７１…シリコン酸化膜 ７２…シリコン窒化膜 ７３…溝 ８１，８２，８３…凹部
Claims (21)
- 【請求項１】 第一の絶縁膜中に埋め込まれた第一の導
電層と、 この第一の導電層を含む、前記第一の絶縁膜の全面に形
成された第二の絶縁膜と、 この第二の絶縁膜、前記第一の導電層、および、前記第
一の絶縁膜の少なくとも一部に形成された溝部と、 この溝部内に設けられ、前記第一の導電層に接続された
第二の導電層とを具備したことを特徴とする半導体装
置。 - 【請求項２】 前記溝部は、その底面が平坦化されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第一の導電層はプラグ電極であり、
前記第二の導電層は配線層であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】 前記第一の導電層は配線層であり、前記
第二の導電層はプラグ電極であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項５】 前記第一の導電層および前記第二の導電
層はプラグ電極であることを特徴とする請求項１に記載
の半導体装置。 - 【請求項６】 前記第一の導電層はプラグ電極であり、
前記第二の導電層はキャパシタの蓄積電極であることを
特徴とする請求項１に記載の半導体装置。 - 【請求項７】 情報転送用のＭＯＳトランジスタと、 このＭＯＳトランジスタの一方のソース・ドレイン領域
に電気的に接続されたビット線と、 前記ＭＯＳトランジスタの他方のソース・ドレイン領域
に電気的に接続されたプラグ電極と、 このプラグ電極上を含んで、前記ＭＯＳトランジスタの
上面に形成された層間絶縁膜と、 この層間絶縁膜および前記プラグ電極の少なくとも一部
に形成された溝部と、 この溝部内に設けられ、前記プラグ電極に電気的に接続
された蓄積電極と、 この蓄積電極上を含む、前記層間絶縁膜の上面に形成さ
れたキャパシタ絶縁膜と、 このキャパシタ絶縁膜上に形成されたプレート電極とを
具備したことを特徴とする半導体記憶装置。 - 【請求項８】 前記蓄積電極は、前記溝部の少なくとも
底面および側面に設けられていることを特徴とする請求
項７に記載の半導体記憶装置。 - 【請求項９】 前記ビット線および前記プラグ電極のそ
れぞれは、コンタクト部を個々に有して、前記ＭＯＳト
ランジスタの一方／他方のソース・ドレイン領域におの
おの接続されていることを特徴とする請求項７に記載の
半導体記憶装置。 - 【請求項１０】 前記各コンタクト部に対する、前記ビ
ット線および前記プラグ電極のコンタクト面はいずれも
平坦化されていることを特徴とする請求項９に記載の半
導体記憶装置。 - 【請求項１１】 情報転送用のＭＯＳトランジスタと、 このＭＯＳトランジスタを覆うようにして設けられた第
１の層間絶縁膜と、 この第１の層間絶縁膜を介して設けられ、前記ＭＯＳト
ランジスタの一方のソース・ドレイン領域に電気的に接
続された第１のコンタクト部と、 前記第１の層間絶縁膜を介して設けられ、前記ＭＯＳト
ランジスタの他方のソース・ドレイン領域に電気的に接
続された第２のコンタクト部と、 前記コンタクト部上を含む、前記第１の層間絶縁膜の上
面に形成された第２の層間絶縁膜と、 この第２の層間絶縁膜および前記第１のコンタクト部の
少なくとも一部に形成された第１の溝部と、 この第１の溝部内に設けられ、前記第１のコンタクト部
に電気的に接続されたビット線と、 このビット線上を含む、前記第２の層間絶縁膜の上面に
形成された第３の層間絶縁膜と、 この第３の層間絶縁膜および前記第２の層間絶縁膜とと
もに、前記第２のコンタクト部の少なくとも一部に形成
された第２の溝部と、 前記第２の溝部内に設けられ、前記第２のコンタクト部
に電気的に接続されたプラグ電極と、 このプラグ電極上を含む、前記第３の層間絶縁膜の上面
に形成された第４の層間絶縁膜と、 この第４の層間絶縁膜および前記プラグ電極の少なくと
も一部に形成された第３の溝部と、 この第３の溝部内に設けられ、前記プラグ電極に電気的
に接続された蓄積電極と、 この蓄積電極上を含む、前記第４の層間絶縁膜の上面に
形成されたキャパシタ絶縁膜と、 このキャパシタ絶縁膜上に形成されたプレート電極とを
具備したことを特徴とする半導体記憶装置。 - 【請求項１２】 前記各溝部は、それぞれの底面が平坦
化されていることを特徴とする請求項７または１１のい
ずれかに記載の半導体記憶装置。 - 【請求項１３】 前記蓄積電極および前記プレート電極
は、Ｒｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒまたは
これらの酸化物、あるいは、これらの合金またはその酸
化物、もしくは、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａまたはこ
れらの窒化物、あるいは、Ｍｏ、Ｃｕ、Ｐｂのいずれか
１つ以上を用いて構成されていることを特徴とする請求
項７または１１のいずれかに記載の半導体記憶装置。 - 【請求項１４】 前記キャパシタ絶縁膜は、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒ
Ｏ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、Ｔａ2 Ｏ5 の
いずれか１つを用いて構成されていることを特徴とする
請求項７または１１のいずれかに記載の半導体記憶装
置。 - 【請求項１５】 前記蓄積電極は、前記第３の溝部の少
なくとも底面および側面に設けられていることを特徴と
する請求項１１に記載の半導体記憶装置。 - 【請求項１６】 第一の絶縁膜を介して第一の導電層を
形成する第１の工程と、 前記第一の導電層を含む、前記第一の絶縁膜の全面に第
二の絶縁膜を形成する第２の工程と、 前記第一の導電層の少なくとも一部に対応する前記第二
の絶縁膜を選択的に除去し、前記第一の導電層に達する
深さ以上の溝部を形成する第３の工程と、 前記溝部の底面に露出する、前記第一の導電層の一部を
除去する第４の工程と、 前記溝部内に、前記第一の導電層につながる第二の導電
層を形成する第５の工程とからなることを特徴とする半
導体装置の製造方法。 - 【請求項１７】 前記第４の工程は、前記溝部の底面が
平坦になるように、前記第一の導電層を選択的に除去す
るものであることを特徴とする請求項１６に記載の半導
体装置の製造方法。 - 【請求項１８】 情報転送用のＭＯＳトランジスタを形
成する工程と、 前記ＭＯＳトランジスタの一方のソース・ドレイン領域
に電気的に接続されるビット線を形成する工程と、 前記ＭＯＳトランジスタの他方のソース・ドレイン領域
に電気的に接続されるプラグ電極を形成する工程と、 前記プラグ電極上を含んで、前記ＭＯＳトランジスタの
上面に層間絶縁膜を形成する工程と、 前記プラグ電極の少なくとも一部に対応する前記層間絶
縁膜を選択的に除去し、前記プラグ電極に達する深さ以
上の溝部を形成する工程と、 前記溝部の底面に露出する、前記プラグ電極の一部を除
去する工程と、 前記溝部内に、前記プラグ電極に電気的につながる蓄積
電極を形成する工程と、 前記蓄積電極上を含む、前記層間絶縁膜の上面にキャパ
シタ絶縁膜を形成する工程と、 このキャパシタ絶縁膜上にプレート電極を形成する工程
とからなることを特徴とする半導体記憶装置の製造方
法。 - 【請求項１９】 前記プラグ電極の一部を除去する工程
は、前記溝部の底面が平坦になるように、前記プラグ電
極を選択的に除去するものであることを特徴とする請求
項１８に記載の半導体記憶装置の製造方法。 - 【請求項２０】 情報転送用のＭＯＳトランジスタを形
成する工程と、 前記ＭＯＳトランジスタを覆うようにして第１の層間絶
縁膜を形成する工程と、 この第１の層間絶縁膜を介して、前記ＭＯＳトランジス
タの一方のソース・ドレイン領域に電気的につながる第
１のコンタクト部を形成する工程と、 前記第１の層間絶縁膜を介して、前記ＭＯＳトランジス
タの他方のソース・ドレイン領域に電気的につながる第
２のコンタクト部を形成する工程と、 前記コンタクト部上を含む、前記第１の層間絶縁膜の上
面に第２の層間絶縁膜を形成する工程と、 前記第１のコンタクト部の少なくとも一部に対応する前
記第２の層間絶縁膜を選択的に除去し、前記第１のコン
タクト部に達する深さ以上の第１の溝部を形成する工程
と、 前記第１の溝部の底面に露出する、前記第１のコンタク
ト部の一部を除去する工程と、 前記第１の溝部内に、前記第１のコンタクト部に電気的
につながるビット線を形成する工程と、 前記ビット線上を含む、前記第２の層間絶縁膜の上面に
第３の層間絶縁膜を形成する工程と、 前記第２のコンタクト部の少なくとも一部に対応する前
記第３の層間絶縁膜および前記第２の層間絶縁膜を選択
的に除去し、前記第２のコンタクト部に達する深さ以上
の第２の溝部を形成する工程と、 前記第２の溝部の底面に露出する、前記第２のコンタク
ト部の一部を除去する工程と、 前記第２の溝部内に、前記第２のコンタクト部に電気的
につながるプラグ電極を形成する工程と、 前記プラグ電極上を含む、前記第３の層間絶縁膜の上面
に第４の層間絶縁膜を形成する工程と、 前記プラグ電極の少なくとも一部に対応する前記第４の
層間絶縁膜を選択的に除去し、前記プラグ電極に達する
深さ以上の第３の溝部を形成する工程と、 前記第３の溝部の底面に露出する、前記プラグ電極の一
部を除去する工程と、 前記第３の溝部内に、前記プラグ電極に電気的につなが
る蓄積電極を形成する工程と、 前記蓄積電極上を含む、前記第４の層間絶縁膜の上面に
キャパシタ絶縁膜を形成する工程と、 このキャパシタ絶縁膜上にプレート電極を形成する工程
とからなることを特徴とする半導体記憶装置の製造方
法。 - 【請求項２１】 前記第１のコンタクト部の一部を除去
する工程、前記第２のコンタクト部の一部を除去する工
程、および、前記プラグ電極の一部を除去する工程は、
いずれも前記各溝部の底面が平坦になるように、それぞ
れ選択的に除去するものであることを特徴とする請求項
２０に記載の半導体記憶装置の製造方法。
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