KR100432882B1 - 강유전성 메모리 장치 형성 방법 - Google Patents

강유전성 메모리 장치 형성 방법 Download PDF

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Abstract

COB(Capacitor Over Bit-line) 구조의 강유전성 메모리 장치 형성 방법이 개시된다. 이 방법은 기판의 셀 영역에 캐퍼시터 콘택 플러그를, 코아 영역에 스터드를 형성하는 단계, 스터드를 커버하는 산소 베리어 패턴을 형성하는 단계, 캐퍼시터 콘택 플러그 위로 하부 전극, 강유전막 패턴, 상부 전극으로 이루어지는 강유전체 캐퍼시터를 형성하는 단계, 기판 전면에 층간 절연막을 형성하고 패터닝하여 적어도 스터드 영역에서 층간 절연막을 제거함으로써 배선 콘택 홀을 형성하는 단계, 스퍼터링을 통해 배선 콘택 홀에 콘택 플러그를 형성함과 동시에 층간 절연막 위에 배선층을 형성하는 단계를 구비하여 이루어진다.

Description

강유전성 메모리 장치 형성 방법{Method of forming ferroelectric random access memory device}
본 발명은 강유전성 메모리 장치(FRAM:Ferroelectric Random Acess Memorry) 형성 방법에 관한 것으로, 특히, COB(Capacitor Over Bit line) 구조를 가지는 강유전성 메모리 장치 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9] 등으로 대표될 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체 소자를 이용한 메모리 장치의 연구가 많이 이루어지고 있다. 강유전체를 형성하기 위해서는 PZT, SBT 등의 강유전성 물질들이 페로브스카이트 구조라는 강유전성 구조를 가지도록 해야 한다. 그리고, 이런 구조는 통상 이들 강유전성 물질을 아몰퍼스 기타 상태로 적층한 뒤 산화성 분위기에서 고온, 가령, 700도씨 정도로 가열하여 결정화시킬 때 얻어질 수 있다.
한편, 강유전성 메모리 장치의 구조는 DRAM의 구조와 매우 유사하다. 따라서, 셀 어레이 영역들은 종횡으로 이루어진 코아 영역에 의해 나뉘어지고, 전체 셀 어레이 영역의 주변에는 셀 동작을 위한 기본적 회로를 가지는 주변 영역(peripheral part)이 위치한다. 코아 영역에는 트랜지스터 및 캐퍼시터와 같은 메모리 셀의 소자 위로 형성되는 배선이 기판, 게이트 라인 혹은 비트라인과 연결되는 부분 많이 형성되어 있다. 그런데 배선은 캐퍼시터 위로 이루어지는 것이고, 배선이 연결되어야 할 비트라인, 게이트 라인 및 기판은 캐퍼시터 아래쪽에 존재한다. 따라서, 배선은 이들 도전 라인 혹은 도전 영역과 콘택을 통해 연결되어야 한다.
반도체 장치의 배선 및 콘택으로 많이 사용되는 것으로 알미늄이 있다. 알미늄은 대개 스퍼터링 방법으로 기판에 적층되며 배선층과 콘택 플러그를 동시에 형성하게 된다. 그러나, 알미늄은 갭 필 능력이 떨어지므로 좁고 단차가 큰 콘택 홀 위로 알미늄을 적층하면 콘택 홀에는 보이드를 가진 콘택이 형성되기 쉽다. 이런 단점을 극복하기 위해 알미늄 플로우(Al flow) 기법을 사용할 수 있지만, 이 경우 공정이 번거롭게 되는 단점이 있고, 열 플로우 과정에 의해 소자가 열화되는 단점이 있다.
따라서, 콘택 및 상부 배선층을 형성하기 위해서 상온 스퍼터링 방법이 바람직하다. 그러나, 콘택 형성시의 보이드의 문제가 다시 발생하므로 가능한한 콘택 홀의 가로세로비를 줄여야 하고, 콘택 홀의 깊이를 줄여야 한다. 상부 배선 콘택의 깊이를 줄이는 방법으로 비트라인 콘택, 캐퍼시터 콘택 등을 형성하는 과정에서 기판 코아 영역의 도전역에 패드나 스터드를 형성하는 방법이 있다. 이 경우, 패드나 스터드의 높이만큼 콘택이 형성된 콘택 홀의 깊이를 줄일 수 있다. 그리고, 코아 영역의 도전역에 형성되는 패드는 셀 어레이 영역의 콘택 패드, 비트라인 콘택, 캐퍼시터 콘택 형성에 사용되는 폴리실리콘이나 텅스텐으로 주로 이루어진다.
그런데, 셀 영역에서 캐퍼시터 콘택이 형성된 뒤 캐퍼시터 하부 전극층, 강유전막, 캐퍼시터 상부 전극층을 형성하고, 패터닝하여 캐퍼시터를 형성한다. 그리고, 강유전막의 페로브스카이트 구조 형성이나, 어닐링을 위한 산화 분위기 열처리 과정이 필요하다. 그러나, 코아 영역에서는 캐퍼시터가 형성되지 않으므로 이미 형성되어 있던 패드 혹은 스터드가 산화 분위기 열처리 과정에서 노출된다. 도1 및 도2는 종래의 강유전성 메모리 장치의 캐퍼시터 형성 과정에서 코아 영역의 스터드상부가 산화되는 두 가지 예를 나타내는 공정 단면도들이다.
도1을 참조하여 전 단계 공정을 설명하면, 소자 분리막(11)이 형성된 기판(10)의 셀 메모리 영역에 게이트(13) 및 소오스/드레인 영역을 가지는 셀 트랜지스터와 콘택 패드(14)가 형성된다. 제1 절연막(15)이 형성되고 제1 절연막(15)을 패터닝하여 비트라인 콘택 패드를 드러내는 콘택 홀이 형성된다. 이때, 코아 영역에도 도전영역을 드러내는 콘택 홀이 형성된다. 텅스텐층 적층과 패터닝을 통해 미도시된 비트라인 및 비트라인 콘택이 형성된다. 코아 영역의 콘택 홀도 텅스텐 재질의 하부 스터드(17)로 채워진다. 다시 제2 절연막(19)이 미도시된 비트라인 위로 적층된다. 제2 절연막(19)을 패터닝하여 캐퍼시터 콘택 패드를 드러내는 캐퍼시터 콘택 홀을 형성하고, 코아 영역에도 하부 스터드(17)가 드러나게 콘택 홀을 형성한다. CVD 텅스텐 적층과 CMP를 통해 셀 메모리 영역에 캐퍼시터 콘택 플러그(21)가 형성되고, 코아 영역에 상부 스터드(23)가 형성된다.
이후 도1의 상태와 같이 캐퍼시터 콘택 플러그(21) 위로 미도시된 도전성 접착층, 하부 전극층, 강유전체막, 상부 전극층이 차례로 적층되고 패터닝되어 하부전극(31), 강유전막 패턴(33), 상부 전극(35)으로 이루어진 강유전체 캐퍼시터(37)를 형성한다. 코아 영역에서는 이들 막이 패터닝 식각 과정에서 모두 제거된다. 따라서 상부 스터드(23) 표면이 노출된다. 패터닝 식각에서의 손상에 의해 강유전막이 열화되어 산화 분위기 어닐링을 실시하여 강유전성을 복구시킨다. 이때, 코아 영역의 상부 스터드(23)는 산화 분위기에 드러난 상태로 열처리를 거치면서 표층이 산화된다.
도2를 참조하여 전 단계 공정을 설명하면, 셀 어레이 영역의 캐퍼시터 콘택 플러그(21)와 코아 영역의 상부 스터드(23) 형성까지의 과정은 동일하다.
이후 캐퍼시터 콘택 플러그(21) 위로 미도시된 도전성 접착층, 하부 전극층을 연속으로 적층하고 패터닝한다. 하부 전극(31) 위로 베리어막과 물질막을 적층하고 CMP를 통해 하부 전극(31) 표면을 드러낸다. 따라서, 하부 전극(31) 사이의 공간은 베리어막(32)과 물질막(34)으로 채워진다. 이 상태에서 강유전막(33)이 기판 전면에 적층된다. 상부 스터드(23) 위로 적층된 도전성 접착층, 하부 전극층, 물질막은 각각의 패터닝 과정에서 제거되어 상부 스터드(23) 위에는 강유전막(33)만 남게 된다. 강유전막(33)은 졸겔 변환 방법으로 형성하기 위해 도포되거나, CVD 적층되거나, 스퍼터링으로 적층된다. CVD의 경우 적층 분위기가 산화성 고온 분위기이며, 기타의 경우 적층후 산화성 고온 분위기로 처리한다. 강유전막(33)은 산소 베리어층의 역할을 하지 못하고 오히려 산소를 전달하는 역할을 하므로 강유전막(33)에 접촉된 상부 스터드(23) 표면이 산화된다.
산화성 고온 분위기에 노출된 상부 스터드(23)는 폴리실리콘, 텅스텐으로 이루어지므로 표면 산화가 일어나면 절연체막이 형성되고, 부피 팽창에 따라 파핑(poping)이 발생한다. 또한, 상부 스터드(23) 위에 다른 막이 있다면 부피 팽창으로 이들 막이 들어올려지는 리프팅(lifting) 현상이 발생할 수 있다. 이들 현상은 배선 콘택과 기판의 정상적인 전기 접속을 방해하므로 해결 방안이 요청된다.
본 발명은 상술한 종래의 강유전성 메모리 장치 형성에 있어서 주변이나 코아 영역의 배선 콘택의 문제점을 해결하기 위한 것으로, 셀 영역의 강유전성 캐퍼시터 형성 과정에서 코아 영역의 스터드 표면 산화를 방지할 수 있는 강유전성 메모리 장치 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 다른 관점에서 배선 및 배선 콘택을 스퍼터링 알미늄으로 형성하여 동작 특성을 높일 수 있는 강유전성 메모리 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1 및 도2는 종래의 강유전성 메모리 장치에서 코아 스터드 표면이 산화되어 콘택 저항이 높아지는 문제점을 나타내는 공정 단면도들.
도3 내지 도7은 본 발명의 일 실시예에 따른 강유전성 메모리 장치의 형성 단계에서 코아 및 셀 메모리 영역을 비교할 수 있게 하는 공정 단면도들,
도8 내지 도11은 본 발명의 다른 실시예에 따른 강유전성 메모리 장치의 코아 및 셀 메모리 영역을 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 강유전성 메모리 장치 형성 방법은, COB 구조의 강유전성 메모리 장치 형성에 있어서, 기판에 셀 영역의 캐퍼시터 콘택 플러그를 형성하면서 코아 영역에 스터드를 형성하는 단계, 상기 스터드를 커버하는 산소 베리어 패턴을 형성하는 단계, 상기 캐퍼시터 콘택 플러그 위에 강유전체 캐퍼시터를 형성하는 단계, 기판 전면에 층간 절연막을 형성하고 패터닝하여 적어도 상기 스터드 영역에서 상기 층간 절연막을 제거하여 콘택 홀을 형성하는 단계, 스퍼터링을 통해 상기 콘택 홀에 콘택을 형성함과 동시에 상기 층간 절연막 위에 배선층을 형성하는 단계를 구비하여 이루어진다.
본 발명 방법에서 스터드 영역을 커버하는 산소 베리어 패턴은 도전막 혹은 절연막으로 이루어질 수 있다. 도전막의 경우 셀 어레이 영역의 하부 전극 아래 형성되어 접착층 및 산소 베리어의 역할을 하는 접착층 패턴과 동시에 형성될 수 있다. 이때 접착층 패턴 위로는 강유전성 캐퍼시터가 형성되며, 층간 절연막을 패터닝하는 단계에 이어 별도로 산소 베리어 패턴을 식각하여 스터드 상면이 드러나게할 필요가 없어진다.
산소 베리어 패턴이 절연막으로 형성될 경우, 층간 절연막을 패턴닝하는 단계와 연속하여 산소 베리어 패턴을 식각하여 스터드 상면을 노출시키는 단계가 필요하다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예 1)
도3을 참조하여 강유전성 메모리 장치의 하부 구조 형성 과정을 살펴보면, 소자 분리막(11)이 형성된 기판(10)의 활성 영역에 게이트 전극(13)을 가지는 MOS 트랜지스터가 형성된다. MOS 트랜지스터 위로 도시되지 않은 제1 층간 절연막을 적층하고 활성영역을 드러내도록 제1 층간 절연막 패터닝을 실시한다. 제1 층간 절연막이 제거된 공간에 폴리실리콘을 채워 넣고 영역 분리를 실시하여 비트라인 콘택 패드 및 스토리지 전극 콘택 패드(14)를 형성한다. 제2 층간 절연막(15) 적층과 패터닝을 통해 도시되지 않은 비트라인 콘택 홀을 형성한다. 이 과정에서 코아 영역에도 하부 스터드(17)를 위한 콘택 홀이 형성된다. 도시되지 않은 얇은 베리어 메탈층을 적층하고 텅스텐층을 적층하여 비트라인 콘택과 비트라인층을 형성한다. 패터닝을 통해 코아 영역의 하부 스터드(17)와 도시되지 않은 비트라인이 형성된다. 제3 층간 절연막(19)을 적층하고 패터닝하여 셀 영역의 스토리지 전극 콘택 패드를 드러내는 콘택 홀과 하부 스터드(17) 상면을 드러내는 상부 스터드 콘택 홀이 형성된다. 도시되지 않은 베리어 메탈층과 텅스텐층을 적층하고 CMP 공정을 통해 제3층간 절연막(19)에 캐퍼시터 하부 전극 콘택 플러그(21)와 상부 스터드(23)를 형성한다.
도4를 참조하면, 도3의 상태에서 상부 스터드(23)를 커버하는 산소 베리어 패턴(41)을 형성한다. 산소 베리어 패턴(41)은 기판 전면에 산소 베리어막을 적층하고 패터닝을 통해 상부 스터드(23)를 포함하는 영역에만 산소 베리어막 잔류시켜 형성한다. 산소 베리어 패턴(41)은 셀 메모리 영역에서 캐퍼시터 형성을 위한 각 층의 패터닝 과정에서 식각되지 않도록 캐퍼시터 형성막과 식각 선택비를 가지는 막, 가령 실리콘 질화막으로 형성한다. 산소 베리어막으로 기타, 티타늄 질화막(TiN), 티타늄 산화막(TiO2), 티타늄 질화막/티타늄막(Ti), 실리콘 산화질화막(SiON) 등을 사용할 수 있다.
도5를 참조하면 도4의 상태에서 셀 어레이 영역에 티타늄으로 이루어지는 접착층, 이리듐 하부 전극층, PZT 강유전막, 이리듐 상부 전극층을 차례로 적층한다. 그리고, 이들 막을 패터닝하여 접착층 패턴(36) 및 하부 전극(31), 강유전막 패턴(33), 상부 전극(35)를 구비한 캐퍼시터(37)를 형성한다. 그리고 패터닝 과정에서 강유전막의 강유전성 열화가 발생한 것을 복구하기 위해 산화성 분위기 500도씨 정도의 어닐링 공정을 실시한다.
하부 전극층이나 상부 전극층은 강유전막의 페로브스카이트 구조 형성이나 복구를 위한 산화 열처리 분위기에서 도전성을 잃지 않는 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐, 이들의 산화물로 이루어진 막들 가운데 하나로 이루어지거나 이들 막을 2 이상 조합하여 형성할 수 있다.
그리고, 강유전막은 PZT[Pb(Zr,Ti)O3]나 기타 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 강유전성 물질로 알려진 물질들을 스퍼터링, 졸-겔 도포법 등으로 적층한 뒤 산화 분위기 700도씨 정도의 고온으로 열처리하여 형성할 수 있다.
이들 막을 패터닝 하는 과정에서 코아 영역은 이들 막이 모두 제거된다. 그러나, 이미 형성된 산소 베리어 패턴은 이들 막과 식각 선택성을 가지므로 잔류하게 된다. 따라서, 패터닝 식각 과정에서 발생한 강유전막 열화를 복구하는 어닐링을 통해서도 텅스텐 스터드 상면의 산화는 억제되고, 파핑 현상도 효과적으로 방지된다.
도6을 참조하면, 도5의 상태에서 기판 전면에 제4 층간 절연막(39)이 적층된다. 제4 층간 절연막(39)은 실리콘 산화막 등으로 형성될 수 있다. 이어서 코아 영역의 스터드 상면을 드러내는 배선 콘택 홀이 형성된다. 콘택 홀 형성을 위해서는 패터닝을 통해 제4 층간 절연막(39)에 대한 식각을 실시하고, 산소 베리어 패턴(41)에 대한 식각으로 상부 스터드(23)가 노출된다. 제4 층간 절연막(39)이 실리콘 질화막으로 형성되면 별도의 조건 변화 없이 스터드 영역에서 제4 층간 절연막(39)과 산소 베리어 패턴(41)을 제거하여 배선 콘택 홀을 형성할 수 있다.
도7을 참조하면, 배선 콘택 홀이 형성된 기판에 스퍼터링을 통해 알미늄 적층을 실시한다. 이 과정에서 배선 콘택 홀에는 알미늄 콘택 플러그(45)가 형성되고 제4 층간 절연막(39) 위로 배선층이 형성된다. 배선층을 패터닝하면 알미늄배선(43)을 얻을 수 있다.
배선 콘택 홀은 본 실시예와 같은 구조에서 통상 가로세로비(aspect ratio) 1 이하로 형성된다. 그러므로, 스퍼터링에 따라 콘택 홀 입구쪽의 오버 행이 발생하는 경우에도 보이드를 형성하지 않는다.
(실시예 2)
먼저, 실시예 1의 도3과 같이 강유전성 메모리 장치의 하부 구조 형성이 이루어진다.
이후, 도8과 같이 상부 스터드(23) 및 캐퍼시터 콘택 플러그(21)를 커버하는 산소 베리어 패턴(41)을 형성한다. 산소 베리어 패턴(41)은 기판 전면에 산소 베리어막을 적층하고 패터닝을 통해 상부 스터드(23) 및 캐퍼시터 콘택 플러그(21)를 커버하도록 일부 영역에만 산소 베리어막 잔류시켜 형성한다. 이때, 산소 베리어막은 티타늄 질화막/티타늄막(Ti) 같은 도전막으로 형성한다.
도9를 참조하면, 도8의 상태에서 셀 어레이 영역에 백금 하부 전극층을 적층하고 패터닝하여 캐퍼시터 하부 전극(31)을 형성한다. 기판 전면에 이산화 티타늄 등의 시드막(51)을 콘포말하게 형성한다. 시드막(51) 위로는 스텝 커버리지가 좋은 졸겔 방식으로 혹은 기타 방식으로 하부 전극 패턴을 매몰하도록 강유전막으로 평탄화 보조막(53)을 형성한다. 전면 이방성 식각을 실시하여 상기 하부 전극(31) 및 코아 영역의 산소 베리어 패턴(41)의 상면을 드러내고, 하부 전극(31) 사이의 갭에 시드막(51)과 평탄화 보조막(53)을 잔류시킨다. 상면이 드러난 상기 하부 전극(31) 및 산소 베리어 패턴(41) 위로 캐퍼시터 강유전막(55)을 적층한다. 강유전막(55)적층 후 페로브스카이트 구조를 형성하기 위한 강유전화 열처리 즉, 산화성 분위기 열처리에서 상부 스터드(23)는 산소 베리어 패턴(41)으로 덮여 있으므로 산화되지 않는다.
도10을 참조하면, 도9의 상태에서 코아 영역의 강유전막을 제거하는 패터닝을 실시한다. 따라서, 셀 영역 전반에는 평탄한 형태의 강유전막(55)이 존재한다. 셀 어레이 영역에서 강유전막(55) 위로 상부 전극(35)을 형성한다. 상부 전극 위로 제4 층간 절연막(39)을 적층하고 패터닝을 통해 스터드 영역에 배선 콘택 홀을 형성한다. 이때, 코아 영역에서 제4 층간 절연막(39) 아래의 산소 베리어 패턴(41)은 식각되지 않고 잔존할 수 있다. 한편, 앞서 기술한 코아 영역에서 강유전막(55)을 제거하는 패터닝을 하지 않고 제4 층간 절연막(39)을 패터닝하는 것과 연속하여 강유전막(55)을 패터닝하고 산소 베리어 패턴(41) 혹은 상부 스터드(23)를 드러내는 것도 가능하다.
도11을 참조하면, 배선 콘택 홀이 형성된 기판 전면에 스퍼터링을 통해 알미늄층을 적층하여 배선 콘택(45)과 배선층을 형성한다. 배선층을 패터닝하여 배선(43)을 남긴다.
본 발명에 따르면, 셀 영역의 강유전성 캐퍼시터 형성 과정에서 코아 영역의 스터드 표면 산화를 방지할 수 있으며, 다른 관점에서, 스터드 표면 산화의 문제없이 스터드를 형성할 수 있으므로 강유전성 메모리 장치에서 배선 및 배선 콘택을 스퍼터링 알미늄으로 형성하여 동작 특성을 높일 수 있다.

Claims (9)

  1. COB(Capacitor Over Bit-line) 구조의 강유전성 메모리 장치 형성에 있어서,
    기판의 셀 영역에 캐퍼시터 콘택 플러그를, 코아 영역에 스터드를 형성하는 단계,
    상기 스터드를 커버하는 산소 베리어 패턴을 형성하는 단계,
    상기 캐퍼시터 콘택 플러그 위로 하부 전극, 강유전막 패턴, 상부 전극으로 이루어지는 강유전체 캐퍼시터를 형성하는 단계,
    상기 강유전체 캐퍼시터가 형성된 기판 상에 층간 절연막을 형성하는 단계,
    상기 층간절연막 및 상기 산소 베리어 패턴을 차례로 패터닝하여, 상기 스터드의 상부면을 노출시키는 배선 콘택 홀을 형성하는 단계,
    스퍼터링을 통해 상기 배선 콘택 홀에 콘택 플러그를 형성함과 동시에 상기 층간 절연막 위에 배선층을 형성하는 단계를 구비하되,
    상기 산소 베리어 패턴은 상기 강유전체 캐퍼시터를 형성하는 단계에 대해 식각 선택성을 갖는 절연막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 강유전체 캐퍼시터를 형성하는 단계는:
    하부 전극층을 형성하는 단계,
    강유전막을 형성하는 단계,
    상부 전극층을 형성하는 단계,
    상기 상부 전극층, 상기 강유전막, 상기 하부 전극층을 패터닝하여 하부 전극, 강유전막 패턴, 상부 전극으로 이루어진 캐퍼시터를 형성하는 단계,
    상기 강유전막 패턴의 강유전성 복구를 위해 산소 분위기에서 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  5. 제 1 항에 있어서,
    상기 강유전체 캐퍼시터를 형성하는 단계는:
    상기 캐퍼시터 콘택 플러그를 커버하는 하부 전극을 형성하는 단계,
    상기 하부 전극 사이의 갭을 채워 기판 표면을 평탄화하는 단계,
    평탄화된 상기 기판 위로 강유전막을 적층하고 강유전화 처리를 하는 단계,
    상기 강유전막 위에 상부 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  6. 제 1 항에 있어서,
    상기 산소 베리어 패턴을 형성하는 단계와 상기 강유전체 캐퍼시터를 형성하는 단계 사이에 상기 캐퍼시터 콘택 플러그를 커버하는 도전성 접착층 패턴을 형성하는 단계가 더 구비되는 강유전성 메모리 장치 형성 방법.
  7. 제 1 항에 있어서,
    상기 스터드의 적어도 상부는 폴리실리콘과 텅스텐 가운데 하나로 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극 및 상기 상부 전극은 백금, 루테늄, 이리듐, 로듐, 오스뮴, 팔라듐, 이들의 산화물로 이루어진 막들 가운데 적어도 하나를 포함하는 조합으로 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  9. 제 1 항에 있어서,
    상기 강유전막 패턴은 PZT[Pb(Zr,Ti)O3], SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 가운데 하나로 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
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