KR19990075884A - 디램 장치의 제조 방법 - Google Patents

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Abstract

여기에 디램 장치의 제조 방법이 게재되며, 상기 방법에 의하면, 비트 라인용 금속 배선이 텅스텐 대신에 TiN으로 형성된다. 그 결과, 비트 라인을 형성하는 단계에서, 코어 및 주변 영역의 P+ 확산층에 금속 배선용 도전 플러그가 금속 비트 라인과 동시에 형성된다. 이로써, 금속 비트 라인을 형성함에 있어 텅스텐 대신에 TiN 막을 이용하므로써 텅스텐을 사용하여서 야기될 수 있는 문제점 즉, 비트 라인-P+영역의 콘택 저항이 급격히 증가하는 문제와 비트 라인이 뜨는 현상을 방지할 수 있다. 그리고, 기판을 기준하여 셀 어레이 영역의 두께와 코어 및 주변 영역의 두께 사이의 차가 낮아짐과 아울러, 셀 어레이 영역과 코어 및 주변 영역에 금속 배선이 형성될 때 종래의 폴리사이드 구조에 비해서 상대적으로 콘택 저항이 낮아진다.

Description

디램 장치의 제조 방법(FABRICATION METHOD OF DYNAMIC RANDOM ACCESS MEMORY DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 금속 배선의 접촉 저항을 줄일 수 있는 다이나믹 랜덤 액세스 메모리 장치의 제조 방법에 관한 것이다.
메모리 소자 (a memeory device)의 개발에 있어서, 메모리 소자의 고집적 및 고성능을 실현하기 위한 기술들이 계속해서 변화/발전되어 왔다. 특히, 메모리 소자들, 예를 들면, 다이나믹 랜덤 액세스 메모리 (a dynamic random access memory; a DRAM), 스태틱 랜덤 액세스 메모리 (a static random access memory; a SRAM), 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리 (an electrically erasable and programmable read-only memory; an EEPROM), 강유전체 랜덤 액세스 메모리 (a ferroelectric random access memory; a FRAM), 그리고 기타 같은 종류의 것 중에서 DRAM의 제조 기술은 다른 메모리 소자들의 제조 기술에 비해서 앞서 진보되어 왔다.
DRAM 소자는 하나의 전달 트랜지스터 (transfer transistor) 및, 상기 트랜지스터를 통해서 제공되는 데이터를 저장하기 위한 저장 커패시터 (storage capacitor)를 가지며, 상기 저장 커패시터의 용량을 키우기 위한 다양한 기술들이 개발되어 왔다. 지금까지 개발된 기술들 중 대표적인 기술로서, 트랜치형 커패시터 구조 (capacitor structure of trench type)와 스택형 커패시터 구조가 USP. No, 5,214,603에 "Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above threch storage capacitors"라는 제목으로 그리고 USP. No, 5,208,470에 "Semiconductor memory device with a stack capacitor"라는 제목으로 각각 게재되었다. 또한, 상기 '603 및 '470에 게재된 구조를 기본으로 하여 변형된 구조의 다양한 기술들이 병행하여 개발되어 왔다. 특히, 스택형 커패시터 구조는 CUB (capacitor under bitline) 구조와 COB (capacitor over bitline) 구조로 구분되며, 상기 CUB 구조는 상기 USP. No, 5,208,470에 게재되었고 그리고 상기 COB 구조는 USP. No, 5,668,036에 "Fabrication method of the post structure of the cell for high density DRAM"라는 제목으로 게재되었다. 상기 CUB 구조는 비트 라인이 형성되기 이전에 저장 커패시터가 형성되는 구조이고, 상기 COB 구조는 비트 라인이 형성된 후에 저장 커패시터가 형성되는 구조이다.
DRAM 소자들을 가지는 장치 즉, DRAM 장치는 메모리 셀 어레이 영역 (memory cell array area)과 코어 및 주변 영역 (core and peripheral area)으로 분리된다. 상기 메모리 셀 어레이 영역에는, 복수 개의 워드 라인들 (a plurality of word lines), 복수 개의 비트 라인들 (a plurality of bit lines), 그리고 상기 라인들이 교차되는 영역에 배열되는 복수 개의 메모리 셀들 (memory cells) 즉, DRAM 소자들로 구성된다. 선택된 셀에 저장된 데이터, 예컨대, 논리 '1' 또는 논리 '0', 는 그것의 전달 트랜지스터를 통해 연결되는 비트 라인과 그것의 저장 커패시터 사이의 챠지 세어링 (charge sharing)의 스킴 (scheme)에 따라 감지 증폭기 (미도시된)를 통해서 감지 증폭된다. 이때, 메모리 소자의 성능 특히, 기입/독출 속도를 향상시키기 위해서는, 워드 라인 및 비트 라인의 저항이 작아야 한다.
반도체 장치 특히, 반도체 메모리 장치의 고집적화로 인해 배선 폭이 좁아지고 그리고 수직 스케일 축소 (vertically scale down)로 인해 수직 두께가 얇아짐에 따라, 전기적 신호 전달을 위한 배선 저항이 전체적으로 증가된다. 배선 저항이 증가되는 것을 극복하기 위한 다양한 방법들 중 하나의 방법은 비트 라인용 도전 물질을 폴리 실리콘 (polysilicon), 실리사이드(silicide), 또는 폴리 실리콘과 실리사이드의 적층 구조를 금속 (metal)으로 대체하는 것이다.
금속 배선 물질 (metal interconnection material)로서 텅스텐 (tungsten; W)을 이용한 기술이 USP. No, 5,407,861에 "METALIZATION OVER TUNGSTEN PLUGS"라는 제목으로 게재되었다. 상기 '861에 게재된 바와 같이, 텅스텐 (W)을 이용한 제조 공정은 컨택 (contact) 내에 플러그 (plug)를 형성하기 위해서 사용된다. 그리고, 금속과 실리콘간의 접촉 저항을 줄이기 위한 배리어 금속층 (metal layer) 및 오믹층 (ohmic layer)을 형성하기 위한 물질로서 Ti(titanium)이 사용되었다.
오믹층의 공정 조건에 따라, 일반적으로, 금속 배선이 형성될 때 기판 (또는, 확산층, 폴리실리콘, 또는 다른 도전 물질)과 금속 배선 사이의 콘택 저항이 변화될 수 있다. 특히, 오믹층의 두께, 열처리 조건, 콘택 종횡비 (contact aspect ratio) 등은 매우 중요한 공정 조건들이 된다. 그 중에서, 오믹층을 형성한 후 가해지는 열처리 조건에 따라, 콘택 저항의 크기 및 페일 율 (fail rate)이 증가될 수 있다. 즉, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 금속과 P+확산층 (diffusion layer) (또는, 기판) 사이의 접촉 저항은, 고온 (예를 들면, 800℃ 이상) 열처리 하에서, 금속과 N+확산층(또는, 기판) 사이의 접촉 저항보다 급격히 증가된다. 예컨대, P+접합 (junction)을 형성할 때 P+확산층에 주입된 불순물 이온, 예를 들면 붕소(boron; B)가 오믹층으로 기능하는 실리사이드 층에 흡수되어서(TiBx가 형성됨) 기판 (확산층)의 붕소량이 감소된다. 그 결과로서, 금속과 P+확산층 사이의 공핍폭 (depletion width)이 증가되고 그리고 금속(배선)에서 P+확산층으로 전기적인 터널링이 완전히 또는 부분적으로 차단되는 문제가 야기될 수 있다.
도 1은 종래 폴리사이드 비트 라인을 이용한 디램 구조를 보여준다. 도 1에 도시된 바와 같이, 비트 라인용 배선 (10)을 형성할 때 코어 및 주변 영역의 N+확산층 (16)에만 N+폴리를 이용한 배선 (10)를 형성하는 방법이 이용된다. 반면에, P+확산층 (14)에는, 비트 라인용 배선 (10)이 동시에 형성되지 않고, 도 1에 도시된 바와 같이, 저장 캐패시터 (18)가 형성된 후에 P+확산층 (14)에 관련된 금속 배선 (12)이 형성된다. 이 경우, 기판을 기준하여 셀 어레이 영역의 수직 두께와 코어 및 주변 영역의 수직 두께 사이의 차가 커지는 문제가 야기된다.
그리고, 상기 '861에서, 텅스텐 (W)을 이용한 배선 공정에는, 오믹층으로서 Ti/TiN 막이 사용되었다. 텅스텐 (W)을 이용하여 배선을 형성함에 있어서, 개스원 (source gas)으로 WF6이 사용되었다. WF6중 불소 (F)가 콘택 내부의 배리어 막에 또는 금속 배선 층 내에 일부 남아있는 경우, 만약 배리어 막 (TiN)이 스텝 커버리지 문제 (step coverage issue)로 인해 콘택 홀 하부의 모서리 (corner) 등에서 배리어 역할을 수행하지 못하면, 남아있던 불소 (F)와 배리어 막의 티타늄 (Ti) 사이에 반응이 일어날 수 있다. 그 반응 결과로서 TiFx와 같은 부도체(또는, 절연체)가 콘택 하부에 생길 수 있기 때문에, 콘택 저항(체적 증가로 인해서)이 증가되고 그리고 금속 배선이 확산층과 전기적으로 연결되지 않는 즉, 뜨는(lifting) 문제가 유발될 수 있다.
USP. No, 5,407,861에 게재된 바와 같이, 배리어 막의 두께는 콘택 홀을 채우는 물질인 텅스텐의 그것에 비해서 매우 얇다. 상기 배리어 막은 대략 수십-수백Å의 두께로 형성된다. 콘택 홀을 채우는 물질 (a filler material)은, 통상적으로, 콘택홀 직경의 1/2보다 두껍게 형성된다.
게다가, COB 구조로 된 DRAM 장치에서, 비트 라인용 금속 배선이 형성된 후 수행되는 열 처리 공정에 의해서, 주변 및 코어 영역에 형성된 금속 배선과 그것의 P+확산층 사이의 콘택 저항이 증가하는 현상은 더욱 가속된다. 이때, 콘택홀 직경이 0.2 ㎛이하일 때, 콘택 저항은 수천-수만(Ω)으로 증가된다. 특히, 배리어 금속의 두께가 얇고 배선 물질로서 텅스텐 (W)이 사용되는 경우 콘택 저항은 더욱 증가될 수 있다.
따라서 본 발명의 목적은 비트 라인용 금속 배선의 콘택 저항을 줄일 수 있는 디램 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 금속 배선과 P+확산층 사이의 콘택 저항을 줄일 수 있는 디램 장치의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 다이나믹 랜덤 액세스 메모리 장치의 배선 구조를 보여주는 단면도;
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 디램 장치의 제조 방법을 순차적으로 보여주는 단면도들;
도 3은 도 2c에서 셀 어레이 영역과 주변 및 코어 영역에 형성된 콘택홀들이 금속 물질에 의해서 완전히 채워지지 않은 상태를 보여주는 단면도; 그리고
도 4 및 도 5는 셀 어레이 영역과 주변 및 코어 영역에 형성되는, 도 3의 비트 라인용 금속 물질이 채워지지 않은 콘택홀들을 채우는 제조 단계들을 보여주는 단면도들이다.
*도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 106 : N+ 확산층
108 : 게이트 110, 114 : 절연층
112 : 비트 라인용 플러그 115 : 콘택홀
118 : Ti막 119 : 금속 실리사이드 층
120, 122 : TiN 층 124 : 텅스텐
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 다이나믹 랜덤 액세스 메모리 장치의 제조 방법에 있어서: 적어도 하나의 제 1 도전형의 확산층을 가지는 제 1 집적 회로와 적어도 하나의 제 2 도전형의 확산층을 가지는 제 2 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로들을 덮는 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막을 통해 상기 제 1 도전형의 확산층에 도달하는 제 1 도전 플러그를 형성하는 단계와; 상기 제 1 도전 플러그 및 상기 제 1 층간 절연막을 덮는 제 2 층간 절연막을 형성하는 단계와; 각각이 상기 제 2 층간 절연막을 통해 상기 도전 플러그에 도달하는 그리고 상기 제 1 및 제 2 층간 절연막들을 통해 상기 제 2 도전형의 확산층에 도달하는 콘택홀들을 동시에 형성하는 단계와; 상기 콘택홀들 및 상기 제 2 층간 절연막을 덮는 제 1 금속막을 형성하는 단계와; 상기 제 1 금속막을 형성한 후, 상기 제 1 금속막과 상기 제 2 도전형의 확산층 및 상기 제 1 도전 플러그의 접촉 영역들 각각에 오믹층으로 기능하는 실리사이드층이 형성되도록 열처리를 수행하는 단계와; 상기 콘택홀들 및 상기 제 1 금속막을 덮는 제 2 금속막을 형성하는 단계 및; 상기 제 2 금속막을 패터닝하여서 제 1 집적 회로에 전기적으로 연결되는 비트 라인 및 상기 제 2 집적 회로에 전기적으로 연결되는 제 2 도전 플로그를 형성하는 단계를 포함한다.
이 실시예에 있어서, 상기 반도체 기판은 셀 어레이 영역과 코어 및 주변 영역으로 정의되며, 상기 제 1 집적 회로는 상기 셀 어레이 영역에 형성되고 그리고 상기 제 2 집적 회로는 코어 및 주변 영역에 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 도전형은 n형이고 그리고 상기 제 2 도전형은 p형인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 금속막의 물질은 Ti(titanium)과 Co(cobalt) 중 하나인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 금속막은 대략 수백 Å의 두께로 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 금속막의 물질은 TiN인 것을 특징으로 한다.
이 실시예에 있어서, 상기 열처리 공정은 대략 500-1000℃ 범위 내에서 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 금속막은 수백 내지 수천 Å의 두께로 형성되되, 콘택홀 하부의 직경의 1/2보다 두껍게 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 금속막은 상기 제 2 금속막에 비해 얇게 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 금속막이 형성된 후 상기 콘택홀들이 상기 제 2 금속막에 의해서 완전히 채워지지 않은 경우, 상기 제 2 금속막을 덮는 제 3 금속막을 형성하는 단계 및; 채워지지 않은 콘택홀들 내에만 남도록 상기 제 3 금속막을 에치백하는 단계를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 금속막의 물질은 W(tungsten)인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 금속막은 상기 제 2 금속막의 두께에 비해서 얇게 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 금속막이 형성된 후 상기 콘택홀들이 상기 제 2 금속막에 의해서 완전히 채워지지 않은 경우, 상기 제 2 금속막을 덮는 제 3 금속막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 금속막의 물질은 W(tungsten)인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 금속막은 상기 제 2 금속막에 비해서 얇게 형성되는 것을 특징으로 한다.
(작용)
이와 같은 방법에 의해서, 금속 비트 라인을 형성함에 있어 텅스텐 대신에 TiN 막을 이용하여서 코어 및 주변 영역의 P+확산층에 비트 라인용 금속 물질을 동시에 이용하므로써 금속 배선의 콘택 저항이 비트 라인뿐만 아니라 코어 및 주변 영역의 P+확산층에서 감소된다.
(실시예)
이하 본 발명의 실시예에 따른 참조 도면들 도 2 내지 도 5에 의거하여 상세히 설명한다.
도 2d를 참조하면, 본 발명의 신규한 디램 장치의 제조 방법에 의하면, 비트 라인용 금속 배선 (120)이 텅스텐 (W) 대신에 TiN으로 형성된다. 그 결과, 비트 라인을 형성하는 단계에서, 코어 및 주변 영역의 P+ 확산층 (116)에 금속 배선용 도전 플러그 (122)가 금속 비트 라인과 동시에 형성된다.
이로써, 금속 비트 라인을 형성함에 있어 텅스텐 대신에 TiN 막을 이용하므로써 텅스텐을 사용하여서 야기될 수 있는 문제점 즉, 비트 라인이 뜨는 현상을 방지할 수 있다. 그리고, 기판을 기준하여 셀 어레이 영역의 두께와 코어 및 주변 영역의 두께 사이의 차가 낮아짐과 아울러, 셀 어레이 영역과 코어 및 주변 영역에 금속 배선이 형성될 때 콘택 저항이 낮아진다.
<바람직한 실시예>
도 2a 내지 도 2e은 본 발명의 바람직한 실시예에 따른 제조 공정들을 순차적으로 보여주는 단면도들이다.
본 발명에 따른 DRAM 장치를 제조하는 데 있어서, 다른 메모리 장치와 같이 반도체 기판 (100)은 전달 트랜지스터와 저장 커패시터로 구성되는 복수 개의 메모리 셀들이 형성되는 셀 어레이 영역 (cell array area)과 코어 및 주변 영역 (core and peripheralc area)으로 정의된다.
도 2a는 비트 라인용 도전 패드 (a conductive pad) (114)을 형성하는 단계를 보여준다. 메모리 셀의 전달 트랜지스터는 게이트 (gate) (108), 소오스 및 드레인 (source and drain) (106)을 가진다. 여기서, 일 예로서, 상기 게이트 (108)는 폴리실리콘 (polysilicon) (102)과 금속 실리사이드 (metal silicide) (104)를 적층하여 형성되며, 상기 소오스 및 드레인 (106)은 n- 확산층 (diffusion layer)으로 형성된다. 도 2a에 도시된 바와 같이, 셀 어레이 영역과 코어 및 주변 영역에 집적 회로들 즉, 스위치로서 동작하는 트랜지스터들 (게이트, 소오스 및 드레인으로 구성됨) 및 제 1 층간 절연막 (110)이 형성되는 공정은 이 분야에 잘 알려진 기술에 의해서 형성된다.
그 다음에, 비트 라인 및 스토리지 전극용 도전 패드를 형성하기 위해서, 잘 알려진 기술로서 사진 식각 공정을 이용하여서 셀 어레이 영역의 n- 확산층들 (즉, 소오스 및 드레인)에 각각 도달하는 콘택홀들 (미도시된)을 형성한다. 상기 콘택홀들 및 상기 제 1 층간 절연막 (110) (예컨대, SiO2)를 덮는 도전 물질 (예를 들면, 다결정 실리콘)을 형성한 후 상기 도전 물질을 패터닝하므로써, 도 2a에 도시된 바와 같이, 비트 라인 및 스토리지 전극용 도전 패드들 즉, 플러그들 (112)이 형성된다. 여기서, 본 실시예에서, 비트 라인 및 스토리지 전극용 플러그들이 동시에 형성되었지만, 서로 다른 공정 단계에서 형성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
비트 라인용 콘택홀의 직경 (a diameter)은 소자의 전기적 특성에 크게 영향을 미치며, 일반적으로, G-bit 급 이상의 DRAM 장치에서, 비트 라인용 콘택홀의 직경은 ∼ 0.2㎛ 이하이다.
도 2b를 참조하면, 플러그들 (112) 및 제 1 층간 절연막 (110)을 덮도록 제 2 층간 절연막 (114)이 형성된 후, 셀 어레이 영역과 코어 및 주변 영역에 형성된 n- 및 n+ 확산층들 (106)과 p+ 확산층 (116)에 도달하는 콘택홀들 (115)이 동시에 형성된다.
그 다음에, 상기 각 콘택홀 하부의 확산층들 및 플러그에, 금속 배선을 형성할 때 안정적인 오믹 콘택 (ohmic contact)이 이루어지도록 이온 주입 공정이 수행된다. 이때, 이온 주입량은 ∼E13/Cm2 또는 ∼E15/Cm2이고 그리고 이온 주입 에너지는 수∼수백 KeV라는 가정 하에서, 도전 패드 또는 플러그 (112) 및 각 확산층 (106) 및 (116)에, 불순물 이온이 주입된다. 즉, n형 접합이 형성되는 영역에는, n형 불순물이 주입되고 그리고 p형 접합이 형성되는 영역에는, p형 불순물이 주입된다. 플러그 이온 주입은 공정 조건에 따라 n형 불순물 및 p형 불순물 중 어느 한쪽 공정만 수행될 수 있다. 반면에, 두 가지 공정 모두 수행되지 않을 수 있다. 이때, 이미 주입된 불순물의 활성화(activation)을 위해, 열처리 공정이 수행되며, 트랜지스터의 실효 채널 길이 (effective channel length)를 최대로 유지하기 위해 급속 열 처리 (rapid thermal process; RTP) 공정이 이용된다.
계속해서, 콘택홀들 (115) 및 제 2 층간 절연막 (114) 전면에, 제 1 금속막 (118)이 수백 Å의 두께로 형성된 후, 비트 라인용 플러그 (112)와 상기 제 1 금속막 (118)에 의해서 그리고 코어 및 주변 영역의 확산층들 (106) 및 (116)과 상기 제 1 금속막 (118)에 의해서 오믹층 (ohmic layer)으로서 기능하는 금속 실리사이드 층 (119)이 형성되도록 열처리 공정이 수행된다. 그 결과, 도 2c에 도시된 바와 같이, 콘택홀들 하부면에 금속 실리사이드 층 (119)이 각각 형성된다. 상기 제 1 금속막 (118)은 티타니늄(titanium; Ti) 또는 코발트(cobalt; Co) 중 하나이며, 본 실시예에서는 Ti이 사용된다. 상기 열처리는 대략 500∼1000℃ 범위 내에서 수행된다.
여기서, 열처리가 수행된 후, 제 2 층간 절연막 (114) 상에 남아있는 금속 물질 (Ti 또는 Co)은, 도 2c에 도시된 바와 같이, 그대로 두었지만, H2SO4을 이용하여 다음 공정이 수행되기 이전에 절연막 상의 미반응 도전 물질이 제거될 수 있다. 결과적으로, 도면에는 도시되지 않았지만, 금속 실리사이드 층 (119)을 제외한 상기 제 2 층간 절연막 (114) 상의 금속 물질은 모두 제거된다.
도 2d는 금속 비트 라인과 코어 및 주변 영역의 금속 배선용 플러그들을 형성하는 단계를 보여주는 단면도이다.
금속 실리사이드 층 (119) 및 제 1 금속막 (118)을 덮도록 제 2 금속막 (미도시된)이 형성된다. 본 실시예에서, 상기 제 2 금속막은 TiN 막으로 수백 ∼ 수천 Å의 두께로 형성되지만, 콘택홀의 직경에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그 후, 사진 식각 공정을 이용하여 상기 제 2 금속막을 패터닝하므로써, 도 2d에 도시된 바와 같이, 금속 비트 라인 (120)과 코어 및 주변 영역의 금속 배선용 도전 패드 (122) 즉, 플러그 (122)가 동시에 형성된다.
이후, 본 실시예에 같이 DRAM 장치의 COB 구조에서, 층간 절연막을 형성하고 그리고 평탄화 공정을 수행한 후 저장 커패시터와 코어 및 주변 영역의 금속 배선들을 이 분야의 잘 알려진 공정 기술을 통해 형성하면, 도 2e와 같은 COB 구조로 된 DRAM 장치가 형성된다.
비트 라인용 금속 물질로 사용되는 TiN은 금속 배선을 형성할 때 상부막과 하부막 사이의 반응을 억제하는 배리어 금속 (barrier metal)으로 사용된다는 것은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. 본 발명의 바람직한 실시예에서 사용된 비트 라인용 금속 물질 즉, TiN으로 콘택홀들을 채울 경우, 전기적인 콘택 저항이 낮아지고 안정적인 공정 마진 (P+확산층 (116)에 도달하는 금속 배선을 형성할 때)을 확보할 수 있다.
또한, 앞서 설명된 방법에 의하면, 상기 USP. No, 5,407,861에 게재된 바와 같이, 비트 라인용 금속 물질로서 텅스텐 (W)이 사용되는 경우, 텅스텐을 증착하는 동안에 개스원 (WF6)을 구성하는 블소 (F)가 배리어 막 또는 금속 배선에 남아서 야기되는 문제 즉, 금속 비트 라인 (도 2e에서, 120)이 뜨는 문제는 방지될 수 있다.
<변형예>
금속 비트 라인 (120)과 코어 및 주변 영역의 금속 배선용 플러그들 (122)를 형성할 때, 콘택홀의 직경은 공정 마진에 따라 다르게 형성될 수 있다. 만약 콘택홀의 직경이 크다면, 콘택홀들은 TiN 막으로 완전히 채워지지 않을 수 있다. 그 결과, 도 3과 같은 구조가 생길 수 있다. 이때, TiN 막으로 채워지지 않은 콘택홀은 다음과 같이 채워진다. 먼저, 텅스텐 (W)이 상기 TiN막 (120) 및 절연막 (114)을 덮도록 형성된 후, 도 4에 도시된 바와 같이, 콘택홀 내에만 텅스텐 (W)이 남도록 상기 텅스텐 (W)은 에치백 (etchback)된다. 이후에 수행되는 제조 공정은 본 발명의 바람직한 실시예와 동일하게 수행된다. 여기서, 콘택홀 내에 있는 텅스텐 (W)의 두께 (y)는 콘택홀의 측벽에 있는 TiN 막의 그것 (x)보다 얇게 형성되어야 한다 (x>y).
또는, 도 5에 도시된 바와 같이, TiN 막으로 채워지지 않은 콘택홀을 채우기 위해서 도 4와 같이 TiN 막을 덮도록 텅스텐 (W)을 형성한 후, 앞서 설명된 에치백 공정이 수행되지 않는다. 이 후, 제조 공정은 본 발명의 바람직한 실시예와 동일하게 수행된다. 그 결과, 금속 비트 라인과 코어 및 주변 영역의 P+확산층용 금속 배선의 플러그는 TiN 막과 텅스텐 (W)을 적층하여서 형성된다. 또한, 텅스텐의 두께 (y)는 TiN 막의 그것 (x)보다 얇게 형성되어야 한다 (x>y).
상기한 바와같이, 금속 비트 라인을 형성함에 있어 텅스텐 대신에 TiN 막을 이용하므로써 텅스텐을 사용하여서 야기될 수 있는 문제점 즉, 비트 라인이 뜨고, P+콘택 저항을 급격히 증가시키는 현상을 방지할 수 있다. 그리고, TiN 막을 이용하여 금속 비트 라인을 형성하므로써 코어 및 주변 영역의 P+ 확산층에 관련된 금속 배선 또는 도전 패드로서 비트 라인용 금속 물질이 동시에 이용될 수 있다. 그 결과, 기판을 기준하여 셀 어레이 영역의 두께와 코어 및 주변 영역의 두께 사이의 차가 낮아진다. 아울러, 셀 어레이 영역과 코어 및 주변 영역에서 금속 배선이 형성될 때 그것의 콘택 저항이 감소된다.

Claims (15)

  1. 다이나믹 랜덤 액세스 메모리 (dynamic random access memory; DRAM) 장치의 제조 방법에 있어서:
    적어도 하나의 제 1 도전형의 확산층을 가지는 제 1 집적 회로와 적어도 하나의 제 2 도전형의 확산층을 가지는 제 2 집적 회로가 형성된 반도체 기판 상에 상기 집적 회로들을 덮는 제 1 층간 절연막을 형성하는 단계와;
    상기 제 1 층간 절연막을 통해 상기 제 1 도전형의 확산층에 도달하는 제 1 도전 플러그를 형성하는 단계와;
    상기 제 1 도전 플러그 및 상기 제 1 층간 절연막을 덮는 제 2 층간 절연막을 형성하는 단계와;
    각각이 상기 제 2 층간 절연막을 통해 상기 도전 플러그에 도달하는 그리고 상기 제 1 및 제 2 층간 절연막들을 통해 상기 제 2 도전형의 확산층에 도달하는 콘택홀들을 동시에 형성하는 단계와;
    상기 콘택홀들 및 상기 제 2 층간 절연막을 덮는 제 1 금속막을 형성하는 단계와;
    상기 제 1 금속막을 형성한 후, 상기 제 1 금속막과 상기 제 2 도전형의 확산층 및 상기 제 1 도전 플러그의 접촉 영역들 각각에 오믹층으로 기능하는 실리사이드층이 형성되도록 열처리를 수행하는 단계와;
    상기 콘택홀들 및 상기 제 1 금속막을 덮는 제 2 금속막을 형성하는 단계 및;
    상기 제 2 금속막을 패터닝하여서 제 1 집적 회로에 전기적으로 연결되는 비트 라인 및 상기 제 2 집적 회로에 전기적으로 연결되는 제 2 도전 플로그를 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 셀 어레이 영역과 코어 및 주변 영역으로 정의되며, 상기 제 1 집적 회로는 상기 셀 어레이 영역에 형성되고 그리고 상기 제 2 집적 회로는 코어 및 주변 영역에 형성되는 것을 특징으로 하는 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전형은 n형이고 그리고 상기 제 2 도전형은 p형인 것을 특징으로 하는 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속막의 물질은 Ti(titanium)과 Co(cobalt) 중 하나인 것을 특징으로 하는 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 금속막은 대략 수백 Å의 두께로 형성되는 것을 특징으로 하는 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 금속막의 물질은 TiN인 것을 특징으로 하는 제조 방법.
  7. 제 1 항에 있어서,
    상기 열처리 공정은 대략 500-1000℃ 범위 내에서 수행되는 것을 특징으로 하는 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 금속막은 수백 내지 수천 Å의 두께로 형성되되, 콘택홀 하부의 직경의 1/2보다 두껍게 형성되는 것을 특징으로 하는 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 금속막은 상기 제 2 금속막에 비해 얇게 형성되는 것을 특징으로 하는 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 금속막이 형성된 후 상기 콘택홀들이 상기 제 2 금속막에 의해서 완전히 채워지지 않은 경우, 상기 제 2 금속막을 덮는 제 3 금속막을 형성하는 단계 및; 채워지지 않은 콘택홀들 내에만 남도록 상기 제 3 금속막을 에치백하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  11. 제 11 항에 있어서,
    상기 제 3 금속막의 물질은 W(tungsten)인 것을 특징으로 하는 제조 방법.
  12. 제 12 항에 있어서,
    상기 제 3 금속막은 상기 제 2 금속막의 두께에 비해서 얇게 형성되는 것을 특징으로 하는 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 2 금속막이 형성된 후 상기 콘택홀들이 상기 제 2 금속막에 의해서 완전히 채워지지 않은 경우, 상기 제 2 금속막을 덮는 제 3 금속막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 제조 방법.
  14. 제 14 항에 있어서,
    상기 제 3 금속막의 물질은 W(tungsten)인 것을 특징으로 하는 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 3 금속막은 상기 제 2 금속막에 비해서 얇게 형성되는 것을 특징으로 하는 제조 방법.
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