KR970009274B1 - 반도체장치의 도전층접속구조 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 도전층접속구조 및 그 제조방법
제1도는 이 발명의 제1실시에에 의하여 제조된 MOS전계효과 트랜지스터의 단면도.
제2도-제7도는 이 발명의 제1실시예에 의한 제1-제6의 제조공정을 각각 표시하는 MOS전계효과 트랜지스터의 단면도.
제8도는 이 발명의 제2실시예에 의하여 제조된 도전층접속구조의 단면도.
제9도는 이 발명의 제3실시예에 의하여 제조된 도전층접속구조의 단면도.
제10도는 이 발명의 제4실시예에 의하여 제조된 도전층접속구조의 단면도.
제11도는 이 발명의 제5실시예에 의하여 제조된 도전층접속구조의 단면도.
제12도는 이 발명의 제6실시예에 의하여 제조된 도전층접속구조의 단면도.
제13도는 이 발명의 제6실시예에 의하여 제조된 도전층접속구조의 단면도.
제14도는 이 발명의 제7실시예에 의하여 제조된 도전층접속구조의 단면도.
제15도는 이 발명의 제8실시예에 의하여 제조된 도전층접속구조의 단면도.
제16도는 이 발명의 제9실시예에 의하여 제조된 도전층접속구조의 단면도.
제17도-제19도는 이상적인 스퍼터링방법을 사용하여 알루미늄막을 형성하는 제1, 제2 및 제3의 각 공정을 표시하는 단면도.
제20도는 실제의 스퍼터링에 의한 알루미늄막 형성을 표시하는 단면도.
제21도 및 제22도는 횡종비(aspect ratio)가 높은 관통공에 스퍼터링에 의하여 알루미늄막을 형성하는 제1 및 제2의 각 공정을 표시하는 단면도.
제23도-28도는 종래의 반도체장치의 도전층접속구조의 제조방법인 제1-제6공정을 각각 표시한 단면도.
제29도는 티타늄실리사이트막이 pn접합을 파괴하고 있는 상태를 표시하는 반도체 장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : N+층
3 : 필드산화막 4 : 층간절연막
4a : 접촉공 5,53 : 티탸늄막
7 : W막 8 : 스퍼터 A1막
37 : 불순물영역 43 : 층간절연막
49 : 관통공 51 : 티타늄실리사이드막
이 발명은 상부도전층과 하부도전층을 전기적으로 접속하는 반도체 장치의 도전층접속구조 및 그 제조방법에 관한 것으로, 특히 티탸늄실리사이트 층을 사용하여 자연산화막이 제거되고 이 방법으로 도전층접속구조가 형성된 반도체 장치의 도전층접속구조의 제조방법에 관한 것이다.
막증착기술로서 스퍼터링이나 CVD(chemical vepor deposition)은 잘 알려져 잇다.
스퍼터링은 CVD와 같이 가스의 유량이나 온도의 조정이 불요하고 간단하게 막이 형성된다는 특징이 있다.
다음은 스퍼터링에 의하여 상부도전층을 형성하는 방법을 설명한다.
제17도에서, 층간절연막(3)이 하부도전층(5)상에 형성되어 있다.
층간절연막(3)에는 하부도전층(5)에 도달하는 관통공(9)이 형성되어 있다.
Ar이온을 알루미늄판(1)에 충돌시키면 이 충돌로 인하여 알루미늄원자는 하방으로 낙하한다. 이 처리를 제18도의 상태를 경유하여 제19도의 상태가 되기까지 계속한다. 7은 알루미늄의 상부도전층을 표시한다.
그러나 실제예는 제17도와 같이 알루미늄원자는 수직으로 낙하하지 않으며 제20도와 같이 Ar 이온의 충돌로 인하여 알루미늄원자는 여러방향으로 낙하한다.
따라서 알루미늄막이 관통공(9)의 코너(10)에 형성되기 어렵다.
장치크기의 소형화에 수반하여 관통공(9)의 개구치수도 작아지고 있다.
층간절연막(3)의 두께는 핀홀등의 위험성을 고려하여 대략 일정치에 고정되어 있다.
그러므로 관통공의 횡종비(홀의 깊이/홀의 개구치수)는 불가피하게 증대된다.
횡종비가 커질수록 알루미늄원자가 관통공(9)의 코너(10)의 도달하는 것이 더 어렵게 된다.
이는 다음에 기술하는 문제점을 야기시킨다.
제21도는 알루미늄의 상부도전층(7)이 높은 횡종비의 관통공(9)을 가진 층간절연막(3)상에 형성하고 있는 반도체 장치의 단면도이고 제22도는 상부도전층(7)의 형성후의 반도체 장치 상태를 표시한 것이다.
관통공(9)의 내부가 알루미늄으로 완전히 충전되기전에 관통공(9)의 개구부가 알루미늄으로 막히게 되어 관통공(9)내에 보이드(void)(11)가 발생한 것을 볼 수 있다.
이 보이드(11)로 인하여 관통공(9)내에 있는 알루미늄막은 전기저항치가 높게 된다.
이 때문에 이부분에 이렉트로마이그레이션(electro migration)의 발생가능성이 커진다.
이렉트로마이그레션이란 금속에 대전류스트레스를 가할 때 금속원자가 이동하는 현상이다.
금속원자가 상기 대젼류의 반대방향으로 이동하면은 음극측에서는 알루미늄이 없어져 보이드가 발생하는 한편 양극측에서는 알루미늄이 집결되어 작은어덕(hillock)과 수염결정(whisker)이 발생한다.
이렉트로마이그레이션으로 인한 고장은 보이드로 인한 배선저항의 증대 및 단선과 작은 언덕 및 수염결정에 의한 다층배선간의 단락이다.
그러므로 관통공의 횡종비가 클때에는 CVD방법을 사용하여 상부도전층을 형성한다.
CVD방법에 의하면 가스가 막의 형성면에 접촉함으로써 막이 형성된다.
가스는 용이하게 관통공의 코너로 환산할 수 있으며 이 때문에 횡종비가 큰 관통공이라도 관통공의 내부를 완전하게 충전할 수 있다.
CVD방법에 의하여 관통공을 도전층으로 하는 방법을 아래에 설명한다.
이 방법은 예를들면 1990. IEEE JUNE 12-13, 1990 VMIC Conference 219-255쪽 CONTACT HOLE FILL WITH LOW TEMPERATURE LPCVD TIN I패 J. Raaijmakers et sl에 개시되어 있다.
제23도에서, 층간절연막(19)을 선택적으로 에칭제거하여 불순물영역(17)에 도달하는 관통공(21)을 형성된다.
13은 실리콘기판이고, 15는 필드산화막이다.
제24도와 같이 노출된 불순물영역(17)상에는 분위기중의 산소에 의하여 자연산화막(23)이 형성된다.
자연산화막(23)의 존재하면 불순물영역(17)과 후에 형성되는 TiN막간에 전기적 접속을 양호하게 할 수 없으므로 자연산화막(23)을 다음과 같이하여 환원시키고 있다.
제25도와 같이 실리콘기판(13)의 주표면전면에 스퍼터링에 의하여 Ti막(25)를 형성한다.
제26도와 같이 질소분위기중에 650℃의 온도로 30초간 열처리를 실시한다.
층간절연막(19)과 접촉하고 잇는 Ti막 부분은 TiN(0)막 (29)가 도니다.
TiN(0)막(29)은 TiN막에 산소가 분산된 막이다.
불순물영역(17)과 접촉하는 Ti막 부분에 대하여는 Ti가 불순물영역(17)에 침입하여 불순물(17)내의 Si와 결합하여 TiSix(27)(0X2)가 된다.
이 TiSix는 환원성이 있으므로 TiSix의 일부는 자연산화막내 산소와 반응하여 TiSio가 된다.
이렇게 하여 자연산화막이 환원한다.
제27도와 같이 실리콘기판(13)의 주표면적면에 CVD방법에 의하여 TiN막(31)이 형성된다.
CVD방법에 의하여 형성되므로 관통공(21)의 횡종비가 높더라도 관통공(21)을 TiN막(31)으로 완전히 충전할 수 있다.
제28도와 같이 AL_Cu막(33)이 TiN막(31)상에 형성된다.
AL_Cu막(33)은 배선층의 도전성을 개선하는 작용을 한다.
상술한 종래방법에서는 TiSix(27)을 형성하는데 사용하는 Si는 불순물영역(17)에서 공급하고 있다.
Ti와 Si간에 반응이 지나치게 진행되면 TiSix(27)가 제29도에 표시한 바와같이 불순물영역(17)을 관통하여 Pn접합이 파손된다.
이 때문에 전류의 리크(leak)가 발생한다.
상부배선층의 두께는 AL_Cu막(33), TiN막(31) 및 TiN(0)막(29)의 3개층 구조로 되어 있기 때문에 두껍다.
이는 상부배선층내에 더큰 단부(stepped portion)가 형성되어 상부 배선층상의 단선가능성등의 문제점을 초래하게 된다.
이 발명은 상술한 종래의 문제점을 해소하기 위하여 발명된 것이다.
이 발명의 한 목적은 자연산화막을 환원하는데 사용되는 도전층이 하부도전층으로 지나치게 침입하는 것을 방지할 수 있는 반도체 장치의 도전층접속구조의 제조방법을 제공하는데 있다.
이 발명의 다른 목적은 자연산화막을 환원하는데 사용되는 도전층이 하부도전층으로 지나치게 침입하지 않은 반도체 장치의 도전층접속구조를 제공하는데 있다.
이 발명의 또다른 목적은 Pn접합의 파손을 방지할 수 있는 반도체 장치의 도전층접속구조의 제조방법을 제공하는데 있다.
이 발명의 또다른 하나의 목적은 관통공에 도전층의 전기저항을 저감시킬 수 있는 반도체 장치의 도전층접속구조를 제공하는데 있다.
이 발명의 또다른 또 하나의 목적은 단부를 축조시킬 수 있는 반도체 장치의 도전층접속구조를 제공하는데 있다.
이 발명에 의하면 하부도전층상에 형성된 절연층을 선택적으로 에칭에 의하여 제거하여 하부도전층에까지 도달하는 관통공을 형성한다.
관통공내에 하부도전층상에는 자연산화막이 형성되어 있다.
티타늄을 포함하는 가스 및 실리콘을 포함하는 가스를 사용하는 CVD방법에 의하여 또는 타켓(target)로서의 티타늄실리사이드에 의한 스퍼터링 방법에 의하여 자연산화막상에 티타늄실리사이드층을 형성하여 자연산화막을 환원시킨다.
그리고 관통공내에 상부도전층과 하부도전층을 전기적으로 접속하기 위한 접속도전층을 형성한다.
마지막으로 절연층상에 접속도전층과 전기적으로 접속하는 상부도전층을 형성한다.
이 발명에 의하면, 하부도전층상에 형성되고 하부도전층에 도달하는 관통공이 있는 절연층과, 관통공내의 하부도전층상에 형성된 티타늄실리사이드층과, 관통공내에 형성되고 티타늄실리사이드층과 상부도전층을 전기적으로 접속하는 TiN로 형성된 접속도전층을 구비하고 있다.
관통공내에는 TiN(0)이 존재하지 않는다.
절연층상에는 접속도전층과 전기적으로 접속된 상부도전층이 형성되어 있다.
이 발명에 의하면 관통공은 CVD방법 혹은 스퍼터링방법에 의하여 형성된 티타늄실리사이드층을 사용하여 자연산화막은 환원된다.
즉 티타늄실리사이드층을 형성할때에 자연산화막이 환원된다.
이 티타늄실리사이드층을 형성하는데 사용되는 실리콘을 CVD방법의 경우에는 실리콘이 포함된 가스로부터 스퍼터링의 경우는 타겟으로부터 공급된다.
그러므로 티타늄실리사이드층이 하부도전층으로 지나치게 침입하는 것을 방지할 수 있다.
이 발명에 의하면 제조된 도전층접속구조에 있어서, 관통공내의 형성되는 것은 TiN이며 TiN(0)가 아니다. TiN은 TiN(0)에 비하여 전기저항이 낮다.
그러므로 관통공내 도전층이 전기저항치를 저감시킬수 있다. 도 이 발명에 의하면 상부도전층이 단일츨 구조로 형성되므로 단부가 축소된다.
실시예
제1도는 이 발명의 제1실시예에 의한 MOS전개효과 트랜지스터의 단면도이다.
실리콘기판(35)에는 간격을 두고 불순물영역(37)이 형성되어 잇다.
전기효과트랜지스터는 게이트산화막(39) 및 게이트전극(41)을 포함한다.
실리콘기판(35)상에는 층간절연막(43)이 형성된다.
층간절연막(43)내에 불순물영역(37)에 도달하는 관통공(49)이 형성된다.
불순물영역(37)상 및 관통공(49)의 측벽에 TiSix막(티타늄실리사이드막)(51)이 형성된다.
관통공(49)는 TiN(53)으로 충전되어 있다.
층간절연막(43)에는 TiN막(53)과 전기적으로 접속되는 AL막(55)이 형성된다.
45는 절연막이다.
다음은 이 발명의 제1실시예를 설명하다.
제2도에서, 불순물영역(59)이 실리콘기판(57)에 형성된다.
65는 필드산화막이다.
층간절연막(61)은 실리콘기판(57)전면에 형성되고 이 층간절연막(61)내에 불순물영역(59)에 도달하는 관통공(63)이 형성되어 있다.
제3도에서, 불순물영역(59)상에 대기중의 산소에 의하여 자연산화막(67)이 형성되어 있다.
자연산화막(67)을 환원시키기위하여 제4도와 같이 CVD방법에 의하여 티타늄실리사이드막(69)막을 형성한다.
그 조건은 아래와 같다.
온도 : 700~800℃
압력 : 20~40Pa
가스유량 : Ti : TiC425 sccm
SiH450-200sccm
막중착속도 : 20~40mm/min
이 CVD에 의하여 형성되는 티타늄실리사이드막은 TiSix이며 X는 OX2이다. X2로 설정한 것은 X=2이며 티타늄실리사이드는 안정되고 환원성이 약하게 되기 때문이다.
자연산화막이 환원되는 것을 표시하는 반응식은 아래와 같다.
TiSix+SiOy → TiSiXOy+Si
SiOy는 자연산화막을 나타낸다.
y는 2에 가까운 값이다.
이는 자연산화막은 실리콘에 적극적으로 산소를 공급하여 형성한 것이 아니므로 SiO2로는 되는 것이 아니다.
이는 또한 모든 티타늄실리사이드가 TiSiXOy로 되지 않는다는 것이다.
티타늄실리사이드의 대부분은 그대로 남으며 소량의 TiSiXOy만이 티타늄실리사이드중에 존재하게 된다.
상기 식은 자연산화막의 환원을 나타내는 일예일뿐이며 실제로는 여러 가지 반응에 의하여 자연산화막을 환원시킬 수 있다.
자연산화막은 또 타겟으로서의 티타늄실리사이드에 의하 스퍼터링에 의하여 티타늄실리사이드막을 형성함으로써 환원될 수 잇다.
제5도에 표시한 바와같이 티타늄실리사이드막(69)상에 TiN막(71)이 형성되며 그 조건은 아래와 같다
온도 : 500~800℃
압력 : 1~100Pa
가스유량 : TiC l425sccm
NH325~100sccm
희석가스 : N225sccm
막중착속도 : 70-150Å/min
그리고 희석가스로서는 Ar을 사용할 수 있다.
제6도와 같이, TiN막(71) 및 티타늄실리사이드막(69)을 전면 에칭하여 관통공내에만 티타늄실리사이드막(69) 및 TiN막(71)을 남기고 제거한다.
제7도와 같이 층간절연막(147)상에 스퍼터링방법으로 AL막(73)이 형성된다.
이상으로 이 발명의 제1실시에가 종료된다.
이 발명의 제1실시예에서는 CVD방법에 의하여 티타늄실리사이드막(69) 및 TiN막(71)을 연속적으로 형성하고 있으므로 제조시간을 단축시킬 수 있다.
또 티타늄나이트리드막이 TiN만으로 형성되므로 전기저항치를 저감시킬 수 있다.
TiN중의 산소량에 비례하여 전기저항이 증가된다고 알려져 있다.
이는 1987 American Vacuum Society Nitrogen, Oxygen, and Argon Incorporation During Reactive Sputter Deposition of Titanium Nitride PP 1723-1729에 기재되었다.
제8도는 이 발명의 제2실시예에 의하여 제조된 도전층접속구조의 단면도이다.
이 제2실시예에 의하면 불순물영역(77)상에 형성된 자연산화막은 선택적인 CVD방법을 사용하여 불순물영역(77)상에 형성된 티타늄실리사이드막(81)에 의하여 제거된다.
TiN막(83)은 CVD방법으로 형성된다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(75), 필드산화막(79), 층간절연막(85), 관통공(87) 및 AL막(89)를 포함한다.
제9도는 이 발명의 제3실시예에 의하여 제조된 도전층접속구조의 단면도이다.
이 제3실시예는 상부도전층으로 W막(105)를 포함한다.
이 W막(105)은 층간절연막(101)에 대한 밀착성이 나쁘므로 TiN막(99)와 티타늄실리사이드막(97)은 전면 에칭하지 않고 남겨놓는다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(91), 불순물영역(93), 필드산화막(95) 및 관통골(103)을 포함한다.
제10도는 이 발명의 제4실시예에 의하여 제조된 도전층접속구조의 단면도이다.
이 제4실시예에는 상부도전층으로서 티타늄실리사이드막(113)막 TiN막(115)을 사용한 것이다.
이 제4실시예는 관통공(119)을 충전하는 도전층을 상부도전층으로 하고 있으므로 상부도전층의 형성공정을 간소화하는 장점이 있다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(107), 불순물영역(109), 필드산화막(111) 및 층간절연막(117)을 포함한다.
제11도는 이 발명의 제5실시예에 의하여 제조된 도전층접속구조의 단면도이다.
이 제5실시예는 관통공(135)을 TiN막(129)로 완전히 충전하지 않고 일정공간에 W막(131)을 형성한 것이다.
W막(131)은 CVD방법에 의하여 형성된다.
W는 TiN에 비하여 전기저항이 낮으므로 제5실시예에서의 전기저항은 제1실시예에 비하여 더 낮출수 있게 된다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(121), 불순물영역(123), 필드산화막(125), 티타늄실리사이드막(127), 층간절연막(133) 및 AL막(137)을 포함한다.
제12도는 이 발명의 제6실시예에 의하여 제조된 도전층접속구조의 단면도이다.
관통공(151)은 TiN막(149)로 충전된다.
상부도전층은 AL막(153)의 단일층으로만 형성한다.
그러므로 상부도전층의 두께는 얇으며 따라서 상부도전층과 층간절연막(147)에 뻗어있는 층은 그 내부에 축소된 단부를 갖게 된다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(141), 불순물영역(143), 필드산화막(145) 및 층간절연막(147)을 포함한다.
제13도는 이 발명이 제6실시예에 의하여 제조된 도전층접속구조의 단면도이며, (a)-(e)는 그 제조공정을 표시한다.
제13도(a)와 같이 관통공(151)이 층간절연막(147)내에 형성된다.
TiN막(149)이 CVD방법에 의하여 제13도(b)와 같이 형성된다.
조건은 아래와 같다.
온도 : 700℃
압력 : 50Pa
가스유량 : TiC l425sccm
NH325sccm
희석가스 : N2250sccm
제13도(c)와 같이 층간절연막(147)상에 형성된 TiN막(149)을 에칭으로 제거한다.
제13도(d)와 같이 스퍼터링방법에 의하여 층간절연막(147)상에 AL막(153)을 형성한다.
제13도(e)와 같이 소정의 패턴이 AL막(153)에 적용된다.
이 실시예에 관통공(151)은 TiN막(149)만으로 전부 충전되는 것으로 하였으나 관통공(151)을 티타늄실리사이드막으로만 충전하여도 된다.
제14도는 이 발명의 제7실시예에 의하여 제조된 도전층접속구조의 단면도이다.
실리콘기판(155)상에 불순물영역(157)이 형성되고, 이 불순물영역(157)에 도달하는 관통공(169)이 층간 절연막(161)내에 형성된다.
TiSi2막(165)은 관통공(169)의 내벽에 따라 형성되고 이 TiSi2막(165) 내측에 TiN막(163)이 형성된다.
TiN(163) 및 TiSi2막(165)와 전기적으로 접촉하는 TiN막(171)은 층간절연막(161)상에 형성되고 이 TiN막(171)상에 W막(167)이 형성된다.
상부도전층은 그 두께를 줄이기 위하여 TiN막(171) 및 W막(167)의 2층 구조로 형성된다.
이 발명의 제7실시예는 TiN막(171)의 형성후 제6도와 같이 층간절연막(161)상에 패터닝 공정에 의하여 W막(167)을 형성함으로써 실시할 수 있다.
제15도는 이 발명의 제8실시예에 의하여 제조된 도전층접속구조의 단면도이다.
제14도는 제7실시예에 의한 상부도전층은 2층구조인데 비하여 제8실시예의 상부도전층은 TiN막(187)만으로 형성된 단층구조이다.
그러므로 상부도전층과 그 하부의 층간 절연막(179)에 형성된 층은 더 축소된 단부를 갖게 된다.
이 도전층접속구조를 가진 반도체 장치는 실리콘기판(173), 필드산화막(175), 불순물영역(177), 층간 절연막(179), TiSi2막(181), TiN(183) 및 관통공(185)를 포함한다.
제16도는 이 발명의 제9실시예에 의하여 제조된 도전층접속구조의 단면도이다.
관통공(197)을 충전한 TiN(195)이 이 실시예의 상부도전층으로서 형성된다.
이 도전층접속구조를 가진 반도체장치는 실리콘기판(189), 필드산화막(191), 불순물영역(193) 및 층간절연막(199)를 포함한다.
제9실시예는 제13도(b)의 제조공정과 이에 이은 TiN(149)의 패터닝공정으로 구성된다.
제1~제5실시예, 제7실시예 및 제8실시예에서 관통공을 TiN막으로 충전하였으나 TiN막대신 Ti막으로 충전하여도 된다.
또 제6 및 제9실시예에서 관통공을 TiN막으로 충전하였으나 이 관통공을 Ti막만으로 또는 TiSi2막만으로 충전하여도 된다.
이 발명에 의하면, 티타늄실리사이드층을 형성하는데 사용하는 실리콘은 실리콘이 포함된 가스로부터 공급되므로 티타늄실리사이드층이 하부도 전층으로 지나치게 침입하는 것을 방지할 수 있다.
따라서 티타늄실리사이드층이 지나치게 하부도전층으로 침입함으로 인하여 Pn접합이 파손되는 문제를 방지할 수 있다.
이 발명의 다른 발명에 의하면, 관통공내에 형성된 티타늄나이트리드는 TiN만으로 구성되므로 관통공내 도전층의 전기저항을 티타늄나이트리드가 TiN 및 TiN(0)으로 구성되는 경우에 비하여 낮출 수 있다.
이 발명의 또 다른 발명에 의하면 상부도전층의 두께를 줄일 수 있으므로 상부도전층에 형성되는 층은 이 공정을 줄일 수 있으며 이에따라 이층상에 형성된 배선층의 단선을 방지할 수 있다.

Claims (16)

  1. 상부도전층과 주표면이 있는 하부도전층을 전기적으로 접속하는 반도체장치의 도전층접속구조로서, 상기 하부도전층의 주표면에 접촉하는 하부표면과 상부표면을 가지며, 상기 상부표면에서 상기 하부표면에 도달하는 측벽이 있는 관통공을 더 가지는 상기 하부도전층상에 형성된 절연층과, 상기 관통공내에서 상기 하부도전층의 상기 주표면상에 형성된 티타늄실리사이드층과, 상기 절연층의 상기 상부표면으로 뻗어 있고, 상기 티타늄실리사이드층과 상기 상부도전층 및 상기 티타늄실리사이드층에서 직접 표면접촉하는 TiN 접속도전층에 전기적으로 접속되며, 상기 관통공내의 TiNs으로 상기 관통공을 완전히 충전하는 접속도전층으로 구성되고, 상기 관통공내의 TiN은 산소를 포함하지 않으며, 상기 접속도전층은 상기 절연층상에 형성되고, 상기 관통공의 전측벽에는 실질적으로 그위에 형성된 상기 티타늄실리사이드층이 있는 반도체장치의 도전층접속구조.
  2. 제1항에 있어서, 상기 하부도전층은 실리콘을 포함하는 불순을 영역으로 구성된 반도체장치의 도전층접속구조.
  3. 제1항에 있어서, 상기 하부도전층은 소스/드레인 영역으로 구성된 반도체장치의 도전층접속구조.
  4. 제1항에 있어서, 상기 접속도전층과 상기 상부도전층은 동일물질로 형성된 반도체장치의 도전층접속구조.
  5. 제1항에 있어서, 상기 상부도전층은 추가로 또 하나의 도전층을 포함하는 반도체장치의 도전층접속구조.
  6. 제5항에 있어서, 상기 또 하나의 도전층은 텅스텐으로 구성된 반도체장치의 도전층접속구조.
  7. 주표면이 있는 제1도전형의 실리콘 반도체 기판과, 상기 반도체기판의 주표면 상에 형성된 제2도 전형의 불순물확산영역의 하부도전층과, 상기 반도체기판의 주표면상에 형성되고, 상기 하부도전층의 표면을 노출하도록 형성된 측벽이 있는 관통공을 가진 절연층과, 상기 절연층의 상기 관통공내에 상기 하부도전층의 노출된 표면상에 형성된 티타늄실리사이드층과, 상기 티타늄실리사이드를 통하여 상기 하부도전층에 전기적으로 접속되고, 상기 절연층의 상기 관통공을 완전히 충전하는 산소를 포함하지 않는 TiN으로 된 접속도전층과, 상기 반도체기판의 주표면 반대쪽의 상기 절연층상에 형성되고, 상기 접속도전층을 통하여 상기 하부도전층에 전기적으로 접속되고, 상기 관통공의 전측벽에는 실질적으로 그위에 형성된 상기 티타늄실리사이드층이 있는 상부도전층으로 구성된 반도체장치.
  8. 제7항에 있어서, 상기 접속도전층의 표면이 상기 절연층과 동일 평면에 위치하고, 상기 상부도전층의 일부분은 상기 접속도전층의 표면에 접촉하도록 설치된 반도체장치.
  9. 제7항에 있어서, 상기 접속도전층이 상기 상부도전층의 일부분을 형성하는 반도체장치.
  10. 제7항에 있어서, 상기 상부도전층은 상기 접속도전층의 일부분을 형성하는 제1도전층과, 상기 제1도전층과 다른 물질인 상기 제1도전층의 표면상에 형성된 제2도전층으로 구성되는 반도체장치.
  11. 주표면이 있는 제1도전형의 실리콘 반도체기판과, 상기 반도체기판의 주표면상에 형성된 제2도전형의 불순물영역의 하부도전층과, 상기 반도체기판의 주표면에 형성되고, 상기 접속도전층의 표면을 노출하도록 그 속에 측벽을 형성한 관통공이 절연층과, 상기 절연층의 상기 관통공내에서, 상기 접속도전층의 노출된 표면상에 형성되고, 상기 절연층의 상기 관통공의 측면상에 형성된 티타늄실리사이드층과 상기 절연층의 상기 관통공을 완전히 충전하고 상기 티타늄실리사이드를 통하여 상기 하부도전층과 전기적으로 접속하는 TiN으로된 접속도전층과, 상기 반도체기판의 주표면 반대측의 상기 절연층상에 형성되고, 상기 접속도전층을 통하여 상기 하부도전층에 전기적으로 접속되며, 상기 관통공의 전측벽에는 실질적으로 그위에 형성된 티타늄실리사이드층이 있는 상부도전층으로 구성된 반도체장치.
  12. 제11항에 있어서, 상기 접속도전층의 표면은 상기 절연층의 표면과 동일평면에 위치하고, 상기 상부도전층의 일부분이 상기 접속도전층이 표면과 접촉하도록 설치된 반도체장치.
  13. 제11항에 있어서, 상기 접속도전층이 상기 상부도전층의 일부분을 형성하는 반도체장치.
  14. 제11항에 있어서, 상기 상부도전층은 상기 접속도전층의 일부분을 형성하는 제1도전층과, 상기 제1도전층과 다른 물질인 상기 제1도전층의 표면상에 형성된 제2도전층으로 구성되는 반도체장치.
  15. 제11항에 있어서, 상기 TiN층이 상기 절연층의 표면에 뻗어 있는 반도체장치.
  16. 상부도전층과 주표면이 있는 하부도전층을 전기적으로 접속하는 반도체장치의 도전층접속구조로서, 상기 하부도전층의 주표면에 접촉하는 하부표면과 상부표면을 가지며, 상기 상부표면에서 상기 하부표면에 이르는 측벽이 잇는 관통공을 더 가지는 상기 하부도전층상에 형성된 절연층과, 상기 관통공내의 상기 하부도전층의 상기 주표면상에 CVD법에 의해 형성되고, 하부도전층내에 도달하지 않는 티타늄실리사이드층과, 상기 티타늄실리사이드층과 상기 상부도전층 및 상기 티타늄실리사이드층에 직접 표면접촉하는 TiN 접속도전층에 전기적으로 접속되고, 상기 절연층의 상기 상부표면으로 뻗어 있으며, 상기 관통공내의 TiN으로 상기 관통공을 완전히 충전하는 접속도전층으로 구성되고, 상기 관통공내의 TiN은 산소를 포함하지 않으며, 상기 접속도전층에 전기적으로 상기 상부도전층은 상기 절연층상에 형성되고, 상기 관통공의 전측벽에는 실질적으로 그위에 형성된 상기 티타늄실리사이드층이 있는 반도체장치의 도전층접속구조.
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