JP2537413B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特にバリアメタル層を
介して不純物層と接続される配線層の信頼性を向上させ
得るバリアメタル層の構造に関するものである。
介して不純物層と接続される配線層の信頼性を向上させ
得るバリアメタル層の構造に関するものである。
［従来の技術とその課題］ 半導体装置において、チップ上のトランジスタ、ダイ
オードなどの能動素子と、抵抗や容量などの受動素子と
を電気的に接続する配線層には、次のような特性が要求
される。
オードなどの能動素子と、抵抗や容量などの受動素子と
を電気的に接続する配線層には、次のような特性が要求
される。
（１）配線抵抗が小さいこと。
（２）配線すべき材料とのコンタクト抵抗が小さく、オ
ーミックコンタクトが形成可能なこと。
ーミックコンタクトが形成可能なこと。
（３）膜形成が容易で、微細な配線パターン形成が可能
なこと。
なこと。
（４）エレクトロマイグレーションや腐食に強く、高信
頼性を有すること。
頼性を有すること。
これらのすべての要求を満たす材料は現状では見当ら
ない。しかし、アルミニウム配線は配線抵抗が最も小さ
く、製造が容易なため現在最も広く用いられている。し
かしながら、近年の半導体装置の高集積化に伴なって、
配線構造が微細化されるに至り、種々の問題が顕在化し
てきた。これらの問題について第３図を用いて説明す
る。
ない。しかし、アルミニウム配線は配線抵抗が最も小さ
く、製造が容易なため現在最も広く用いられている。し
かしながら、近年の半導体装置の高集積化に伴なって、
配線構造が微細化されるに至り、種々の問題が顕在化し
てきた。これらの問題について第３図を用いて説明す
る。
第３図はアルミニウム配線層を含む半導体装置の部分
断面構造図である。図において、ｐ型シリコン基板１表
面にはｎ形不純物領域２が形成されている。ｐ型シリコ
ン基板１の主表面上は層間絶縁膜３で覆われている。層
間絶縁膜３中にはコンタクトホール４が形成されてい
る。コンタクトホール４はｎ型不純物領域２表面に達し
ている。層間絶縁膜３の表面上およびコンタクトホール
４内にはアルミニウム配線層５が形成されている。アル
ミニウム配線層５はコンタクトホール４の底部において
ｎ型不純物領域２表面に接続されている。
断面構造図である。図において、ｐ型シリコン基板１表
面にはｎ形不純物領域２が形成されている。ｐ型シリコ
ン基板１の主表面上は層間絶縁膜３で覆われている。層
間絶縁膜３中にはコンタクトホール４が形成されてい
る。コンタクトホール４はｎ型不純物領域２表面に達し
ている。層間絶縁膜３の表面上およびコンタクトホール
４内にはアルミニウム配線層５が形成されている。アル
ミニウム配線層５はコンタクトホール４の底部において
ｎ型不純物領域２表面に接続されている。
第３図に示すような構造において、製造工程中の熱処
理を受けると、アルミニウム配線層５とｐ型シリコン基
板１との間で相互拡散が生じる。そして、アルミニウム
がｐ型シリコン基板１中に侵入して多数の窪みを形成す
る。これを一般にアロイスパイク現象と称す。そして、
このアロイスパイク６は、高集積化に伴なって浅く形成
されたpn接合を破壊し、リークやショートなどを生じ
る。
理を受けると、アルミニウム配線層５とｐ型シリコン基
板１との間で相互拡散が生じる。そして、アルミニウム
がｐ型シリコン基板１中に侵入して多数の窪みを形成す
る。これを一般にアロイスパイク現象と称す。そして、
このアロイスパイク６は、高集積化に伴なって浅く形成
されたpn接合を破壊し、リークやショートなどを生じ
る。
また、このアロイスパイク現象の防止のためにアルミ
ニウム配線５にシリコンを含有させる構造が用いられ
た。しかし、この場合には、ｐ型シリコン基板１表面と
アルミニウム配線６とのコンタクト領域にシリコンノジ
ュール７が析出し、コンタクト抵抗を増大させることが
新たな問題として生じてきた。
ニウム配線５にシリコンを含有させる構造が用いられ
た。しかし、この場合には、ｐ型シリコン基板１表面と
アルミニウム配線６とのコンタクト領域にシリコンノジ
ュール７が析出し、コンタクト抵抗を増大させることが
新たな問題として生じてきた。
アロイスパイク現象あるいはシリコンノジュールの析
出などの解決策としてバリアメタル層を用いる構造が考
案された。この構造を第4A図および第4B図を用いて説明
する。まず、第4A図に示すように、層間絶縁膜３の表面
上およびコンタクトホール４内にスパッタ法を用いて膜
厚1000Å程度のチタン層８を形成する。
出などの解決策としてバリアメタル層を用いる構造が考
案された。この構造を第4A図および第4B図を用いて説明
する。まず、第4A図に示すように、層間絶縁膜３の表面
上およびコンタクトホール４内にスパッタ法を用いて膜
厚1000Å程度のチタン層８を形成する。
次に、第4B図に示すように、窒素（N2）あるいはアン
モニウム（NH3）ガスなどの窒化雰囲気中でチタン層８
をアニール処理する。この熱処理により、チタン層８表
面には窒化チタン（TiN）層９が形成される。また、チ
タン層８とｐ型シリコン基板１表面との接触部にはチタ
ンシリサイド層10が形成される。通常、熱処理に対して
シリサイド反応は窒化反応よりも反応速度が数倍程度速
い。このために、チタンシリサイド層10は窒化チタン層
９に比べてその膜厚が非常に厚く形成される。この後、
窒化チタン層９の表面上にアルミニウム配線層５が形成
される。アルミニウム配線層５は窒化チタン層９によっ
てｎ型不純物領域２との直接接触が妨げられる。アルミ
ニウム配線層５の表面上にはプラズマCVD酸化膜の保護
膜11が形成される。
モニウム（NH3）ガスなどの窒化雰囲気中でチタン層８
をアニール処理する。この熱処理により、チタン層８表
面には窒化チタン（TiN）層９が形成される。また、チ
タン層８とｐ型シリコン基板１表面との接触部にはチタ
ンシリサイド層10が形成される。通常、熱処理に対して
シリサイド反応は窒化反応よりも反応速度が数倍程度速
い。このために、チタンシリサイド層10は窒化チタン層
９に比べてその膜厚が非常に厚く形成される。この後、
窒化チタン層９の表面上にアルミニウム配線層５が形成
される。アルミニウム配線層５は窒化チタン層９によっ
てｎ型不純物領域２との直接接触が妨げられる。アルミ
ニウム配線層５の表面上にはプラズマCVD酸化膜の保護
膜11が形成される。
第4B図に示す構造において、バリアメタル層はチタン
シリサイド層10と窒化チタン層９との２層構造で構成さ
れる。チタンシリサイド層10はｐ型シリコン基板１に形
成されたｎ型不純物領域２との良好なオーミックコンタ
クトを形成する。また窒化チタン層９はアルミニウム配
線層５とｐ型シリコン基板１との間の相互拡散を防止す
るバリア性を受持つ。この２層構造のバリアメタル層で
は、チタンシリサイド層10の膜厚が窒化チタン層９の膜
厚に比べて厚く形成されることが問題となる。すなわ
ち、上記のアニール工程において、所定膜厚の窒化チタ
ン層９を形成するまでに、チタンシリサイド層10の反応
が速く、ｎ型不純物領域２中にシリサイド化が進行し、
ｎ型不純物領域２の浅い接合を破壊する状況も生じかね
ない。
シリサイド層10と窒化チタン層９との２層構造で構成さ
れる。チタンシリサイド層10はｐ型シリコン基板１に形
成されたｎ型不純物領域２との良好なオーミックコンタ
クトを形成する。また窒化チタン層９はアルミニウム配
線層５とｐ型シリコン基板１との間の相互拡散を防止す
るバリア性を受持つ。この２層構造のバリアメタル層で
は、チタンシリサイド層10の膜厚が窒化チタン層９の膜
厚に比べて厚く形成されることが問題となる。すなわ
ち、上記のアニール工程において、所定膜厚の窒化チタ
ン層９を形成するまでに、チタンシリサイド層10の反応
が速く、ｎ型不純物領域２中にシリサイド化が進行し、
ｎ型不純物領域２の浅い接合を破壊する状況も生じかね
ない。
これに対して、さらに新たな改良がなされた。バリア
メタル層を含む配線構造の第２の例を第5A図および第5B
図を用いて説明する。
メタル層を含む配線構造の第２の例を第5A図および第5B
図を用いて説明する。
まず、第5A図に示すように、層間絶縁膜３の表面上お
よびコンタクトホール４内にチタン層８を膜厚200Å程
度形成する。さらに、チタン層８表面上に反応性スパッ
タ法を用いて膜厚1000Å程度の窒化チタン層９を体積す
る。
よびコンタクトホール４内にチタン層８を膜厚200Å程
度形成する。さらに、チタン層８表面上に反応性スパッ
タ法を用いて膜厚1000Å程度の窒化チタン層９を体積す
る。
次に、第5B図に示すように、窒化雰囲気中で熱処理を
施し、チタン層８とｎ型不純物領域２との接触領域にチ
タンシリサイド層10を形成する。チタンシリサイド層10
は膜厚300〜400Å程度の形成される。この後、アルミニ
ウム配線層５を形成する。さらに、アルミニウム配線層
５の表面上にプラズマCVD酸化膜などの保護膜11を形成
する。
施し、チタン層８とｎ型不純物領域２との接触領域にチ
タンシリサイド層10を形成する。チタンシリサイド層10
は膜厚300〜400Å程度の形成される。この後、アルミニ
ウム配線層５を形成する。さらに、アルミニウム配線層
５の表面上にプラズマCVD酸化膜などの保護膜11を形成
する。
このような構造においては、バリア性を発揮する窒化
チタン層９は任意の膜厚に形成することが可能である。
また、配線層とのコンタクト部に形成されるチタンシリ
サイド層10の膜厚も薄く形成することができる。ところ
が、窒化チタン層９は反応性スパッタ法により形成され
ている。反応性スパッタ法により形成される窒化チタン
層９はその結晶構造が稠密でなく、バリア性に乏しい特
質を有する。したがって、配線層５とｎ型不純物領域２
との間の相互拡散を完全に防止することができない。
チタン層９は任意の膜厚に形成することが可能である。
また、配線層とのコンタクト部に形成されるチタンシリ
サイド層10の膜厚も薄く形成することができる。ところ
が、窒化チタン層９は反応性スパッタ法により形成され
ている。反応性スパッタ法により形成される窒化チタン
層９はその結晶構造が稠密でなく、バリア性に乏しい特
質を有する。したがって、配線層５とｎ型不純物領域２
との間の相互拡散を完全に防止することができない。
したがって、本発明は上記のような問題点を解消する
ためになされたもので、シリコン基板と金属配線層との
間のバリア性に優れたバリアメタル層を介在して構成さ
れる金属配線層を有する半導体装置およびその製造方法
を提供することを目的とする。
ためになされたもので、シリコン基板と金属配線層との
間のバリア性に優れたバリアメタル層を介在して構成さ
れる金属配線層を有する半導体装置およびその製造方法
を提供することを目的とする。
［課題を解決するための手段］ この発明に従った半導体装置は、シリコン層の表面上
に形成された高融点金属シリサイド層と、その高融点金
属シリサイド層の上に形成された高融点金属窒化物層
と、その高融点金属窒化物層の上に形成された導電層と
を備えた積層構造を有する半導体装置において、以下の
ことを特徴とする。
に形成された高融点金属シリサイド層と、その高融点金
属シリサイド層の上に形成された高融点金属窒化物層
と、その高融点金属窒化物層の上に形成された導電層と
を備えた積層構造を有する半導体装置において、以下の
ことを特徴とする。
上記の高融点金属窒化物層は、第１の高融点金属窒化
物層と、その第１の高融点金属窒化物層の上に形成され
た第２の高融点金属窒化物層とを含む。第２の高融点金
属窒化物層は、第１の高融点金属窒化物層よりも稠密な
結晶構造を有する。
物層と、その第１の高融点金属窒化物層の上に形成され
た第２の高融点金属窒化物層とを含む。第２の高融点金
属窒化物層は、第１の高融点金属窒化物層よりも稠密な
結晶構造を有する。
この発明の半導体装置の好ましい実施例によれば、シ
リコン層は、シリコン基板に形成された不純物層、また
は多結晶シリコン層である。また、高融点金属シリサイ
ド層は、チタンシリサイド層またはタングステンシリサ
イド層のいずれかかが好ましい。高融点金属窒化物層
は、窒化チタンまたは窒化タングステンからなるのが好
ましい。導電層は、アルミニウムまたは高融点金属を含
むものが好ましい。
リコン層は、シリコン基板に形成された不純物層、また
は多結晶シリコン層である。また、高融点金属シリサイ
ド層は、チタンシリサイド層またはタングステンシリサ
イド層のいずれかかが好ましい。高融点金属窒化物層
は、窒化チタンまたは窒化タングステンからなるのが好
ましい。導電層は、アルミニウムまたは高融点金属を含
むものが好ましい。
この発明に従った半導体装置の製造方法は、以下の工
程を備える。
程を備える。
a.シリコン層の表面上に第１の高融点金属層を形成する
工程。
工程。
b.第１の高融点金属層の上に第１の高融点金属窒化物層
を形成する工程。
を形成する工程。
c.第１の高融点金属窒化物層の上に第２の高融点金属層
を形成する工程。
を形成する工程。
d.窒化雰囲気中で熱処理を施すことにより、第１の高融
点金属層をシリサイド化させて高融点金属シリサイド層
を形成し、かつ第２の高融点金属層を窒化させて第２の
高融点金属窒化物層を形成する工程。
点金属層をシリサイド化させて高融点金属シリサイド層
を形成し、かつ第２の高融点金属層を窒化させて第２の
高融点金属窒化物層を形成する工程。
e.第２の高融点金属窒化物層の上に導電層を形成する工
程。
程。
この発明の好ましい半導体装置の製造方法によれば、
第１の高融点金属層はCVD法またはスパッタ法を用いて
形成される。第１の高融点金属窒化物層は、反応性スパ
ッタ法またはCVD法を用いて形成されるのが好ましい。
第２の高融点金属層は、CVD法またはスパッタ法を用い
て形成されるのが好ましい。さらに、第１の高融点金属
層、第１の高融点金属窒化物層および第２の高融点金属
層は、同一のチャンバ内で連続して形成されるのが好ま
しい。
第１の高融点金属層はCVD法またはスパッタ法を用いて
形成される。第１の高融点金属窒化物層は、反応性スパ
ッタ法またはCVD法を用いて形成されるのが好ましい。
第２の高融点金属層は、CVD法またはスパッタ法を用い
て形成されるのが好ましい。さらに、第１の高融点金属
層、第１の高融点金属窒化物層および第２の高融点金属
層は、同一のチャンバ内で連続して形成されるのが好ま
しい。
［作用］ シリコン層と導電層との間に介在するバリアメタル層
は高融点金属シリサイド層と高融点金属窒化物層の積層
構造をなし、各々の層が異なる作用をなす。すなわち、
最下層の高融点金属シリサイド層は、シリコン基板に形
成された不純物層、または多結晶シリコン層との良好な
オーミックコンタクトを形成する。最上層部分の稠密な
結晶構造を有する第２の高融点金属窒化物層は、熱窒化
処理により形成され、優れたバリア特性を示す。この第
２の高融点金属窒化物層により、その上に形成される導
電層と、シリコン層との間のシリコンなどの相互拡散が
防止される。
は高融点金属シリサイド層と高融点金属窒化物層の積層
構造をなし、各々の層が異なる作用をなす。すなわち、
最下層の高融点金属シリサイド層は、シリコン基板に形
成された不純物層、または多結晶シリコン層との良好な
オーミックコンタクトを形成する。最上層部分の稠密な
結晶構造を有する第２の高融点金属窒化物層は、熱窒化
処理により形成され、優れたバリア特性を示す。この第
２の高融点金属窒化物層により、その上に形成される導
電層と、シリコン層との間のシリコンなどの相互拡散が
防止される。
第１の高融点金属窒化物層は、第２の高融点金属窒化
物層の所定膜厚を確保する。すなわち、製造工程におい
て、中間層の第１の高融点金属窒化物層の上面に第２の
高融点金属層が形成される。その後、この第２高融点金
属層が熱窒化処理により第２高融点金属窒化物層に変化
する。この工程において、この中間層としての第１高融
点金属窒化物層が存在することにより、その下層の第１
高融点金属層のシリサイド化が上層の第２高融点金属層
に及ぶのを防止する。
物層の所定膜厚を確保する。すなわち、製造工程におい
て、中間層の第１の高融点金属窒化物層の上面に第２の
高融点金属層が形成される。その後、この第２高融点金
属層が熱窒化処理により第２高融点金属窒化物層に変化
する。この工程において、この中間層としての第１高融
点金属窒化物層が存在することにより、その下層の第１
高融点金属層のシリサイド化が上層の第２高融点金属層
に及ぶのを防止する。
以上の積層構造により、バリア特性に優れかつ良好な
オーミックコンタクトを有するバリアメタル層を介在し
た導電層構造が構成される。
オーミックコンタクトを有するバリアメタル層を介在し
た導電層構造が構成される。
［実施例］ 以下、本発明の一実施例について図を用いて詳細に説
明する。第１図は、本発明による配線構造を有するEEPR
OM（Electrically Erasable and Programmable Read On
ly Memory）のメモリセルの断面構造図である。
明する。第１図は、本発明による配線構造を有するEEPR
OM（Electrically Erasable and Programmable Read On
ly Memory）のメモリセルの断面構造図である。
EEPROMは、半導体基板20の主表面上に形成されるフロ
ーティングゲートトランジスタTR1と選択用トランジス
タTR2とを含む。
ーティングゲートトランジスタTR1と選択用トランジス
タTR2とを含む。
フローティングゲートトランジスタTR1は、半導体基
板20の主表面上に形成されたソース・ドレイン領域21、
22と、半導体基板20上に絶縁膜を介して形成される第１
のコントロールゲート23と、第１のコントロールゲート
23を覆ってその上に絶縁膜を介して形成されるフローテ
ィングゲート24と、フローティングゲート24の上に絶縁
膜を介して形成される第２のコントロールゲート25とを
含む。ソース・ドレイン領域21、22は、半導体基板20の
主表面上に半導体基板20とは逆の導電型式を有する不純
物層を拡散して形成される。
板20の主表面上に形成されたソース・ドレイン領域21、
22と、半導体基板20上に絶縁膜を介して形成される第１
のコントロールゲート23と、第１のコントロールゲート
23を覆ってその上に絶縁膜を介して形成されるフローテ
ィングゲート24と、フローティングゲート24の上に絶縁
膜を介して形成される第２のコントロールゲート25とを
含む。ソース・ドレイン領域21、22は、半導体基板20の
主表面上に半導体基板20とは逆の導電型式を有する不純
物層を拡散して形成される。
選択用トランジスタTR2は、半導体基板20の主表面上
に形成されたソース領域21と、ソース領域21と間を隔て
て形成されたドレイン領域26と、半導体基板20の主表面
上に絶縁膜を介して形成された選択ゲート27とを含む。
に形成されたソース領域21と、ソース領域21と間を隔て
て形成されたドレイン領域26と、半導体基板20の主表面
上に絶縁膜を介して形成された選択ゲート27とを含む。
フローティングゲートトランジスタTR1と、選択用ト
ランジスタTR2との間にはトンネル領域28が形成されて
いる。また、選択用トランジスタTR2のドレイン領域26
にはコンタクトホール４を介してビット線28が接続され
ている。このEEPROMに対しては、このビット線28に本発
明の配線構造が適用される。
ランジスタTR2との間にはトンネル領域28が形成されて
いる。また、選択用トランジスタTR2のドレイン領域26
にはコンタクトホール４を介してビット線28が接続され
ている。このEEPROMに対しては、このビット線28に本発
明の配線構造が適用される。
ビット線28の構造について第2A図および第2B図を用い
て詳細に説明する。第2A図、第2B図は、コンタクトホー
ル４の底部に形成されるビット線28の構造を模式的に示
し、かつその製造工程に沿って示している。
て詳細に説明する。第2A図、第2B図は、コンタクトホー
ル４の底部に形成されるビット線28の構造を模式的に示
し、かつその製造工程に沿って示している。
まず、第2A図に示すように、ドレイン領域26が形成さ
れた半導体基板20の主表面上にチタン層８をたとえば膜
厚200Å堆積する。チタン層８は、後工程でチタンシリ
サイド層10に変化するため、その膜厚は変化したチタン
シリサイド層10の膜厚が200Å〜1000Å程度となるよう
に選ばれる。なお、チタン層８の膜厚の下限は薄膜形成
の技術的限界から定まるものであり、その上限はチタン
シリサイド層10が接続されるべき不純物領域のpn接合を
破壊しない値に定められる。チタン層８はアルゴン雰囲
気中でスパッタ法を用いて形成される。次に、チタン層
８の表面上に窒化チタン層９を膜厚200Åに堆積する。
窒化チタン層９は窒素雰囲気中で反応性スパッタ法を用
いて形成される。次に、窒化チタン層９の表面上に第２
チタン層12を膜厚800Å形成する。第２チタン層12はア
ルゴン雰囲気中でスパッタ法を用いて形成される。第６
図はスパッタ装置の概略構造を示す図である。上記のス
パッタ法あるいは反応性スパッタ法はこの装置を用いて
行なわれる。ウエハ51は基板電極（アノード）54の上面
に載置される。チャンバ50内にはArなどの不活性ガス52
または反応性スパッタの場合には反応ガス52が導入され
る。カソード53に所定電圧を印加すると不活性ガスイオ
ンがターゲット55に衝突し、ターゲット55から原子や分
子を叩きだす。そしてこの原子や分子がウエハ51表面に
堆積して膜形成が行なわれる。スパッタ法と反応性スパ
ッタ法とはチャンバ50内に導入するガスを切換えること
により選択できる。このように、この第１チタン層８、
窒化チタン層９および第２チタン層12は同一チャンバ内
で連続した工程によって形成される。
れた半導体基板20の主表面上にチタン層８をたとえば膜
厚200Å堆積する。チタン層８は、後工程でチタンシリ
サイド層10に変化するため、その膜厚は変化したチタン
シリサイド層10の膜厚が200Å〜1000Å程度となるよう
に選ばれる。なお、チタン層８の膜厚の下限は薄膜形成
の技術的限界から定まるものであり、その上限はチタン
シリサイド層10が接続されるべき不純物領域のpn接合を
破壊しない値に定められる。チタン層８はアルゴン雰囲
気中でスパッタ法を用いて形成される。次に、チタン層
８の表面上に窒化チタン層９を膜厚200Åに堆積する。
窒化チタン層９は窒素雰囲気中で反応性スパッタ法を用
いて形成される。次に、窒化チタン層９の表面上に第２
チタン層12を膜厚800Å形成する。第２チタン層12はア
ルゴン雰囲気中でスパッタ法を用いて形成される。第６
図はスパッタ装置の概略構造を示す図である。上記のス
パッタ法あるいは反応性スパッタ法はこの装置を用いて
行なわれる。ウエハ51は基板電極（アノード）54の上面
に載置される。チャンバ50内にはArなどの不活性ガス52
または反応性スパッタの場合には反応ガス52が導入され
る。カソード53に所定電圧を印加すると不活性ガスイオ
ンがターゲット55に衝突し、ターゲット55から原子や分
子を叩きだす。そしてこの原子や分子がウエハ51表面に
堆積して膜形成が行なわれる。スパッタ法と反応性スパ
ッタ法とはチャンバ50内に導入するガスを切換えること
により選択できる。このように、この第１チタン層８、
窒化チタン層９および第２チタン層12は同一チャンバ内
で連続した工程によって形成される。
次に、第2B図に示すように、３層構造が形成された半
導体基板を窒素雰囲気中でアニール処理する。アニール
処理は、ランプアニール装置を用い、温度800℃で約30
秒間行なわれる。このアニール処理により、半導体基板
20と接して形成された第１チタン層８は膜厚300〜400Å
程度のチタンシリサイド層10に変化する。このチタンシ
リサイド層10は半導体基板20のドレイン領域26中にわず
かに進行して形成される。また、最上層の第２チタン層
12は膜厚800Åの窒化チタン層13に変化する。この窒化
チタン層13は上記のようにアニール処理により形成され
るため、その結晶構造は稠密に形成される。
導体基板を窒素雰囲気中でアニール処理する。アニール
処理は、ランプアニール装置を用い、温度800℃で約30
秒間行なわれる。このアニール処理により、半導体基板
20と接して形成された第１チタン層８は膜厚300〜400Å
程度のチタンシリサイド層10に変化する。このチタンシ
リサイド層10は半導体基板20のドレイン領域26中にわず
かに進行して形成される。また、最上層の第２チタン層
12は膜厚800Åの窒化チタン層13に変化する。この窒化
チタン層13は上記のようにアニール処理により形成され
るため、その結晶構造は稠密に形成される。
この後、アルミニウムあるいは高融点金属などの配線
層５が窒化チタン層の表面上に形成される。さらに、そ
の上面にプラズマCVD酸化膜などの保護膜11が形成され
る。
層５が窒化チタン層の表面上に形成される。さらに、そ
の上面にプラズマCVD酸化膜などの保護膜11が形成され
る。
このような３層構造を有するバリアメタル層を介在し
て形成された配線層５は、ドレイン領域26との良好なオ
ーミックコンタクトが形成できる。さらに配線層５とド
レイン領域26との間に介在する窒化チタン層13は稠密な
結晶構造を有し、優れたバリア特性を有する。したがっ
て、アロイスパイク現象やシリコンノジュールの析出に
よる配線抵抗の増大といった問題を完全に解消する。
て形成された配線層５は、ドレイン領域26との良好なオ
ーミックコンタクトが形成できる。さらに配線層５とド
レイン領域26との間に介在する窒化チタン層13は稠密な
結晶構造を有し、優れたバリア特性を有する。したがっ
て、アロイスパイク現象やシリコンノジュールの析出に
よる配線抵抗の増大といった問題を完全に解消する。
なお、上記の３層構造を有するバリアメタル層の構造
に対しては以下に示す他の実施例が適用できる。
に対しては以下に示す他の実施例が適用できる。
下表においては半導体基板の主表面に接する側から順
次第１層、第２層、第３層となる。そして、各層間の材
料はすべての組合わせが適用可能である。
次第１層、第２層、第３層となる。そして、各層間の材
料はすべての組合わせが適用可能である。
この構造においても、優れたバリア性と良好なオーミ
ックコンタクトを実現できる。
ックコンタクトを実現できる。
なお、上記実施例においてはEEPROMのビット線28に本
発明の配線構造を適用した例について説明したが、これ
に限定されることなく、種々の半導体装置の配線層に適
用できることはいうまでもない。また、配線層のコンタ
クト部は半導体基板20の主表面とのコンタクト部に限定
されるものではなく、たとえば導電用の多結晶シリコン
層表面と配線層とのコンタクト部などにも適用できるこ
とは言うまでもない。
発明の配線構造を適用した例について説明したが、これ
に限定されることなく、種々の半導体装置の配線層に適
用できることはいうまでもない。また、配線層のコンタ
クト部は半導体基板20の主表面とのコンタクト部に限定
されるものではなく、たとえば導電用の多結晶シリコン
層表面と配線層とのコンタクト部などにも適用できるこ
とは言うまでもない。
また、配線層に用いられる材料としては、アルミニウ
ムに限定されるものではない。
ムに限定されるものではない。
［発明の効果］ 以上のように、本発明による半導体装置は、シリコン
基板や多結晶シリコン層などのシリコン層と導電層との
間にバリアメタル層を介在させ、かつこのバリアメタル
層を各々異なる作用をなす積層構造から構成したので、
アロイスパイク現象やノジュール析出による配線抵抗な
どの増大が生じることなく、良好なオーミックコンタク
トを有し、バリア性の優れた導電層構造を実現すること
ができる。
基板や多結晶シリコン層などのシリコン層と導電層との
間にバリアメタル層を介在させ、かつこのバリアメタル
層を各々異なる作用をなす積層構造から構成したので、
アロイスパイク現象やノジュール析出による配線抵抗な
どの増大が生じることなく、良好なオーミックコンタク
トを有し、バリア性の優れた導電層構造を実現すること
ができる。
第１図は、本発明の一実施例によるEEPROMのメモリセル
の断面構造図である。第2A図、第2B図は、第１図のEEPR
OMのメモリセルのビット線の構造を模式的に示し、かつ
その製造工程順に示したビット線製造工程断面図であ
る。 第３図は、従来の一般的なアルミ配線構造を示す断面構
造図である。第4A図、第4B図は、従来のバリアメタル層
を介在させた配線構造を示す配線構造断面図である。ま
た、第5A図、第5B図は、従来のバリアメタル層を介在さ
せた配線構造の他の例を示す配線構造断面図である。 第６図は、スパッタ装置の概略構造図である。 図において、１、20はシリコン基板、２、26は不純物領
域、４はコンタクトホール、８は第１チタン層、９は窒
化チタン層、10はチタンシリサイド層、12は第２チタン
層、13は第２窒化チタン層を示している。 なお、図中同一符号は、同一または相当部分を示す。
の断面構造図である。第2A図、第2B図は、第１図のEEPR
OMのメモリセルのビット線の構造を模式的に示し、かつ
その製造工程順に示したビット線製造工程断面図であ
る。 第３図は、従来の一般的なアルミ配線構造を示す断面構
造図である。第4A図、第4B図は、従来のバリアメタル層
を介在させた配線構造を示す配線構造断面図である。ま
た、第5A図、第5B図は、従来のバリアメタル層を介在さ
せた配線構造の他の例を示す配線構造断面図である。 第６図は、スパッタ装置の概略構造図である。 図において、１、20はシリコン基板、２、26は不純物領
域、４はコンタクトホール、８は第１チタン層、９は窒
化チタン層、10はチタンシリサイド層、12は第２チタン
層、13は第２窒化チタン層を示している。 なお、図中同一符号は、同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭63−58928（ＪＰ，Ａ) 特開 平２−45959（ＪＰ，Ａ) 特開 平２−240921（ＪＰ，Ａ) 特開 昭61−174767（ＪＰ，Ａ) 実開 昭61−27657（ＪＰ，Ｕ) 実開 昭62−259469（ＪＰ，Ｕ)
Claims (11)
- 【請求項１】シリコン層の表面上に形成された高融点金
属シリサイド層と、 前記高融点金属シリサイド層の上に形成された高融点金
属窒化物層と、 前記高融点金属窒化物層の上に形成された導電層とを備
えた積層構造を有する半導体装置において、 前記高融点金属窒化物層は、第１の高融点金属窒化物層
と、その第１の高融点金属窒化物層の上に形成された第
２の高融点金属窒化物層とを含み、前記第２の高融点金
属窒化物層は、前記第１の高融点金属窒化物層よりも稠
密な結晶構造を有することを特徴とする、半導体装置。 - 【請求項２】前記シリコン層は、シリコン基板に形成さ
れた不純物層である、請求項１に記載の半導体装置。 - 【請求項３】前記シリコン層は、多結晶シリコン層であ
る、請求項１に記載の半導体装置。 - 【請求項４】前記高融点金属シリサイド層は、チタンシ
リサイドまたはタングステンシリサイドのいずれかから
なる、請求項１に記載の半導体装置。 - 【請求項５】前記高融点金属窒化物層は、窒化チタンま
たは窒化タングステンのいずれかからなる、請求項１に
記載の半導体装置。 - 【請求項６】前記導電層は、アルミニウムまたは高融点
金属のいずれかを含む、請求項１に記載の半導体装置。 - 【請求項７】シリコン層の表面上に第１の高融点金属層
を形成する工程と、 前記第１の高融点金属層の上に第１の高融点金属窒化物
層を形成する工程と、 前記第１の高融点金属窒化物層の上に第２の高融点金属
層を形成する工程と、 窒化雰囲気中で熱処理を施すことにより、前記第１の高
融点金属層をシリサイド化させて高融点金属シリサイド
層を形成し、かつ前記第２の高融点金属層を窒化させて
第２の高融点金属窒化物層を形成する工程と、 前記第２の高融点金属窒化物層の上に導電層を形成する
工程とを備えた、半導体装置の製造方法。 - 【請求項８】前記第１の高融点金属層を形成する工程
は、CVD法またはスパッタ法を用いて行なわれる、請求
項７に記載の半導体装置の製造方法。 - 【請求項９】前記第１の高融点金属窒化物層を形成する
工程は、反応性スパッタ法またはCVD法を用いて行なわ
れる、請求項７に記載の半導体装置の製造方法。 - 【請求項１０】前記第２の高融点金属層を形成する工程
は、CVD法またはスパッタ法を用いて行なわれる、請求
項７に記載の半導体装置の製造方法。 - 【請求項１１】前記第１の高融点金属層、前記第１の高
融点金属窒化物層および前記第２の高融点金属層は、同
一チャンバ内で連続して形成される、請求項７に記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250890A JP2537413B2 (ja) | 1989-03-14 | 1989-09-27 | 半導体装置およびその製造方法 |
| US07/492,032 US5049975A (en) | 1989-03-14 | 1990-03-12 | Multi-layered interconnection structure for a semiconductor device |
| US07/727,032 US5162262A (en) | 1989-03-14 | 1991-07-08 | Multi-layered interconnection structure for a semiconductor device and manufactured method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306689 | 1989-03-14 | ||
| JP1-63066 | 1989-03-14 | ||
| JP1250890A JP2537413B2 (ja) | 1989-03-14 | 1989-09-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316178A JPH0316178A (ja) | 1991-01-24 |
| JP2537413B2 true JP2537413B2 (ja) | 1996-09-25 |
Family
ID=26404143
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US5049975A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008936B1 (ko) * | 1990-02-15 | 1994-09-28 | 가부시끼가이샤 도시바 | 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법 |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
| JP2598335B2 (ja) * | 1990-08-28 | 1997-04-09 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
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