JPS6260267A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPS6260267A JPS6260267A JP60200019A JP20001985A JPS6260267A JP S6260267 A JPS6260267 A JP S6260267A JP 60200019 A JP60200019 A JP 60200019A JP 20001985 A JP20001985 A JP 20001985A JP S6260267 A JPS6260267 A JP S6260267A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- drain region
- gate
- electrons
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は浮遊ゲート構造を持ち、データの電気的書換
えが可能な不揮発性半導体記憶装置に関する。
えが可能な不揮発性半導体記憶装置に関する。
［発明の技術的背景とその問題点］
ゲートとして浮遊ゲートと制御ゲートの二つを備えたＭ
ＯＳ）ランジスタをメモリセルとして使用したデータ消
去が可能なリード・オンリ・メモリ（ＥＰＲＯＭ）は従
来から良く知られている。
ＯＳ）ランジスタをメモリセルとして使用したデータ消
去が可能なリード・オンリ・メモリ（ＥＰＲＯＭ）は従
来から良く知られている。
第９図は従来のＥＰＲＯＭの一つのメモリセルのパター
ン平面図であり、第１０図はそのａ−ａ’線に沿った断
面図である。半導体基板ＩＯ内にはドレイン領域１１お
よびソース領域１２が分離して形成されている。また基
板ＩＯのチャネル領域１３上には絶縁膜を介して浮遊ゲ
ート１４が設けられており、さらにこの浮遊ゲート１４
上には絶縁膜を介して制御ゲート１５が設けられている
。
ン平面図であり、第１０図はそのａ−ａ’線に沿った断
面図である。半導体基板ＩＯ内にはドレイン領域１１お
よびソース領域１２が分離して形成されている。また基
板ＩＯのチャネル領域１３上には絶縁膜を介して浮遊ゲ
ート１４が設けられており、さらにこの浮遊ゲート１４
上には絶縁膜を介して制御ゲート１５が設けられている
。
このような構成のメモリセルにおいて、データの書込み
を行なう場合には、制御ゲート１５およびドレイン領域
１１に高電圧を与え、このときトレイン領域１１の近傍
で生じるインパクトイオニゼーション（ｉｍｐａｃｔ
Ｉｏｎｉｚａｔｊｏｎ ）により発生した熱電子（ｈｏ
ｔ ｅｌｅｃｔｒｏｎ）を浮遊ゲート１４に注入し、浮
遊ゲートＩ４を負極性の電位に設定することにより行わ
れる。このときこのメモリセルの閾値電圧は元の値から
上昇している。他方、電子が注入され、データの書込み
が行われたメモリセルのデータ消去は、浮遊ゲート１４
から電子を放出し、浮遊ゲート１４の電位を元の中性状
態に戻すことにより行われる。そして浮遊ゲート１４か
ら電子を除去する方法としては、紫外線を照射する方法
と、制御ゲート１．５に高い電圧を印加する方法の二つ
がある。紫外線を照射する方法では、紫外線の照射によ
って浮遊ゲート１４内の電子に絶縁膜を越えるに十分な
エネルギーが与えられ、浮遊ゲート１４に注入された電
子が制御ゲート１５および基板１０に放出されて除去が
行われる。他方、制御ゲー）１５に高い電圧を印加する
方法では、高電圧を印加することにより、浮遊ゲート１
４内の電子をトンネル電流により制御ゲート１５に移動
させることによって除去するようにしている。
を行なう場合には、制御ゲート１５およびドレイン領域
１１に高電圧を与え、このときトレイン領域１１の近傍
で生じるインパクトイオニゼーション（ｉｍｐａｃｔ
Ｉｏｎｉｚａｔｊｏｎ ）により発生した熱電子（ｈｏ
ｔ ｅｌｅｃｔｒｏｎ）を浮遊ゲート１４に注入し、浮
遊ゲートＩ４を負極性の電位に設定することにより行わ
れる。このときこのメモリセルの閾値電圧は元の値から
上昇している。他方、電子が注入され、データの書込み
が行われたメモリセルのデータ消去は、浮遊ゲート１４
から電子を放出し、浮遊ゲート１４の電位を元の中性状
態に戻すことにより行われる。そして浮遊ゲート１４か
ら電子を除去する方法としては、紫外線を照射する方法
と、制御ゲート１．５に高い電圧を印加する方法の二つ
がある。紫外線を照射する方法では、紫外線の照射によ
って浮遊ゲート１４内の電子に絶縁膜を越えるに十分な
エネルギーが与えられ、浮遊ゲート１４に注入された電
子が制御ゲート１５および基板１０に放出されて除去が
行われる。他方、制御ゲー）１５に高い電圧を印加する
方法では、高電圧を印加することにより、浮遊ゲート１
４内の電子をトンネル電流により制御ゲート１５に移動
させることによって除去するようにしている。
データ消去を行なう場合、前者の方法では浮遊ゲート１
４の電位を中性状態に戻すまでに時間がかかり、後者の
方法では比較的短時間に行なうことができるが制御性の
点で問題がある。それは浮遊ゲート１４に電子を注入す
るときには、浮遊ゲート１４とチャネル領域１３との間
の電界を強くして電子が浮遊ゲート１４内に注入され易
くする必要があり、電子を放出するときには浮遊ゲート
１４と制御ゲート１５との間の電界を強くする必要があ
る。従って、両方を同時に満足させるのは非常に困難で
ある。
４の電位を中性状態に戻すまでに時間がかかり、後者の
方法では比較的短時間に行なうことができるが制御性の
点で問題がある。それは浮遊ゲート１４に電子を注入す
るときには、浮遊ゲート１４とチャネル領域１３との間
の電界を強くして電子が浮遊ゲート１４内に注入され易
くする必要があり、電子を放出するときには浮遊ゲート
１４と制御ゲート１５との間の電界を強くする必要があ
る。従って、両方を同時に満足させるのは非常に困難で
ある。
そこで本発明者は、特願昭５５−１４５１９５の出願に
おいて、簡単にデータの書込みおよび消去が行なえるメ
モリセルを発明した。このメモリセルのパターン平面図
を第１１図に、第１１図のｂ−ｂ’線に沿った断面図を
第１２図にそれぞれ示す。このメモリセルは第９図のメ
モリセルの浮遊ゲート１４」二に、絶縁膜を介してもう
一つの制御ゲート１６を設けるようにしたものである。
おいて、簡単にデータの書込みおよび消去が行なえるメ
モリセルを発明した。このメモリセルのパターン平面図
を第１１図に、第１１図のｂ−ｂ’線に沿った断面図を
第１２図にそれぞれ示す。このメモリセルは第９図のメ
モリセルの浮遊ゲート１４」二に、絶縁膜を介してもう
一つの制御ゲート１６を設けるようにしたものである。
このメモリセルにおいて、データの書込みは、ドレイン
領域１１、一方の制御ゲート１５および新たに設けられ
た他方の制御ゲート１６にそれぞれ高電圧を印加するこ
とにより、前記と同様にドレイン領域１１の近傍にイン
パクトイオニゼーションによる熱電子を発生させ、この
電子を浮遊ゲート１４に注入することにより行われる。
領域１１、一方の制御ゲート１５および新たに設けられ
た他方の制御ゲート１６にそれぞれ高電圧を印加するこ
とにより、前記と同様にドレイン領域１１の近傍にイン
パクトイオニゼーションによる熱電子を発生させ、この
電子を浮遊ゲート１４に注入することにより行われる。
他方、データの消去は、ドレイン領域１１と一方の制御
ゲート１５を低電位例えばアース電位にし、他方の制御
ゲート１６を高電位にして、浮遊ゲート１４から制御ゲ
ート１６に対し電界放出により電子を放出させることに
より行われる。ここでデータ書込みの際、浮遊ゲート１
４は二つの制御ゲート１５．１６との容量結合によって
十分高い電位に上昇されるので浮遊ゲート１４とチャネ
ル領域との間の電界が強くなり、データ消去時には制御
ゲート１６のみを高電位にするため、浮遊ゲート１４と
制御ゲート１６との間の電界の方を強くすることができ
る。
ゲート１５を低電位例えばアース電位にし、他方の制御
ゲート１６を高電位にして、浮遊ゲート１４から制御ゲ
ート１６に対し電界放出により電子を放出させることに
より行われる。ここでデータ書込みの際、浮遊ゲート１
４は二つの制御ゲート１５．１６との容量結合によって
十分高い電位に上昇されるので浮遊ゲート１４とチャネ
ル領域との間の電界が強くなり、データ消去時には制御
ゲート１６のみを高電位にするため、浮遊ゲート１４と
制御ゲート１６との間の電界の方を強くすることができ
る。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
ありその目的は、データの書込み効率を高めることがで
きる不揮発性半導体記憶装置を提供することにある。
ありその目的は、データの書込み効率を高めることがで
きる不揮発性半導体記憶装置を提供することにある。
［発明の概要コ
上記目的を達成するためこの発明にあっては、ソースお
よびドレイン領域間のチャネル領域上に絶縁膜を介して
、一部が上記ドレイン領域と重なり合うように浮遊ゲー
トを設け、上記浮遊ゲート上に絶縁膜を介して上記浮遊
ゲートと容量結合された第１の制御ゲートを設け、上記
浮遊ゲートに対し絶縁膜を介在させて上記浮遊ゲートと
容量結合された第２の制御ゲートを設けるようにしてい
る。
よびドレイン領域間のチャネル領域上に絶縁膜を介して
、一部が上記ドレイン領域と重なり合うように浮遊ゲー
トを設け、上記浮遊ゲート上に絶縁膜を介して上記浮遊
ゲートと容量結合された第１の制御ゲートを設け、上記
浮遊ゲートに対し絶縁膜を介在させて上記浮遊ゲートと
容量結合された第２の制御ゲートを設けるようにしてい
る。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置の一実施例によ
る一つのメモリセルの構成を示すパターン平面図であり
、第２図は第１図のｃ−ｃ’線に沿った断面図であり、
第３図は第１図のｄ−ｄ’線に沿った断面図である。こ
の実施例装置が前記第１１図のメモリセルと異なってい
るところは、ドレイン領域１１が前記浮遊ゲート１４の
下部にまで延長され、浮遊ゲート１４の一部かこのトレ
イン領域１１と重なり合っている点にある。さらに制御
ゲ−Ｉ−１５の一部か浮遊ゲート１４とソース領域１２
との間の一部のチャネル領域Ｉ３に対応した位置に配置
され、この位置にオフセット部が形成されている。
る一つのメモリセルの構成を示すパターン平面図であり
、第２図は第１図のｃ−ｃ’線に沿った断面図であり、
第３図は第１図のｄ−ｄ’線に沿った断面図である。こ
の実施例装置が前記第１１図のメモリセルと異なってい
るところは、ドレイン領域１１が前記浮遊ゲート１４の
下部にまで延長され、浮遊ゲート１４の一部かこのトレ
イン領域１１と重なり合っている点にある。さらに制御
ゲ−Ｉ−１５の一部か浮遊ゲート１４とソース領域１２
との間の一部のチャネル領域Ｉ３に対応した位置に配置
され、この位置にオフセット部が形成されている。
このようなメモリセルにおけるデータの書込みは、前記
のように、ドレイン領域１１の制御ゲート１５およびも
う一つの制御ゲート１６にそれぞれ高電圧を印加するこ
とによってトレイン１１の近傍にインパクトイオニゼー
ションによる熱電子を発生させ、この電子を浮遊ゲート
１４に注入することにより行われる。ここでトレイン領
域１１は浮遊ゲート１４の下部にまで延長され、浮遊ゲ
ート１４の一部がこのドレイン領域１１と重なり合って
いるため、ドレイン領域１１の近傍で発生したインパク
トイオニゼーンヨンによる電子は最少の距離で浮遊ケー
ト１４に到達することかできる。さらに浮遊ゲート１４
との間の距離が十分短縮されているので、ドレイン領域
１■と浮遊ゲート１４との間の容量結合が大きなものと
なり、ドレイン領域１１に高電圧を印加したときこの容
量結合を介して浮遊ゲート１４の電位が上昇し、浮遊ゲ
ート１４が電子を吸収し易くなる。
のように、ドレイン領域１１の制御ゲート１５およびも
う一つの制御ゲート１６にそれぞれ高電圧を印加するこ
とによってトレイン１１の近傍にインパクトイオニゼー
ションによる熱電子を発生させ、この電子を浮遊ゲート
１４に注入することにより行われる。ここでトレイン領
域１１は浮遊ゲート１４の下部にまで延長され、浮遊ゲ
ート１４の一部がこのドレイン領域１１と重なり合って
いるため、ドレイン領域１１の近傍で発生したインパク
トイオニゼーンヨンによる電子は最少の距離で浮遊ケー
ト１４に到達することかできる。さらに浮遊ゲート１４
との間の距離が十分短縮されているので、ドレイン領域
１■と浮遊ゲート１４との間の容量結合が大きなものと
なり、ドレイン領域１１に高電圧を印加したときこの容
量結合を介して浮遊ゲート１４の電位が上昇し、浮遊ゲ
ート１４が電子を吸収し易くなる。
この二つの理由により、この実施例のメモリセルでは電
子の注入効率、言替えるとデータの書込み特性を高める
ことができ、従来よりも短い時間でメモリセルの閾値電
圧を所定値まで上昇させることができる。
子の注入効率、言替えるとデータの書込み特性を高める
ことができ、従来よりも短い時間でメモリセルの閾値電
圧を所定値まで上昇させることができる。
またソース領域１２側に設けられたオフセット部は、浮
遊ゲート１４から電子が余分に放出され、浮遊ゲート１
４が負極性に帯電したときに、このメモリセルが非選択
にもかかわらす導通状態になることを防１１−するため
に形成されているものである。
遊ゲート１４から電子が余分に放出され、浮遊ゲート１
４が負極性に帯電したときに、このメモリセルが非選択
にもかかわらす導通状態になることを防１１−するため
に形成されているものである。
このような構成のメモリセルを製造するときの概略的な
製造工程を第４図の断面図に示す。まず、第４ａ図に示
すように半導体基板１０内にドレイン領域１１およびソ
ース領域１２を拡散法等によって形成する。次に絶縁膜
および多結晶シリコン層を堆積形成し、これをパターニ
ングして、第４ｂ図に示すように一部がドレイン領域１
１と重なり合った浮遊ゲート１４を形成する。この後は
通常の方法によって二つの制御ゲートを形成する。なお
、ドレイン領域１１およびソース領域１２の形成にあた
っては、第５ａ図に示すように半導体基板１０内にドレ
イン領域１１の一部の領域１１Ａを形成した後、浮遊ゲ
ート１４および制御ゲート１５等を形成し、次に第５ｂ
図に示すように制御ゲート１５を拡散のマスクとして用
いて」二記領域１． Ｌ Ａと接続されたドレイン領域
１．１Ｂとソース領域１２を形成するようにしてもよい
。
製造工程を第４図の断面図に示す。まず、第４ａ図に示
すように半導体基板１０内にドレイン領域１１およびソ
ース領域１２を拡散法等によって形成する。次に絶縁膜
および多結晶シリコン層を堆積形成し、これをパターニ
ングして、第４ｂ図に示すように一部がドレイン領域１
１と重なり合った浮遊ゲート１４を形成する。この後は
通常の方法によって二つの制御ゲートを形成する。なお
、ドレイン領域１１およびソース領域１２の形成にあた
っては、第５ａ図に示すように半導体基板１０内にドレ
イン領域１１の一部の領域１１Ａを形成した後、浮遊ゲ
ート１４および制御ゲート１５等を形成し、次に第５ｂ
図に示すように制御ゲート１５を拡散のマスクとして用
いて」二記領域１． Ｌ Ａと接続されたドレイン領域
１．１Ｂとソース領域１２を形成するようにしてもよい
。
第６図はこの発明に係る半導体記憶装置の他の実施例に
よる一つのメモリセルの構成を示すパターン平面図であ
り、第７図は第１図のｅ−ｅ’線に沿った断面図であり
、第８図は第１図のｆ−ｆ′線に沿った断面図である。
よる一つのメモリセルの構成を示すパターン平面図であ
り、第７図は第１図のｅ−ｅ’線に沿った断面図であり
、第８図は第１図のｆ−ｆ′線に沿った断面図である。
この実施例装置が」二記第１図の実施例によるメモリセ
ルと異なっているところは、他方の制御ゲート１６が浮
遊ゲート１４の下部、つまり浮遊ゲート１４と基板１０
との間に＝ ９ − 存在している点にある。このように制御ゲート１６を配
置すると、制御ゲート１６の存在により浮遊ゲート１４
と基板１０との間の容量が減少する。これにより浮遊ゲ
ート１４への電子の注入時に、浮遊ゲート１４の電位が
上昇し、電子の注入効率が向」ニする。
ルと異なっているところは、他方の制御ゲート１６が浮
遊ゲート１４の下部、つまり浮遊ゲート１４と基板１０
との間に＝ ９ − 存在している点にある。このように制御ゲート１６を配
置すると、制御ゲート１６の存在により浮遊ゲート１４
と基板１０との間の容量が減少する。これにより浮遊ゲ
ート１４への電子の注入時に、浮遊ゲート１４の電位が
上昇し、電子の注入効率が向」ニする。
なお、浮遊ゲート１４とドレイン領域１１との重なり合
う面積が広い程上記した効果が大きくなるが、ドレイン
領域１１をソース領域１２に近付は過ぎるとショートチ
ャネル効果が増大するため、両者はある程度離しておく
必要がある。
う面積が広い程上記した効果が大きくなるが、ドレイン
領域１１をソース領域１２に近付は過ぎるとショートチ
ャネル効果が増大するため、両者はある程度離しておく
必要がある。
［発明の効果］
以上説明したようにこの発明によれば、データの書込み
効率を高めることができる不揮発性半導体記憶装置を提
供することができる。
効率を高めることができる不揮発性半導体記憶装置を提
供することができる。
第１図はこの発明の一実施例の構成を示すパターン平面
図、第２図および第３図はそれぞれ第１図装置の異なる
断面図、第４図および第５図はそれぞれ上記実施例装置
の異なる製造工程の一部を示す断面図、第６図はこの発
明の他の実施例の構成を示すパターン平面図、第７図お
よび第８図はそれぞれ第６図の実施例装置の異なる断面
図、第９図は従来装置のパターン平面図、第１０図は第
９図の装置の断面図、第１１図は異なる従来装置のパタ
ーン平面図、第１２図は第１１図の従来装置の断面図で
ある。 １０・・・半導体基板、１１・・・ドレイン領域、１２
・・・ソース領域、１３・・・チャネル領域、１４・・
・浮遊ゲート、１５・・・制御ゲート、ＩＢ・・・制御
ゲート。 出願人代理人 弁理士 鈴江武彦 第９図 す 第１１図 口＝コー１５ ０＝トー１４ ａ′ａ 第１０図
図、第２図および第３図はそれぞれ第１図装置の異なる
断面図、第４図および第５図はそれぞれ上記実施例装置
の異なる製造工程の一部を示す断面図、第６図はこの発
明の他の実施例の構成を示すパターン平面図、第７図お
よび第８図はそれぞれ第６図の実施例装置の異なる断面
図、第９図は従来装置のパターン平面図、第１０図は第
９図の装置の断面図、第１１図は異なる従来装置のパタ
ーン平面図、第１２図は第１１図の従来装置の断面図で
ある。 １０・・・半導体基板、１１・・・ドレイン領域、１２
・・・ソース領域、１３・・・チャネル領域、１４・・
・浮遊ゲート、１５・・・制御ゲート、ＩＢ・・・制御
ゲート。 出願人代理人 弁理士 鈴江武彦 第９図 す 第１１図 口＝コー１５ ０＝トー１４ ａ′ａ 第１０図
Claims (3)
- （１）ソースおよびドレイン領域と、上記ソースおよび
ドレイン領域間のチャネル領域上に絶縁膜を介して設け
られ、一部が上記ドレイン領域と重なり合うように設け
られる浮遊ゲートと、上記浮遊ゲート上に絶縁膜を介し
て設けられ、上記浮遊ゲートと容量結合された第１の制
御ゲートと、上記浮遊ゲートに対し絶縁膜を介在して設
けられ、上記浮遊ゲートと容量結合された第２の制御ゲ
ートとを具備したことを特徴とする不揮発性半導体記憶
装置。 - （２）前記第２の制御ゲートが絶縁膜を介して前記浮遊
ゲート上に設けられている特許請求の範囲第１項に記載
の不揮発性半導体記憶装置。 - （３）前記第２の制御ゲートが絶縁膜を介して前記浮遊
ゲートの下部に設けられている特許請求の範囲第１項に
記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200019A JPS6260267A (ja) | 1985-09-10 | 1985-09-10 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200019A JPS6260267A (ja) | 1985-09-10 | 1985-09-10 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260267A true JPS6260267A (ja) | 1987-03-16 |
| JPH0341988B2 JPH0341988B2 (ja) | 1991-06-25 |
Family
ID=16417451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200019A Granted JPS6260267A (ja) | 1985-09-10 | 1985-09-10 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553463A (en) * | 1978-10-14 | 1980-04-18 | Itt | Insulated gate field effect transistor |
| JPS5667973A (en) * | 1979-10-26 | 1981-06-08 | Texas Instruments Inc | Semiconductor memory and method of manufacturing same |
-
1985
- 1985-09-10 JP JP60200019A patent/JPS6260267A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553463A (en) * | 1978-10-14 | 1980-04-18 | Itt | Insulated gate field effect transistor |
| JPS5667973A (en) * | 1979-10-26 | 1981-06-08 | Texas Instruments Inc | Semiconductor memory and method of manufacturing same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341988B2 (ja) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5812449A (en) | Flash EEPROM cell, method of manufacturing the same, method of programming and method of reading the same | |
| US4331968A (en) | Three layer floating gate memory transistor with erase gate over field oxide region | |
| EP0676811B1 (en) | EEPROM cell with isolation transistor and methods for making and operating the same | |
| US5544103A (en) | Compact page-erasable eeprom non-volatile memory | |
| US5614747A (en) | Method for manufacturing a flash EEPROM cell | |
| JP2848223B2 (ja) | 不揮発性半導体記憶装置の消去方法及び製造方法 | |
| JPH0258788B2 (ja) | ||
| JP2939537B2 (ja) | フラッシュメモリ及びその製造方法 | |
| JP2008091850A (ja) | 浮遊ゲートｎａｎｄフラッシュメモリ用のゲート注入を用いるセル動作方法 | |
| US6894340B2 (en) | Non-volatile semiconductor memory cell utilizing poly-edge discharge | |
| US20140027833A1 (en) | Split gate flash cell and method for making the same | |
| JPH09283644A (ja) | フラッシュメモリーの構造および製造方法 | |
| JPS649741B2 (ja) | ||
| KR100558004B1 (ko) | 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 | |
| US8241975B2 (en) | System and method for providing low voltage high density multi-bit storage flash memory | |
| US4577295A (en) | Hybrid E2 cell and related array | |
| JPS6228518B2 (ja) | ||
| JPS6260267A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2928973B2 (ja) | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ | |
| JPS6260266A (ja) | 不揮発性半導体記憶装置 | |
| KR20010063424A (ko) | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 | |
| JP3182911B2 (ja) | 不揮発性半導体メモリ | |
| JPS5974680A (ja) | 半導体不揮発性メモリ装置およびその製造方法 | |
| JPH06334194A (ja) | 不揮発性半導体メモリ | |
| JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |