JPS5974680A - 半導体不揮発性メモリ装置およびその製造方法 - Google Patents
半導体不揮発性メモリ装置およびその製造方法Info
- Publication number
- JPS5974680A JPS5974680A JP57185805A JP18580582A JPS5974680A JP S5974680 A JPS5974680 A JP S5974680A JP 57185805 A JP57185805 A JP 57185805A JP 18580582 A JP18580582 A JP 18580582A JP S5974680 A JPS5974680 A JP S5974680A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate
- semiconductor
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000009825 accumulation Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 7
- 230000005264 electron capture Effects 0.000 description 5
- 239000012528 membrane Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＥ電気的書込みおよび消去が可能なＭ
Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄ、
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）素子と電気的に書込
みか可能で紫外線等の光の照射によって消去が可能なＦ
Ａ Ｍ ＯＳ （ＦｌｏａｔｉｎｇＧｕｔｅＡｖａｌ
ａｎｃｈｅ工ｎｊｅｃｔｉｏｎ Ｍ ＯＳ ） 素子と
を用いた不揮発性メモリ装置及びその製造方法に関する
ものである。
Ｎ ＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄ、
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）素子と電気的に書込
みか可能で紫外線等の光の照射によって消去が可能なＦ
Ａ Ｍ ＯＳ （ＦｌｏａｔｉｎｇＧｕｔｅＡｖａｌ
ａｎｃｈｅ工ｎｊｅｃｔｉｏｎ Ｍ ＯＳ ） 素子と
を用いた不揮発性メモリ装置及びその製造方法に関する
ものである。
従来、電気的に書込みおよび消去が可能な不揮発性メモ
リ（以下、ＥＥＰＲＯＭ ： Ｋｌｅｃｔｒｉｃａ１
’ｌｙ Ｅｒａｅａｂｌｅ ａｎｃｌ Ｐｒｏｇｒａ
ｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）とし
てＭＮＯ８素子を用いたメモリがあり、電気的に書込み
が可能で紫外線等の光の照射によって消去が可能な不揮
発性メモリ（以下、ＵＶＥＰＲＯＭ ： Ｕｌｔｒａ
Ｖｉｏｌｅｔ ＥｒａＳａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌ−ｙ Ｍｅｍｏｒｙ
）としてＦＡＭＯ８素子を用いたメモリが知られている
。
リ（以下、ＥＥＰＲＯＭ ： Ｋｌｅｃｔｒｉｃａ１
’ｌｙ Ｅｒａｅａｂｌｅ ａｎｃｌ Ｐｒｏｇｒａ
ｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）とし
てＭＮＯ８素子を用いたメモリがあり、電気的に書込み
が可能で紫外線等の光の照射によって消去が可能な不揮
発性メモリ（以下、ＵＶＥＰＲＯＭ ： Ｕｌｔｒａ
Ｖｉｏｌｅｔ ＥｒａＳａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌ−ｙ Ｍｅｍｏｒｙ
）としてＦＡＭＯ８素子を用いたメモリが知られている
。
ＭＮＯ８累子は、二種の絶縁膜〔窒化シリコン（Ｓ １
３Ｎ ｉ、 ）膜と酸化シリコン（Ｓ１０゜）膜〕界面
のトラップに半纏体系板側より薄い（ユＯＯＡ以下）Ｓ
１０２膜を通してｌ・ン坏ル効果により電子、正孔を注
入して情報を記憶さぜるものである。
３Ｎ ｉ、 ）膜と酸化シリコン（Ｓ１０゜）膜〕界面
のトラップに半纏体系板側より薄い（ユＯＯＡ以下）Ｓ
１０２膜を通してｌ・ン坏ル効果により電子、正孔を注
入して情報を記憶さぜるものである。
ＦＡＩψＯ８素子は、チャネル領域で発生した高エイ・
ルキ電子を厚い（５００Ａ以上）Ｓ１０゜膜の伝導帯の
エネルキキャンプを越えて浮遊ゲートに到達させ、その
浮遊ゲートの電荷の有無で情報を記憶さぜるものである
〇 次に従来装置を図について説明する。第１図は、Ｍ Ｎ
ＯＳ素子の側断面図を示す。第２図は、ＦＡＭＯ８素
子の側す１面図を示す。なお図中同一符号は同一部分又
は和尚部分を示す。（１）はｐ形Ｓ１基板、ｆ２１゜（
３）はドレイン、ソース領域となるｎ形不純物拡散層（
以下「ドレインｊ、「ソース」と呼ぶ。）、（４）は５
１０２膜、（５）はメモリゲート電極、（６）はＳｉ３
Ｎ４膜、（７）は１００八以下の薄いトンネル５１０２
膜、（名）は制御ゲート電極、（９）は浮遊ゲートであ
る。
ルキ電子を厚い（５００Ａ以上）Ｓ１０゜膜の伝導帯の
エネルキキャンプを越えて浮遊ゲートに到達させ、その
浮遊ゲートの電荷の有無で情報を記憶さぜるものである
〇 次に従来装置を図について説明する。第１図は、Ｍ Ｎ
ＯＳ素子の側断面図を示す。第２図は、ＦＡＭＯ８素
子の側す１面図を示す。なお図中同一符号は同一部分又
は和尚部分を示す。（１）はｐ形Ｓ１基板、ｆ２１゜（
３）はドレイン、ソース領域となるｎ形不純物拡散層（
以下「ドレインｊ、「ソース」と呼ぶ。）、（４）は５
１０２膜、（５）はメモリゲート電極、（６）はＳｉ３
Ｎ４膜、（７）は１００八以下の薄いトンネル５１０２
膜、（名）は制御ゲート電極、（９）は浮遊ゲートであ
る。
次に従来装置の動作について説明する。まず第１図のＭ
ＮＯ３素子について説明する。ここでＳｉ３Ｎ４膜（６
）とトンネル５ｉ０２膜（７）との境界面近傍には、高
密度の電子捕獲中心があり、ここに電子をトラップさせ
ることを書込みと言い、電子を放出させることを消去と
いう。
ＮＯ３素子について説明する。ここでＳｉ３Ｎ４膜（６
）とトンネル５ｉ０２膜（７）との境界面近傍には、高
密度の電子捕獲中心があり、ここに電子をトラップさせ
ることを書込みと言い、電子を放出させることを消去と
いう。
まず書込みは、メモリゲート電極（５）に正の高電圧を
印加し、ｐ形Ｓ１基板ｆ１）を接地することにより電子
かｐ形Ｓ１基板ｆ１１方向からトン坏ル５ｉ０２膜（７
）をトンネル効果によって通り抜けて移動しトンネル５
ｉｏ２膜（７）とＳｉ３Ｎ４膜（６）との境界面近傍の
電子捕獲中心にトラップされて書込みか終了する。
印加し、ｐ形Ｓ１基板ｆ１）を接地することにより電子
かｐ形Ｓ１基板ｆ１１方向からトン坏ル５ｉ０２膜（７
）をトンネル効果によって通り抜けて移動しトンネル５
ｉｏ２膜（７）とＳｉ３Ｎ４膜（６）との境界面近傍の
電子捕獲中心にトラップされて書込みか終了する。
消去は、前記書込みとは逆方向の電界か加わるようにメ
モリゲート電極（５）を接地しｐ形Ｓ１基板（１）に正
の高電圧を印加することでトンネル５１０２膜（７）と
８１３Ｎ４膜（６）との境界面近傍の電子捕獲中心にト
ラップされている電子がトンネル効果によりトンネル５
ｉ０２膜（７）を通り抜けｐ形Ｓ１基板（１）にもどり
消去が終了する。
モリゲート電極（５）を接地しｐ形Ｓ１基板（１）に正
の高電圧を印加することでトンネル５１０２膜（７）と
８１３Ｎ４膜（６）との境界面近傍の電子捕獲中心にト
ラップされている電子がトンネル効果によりトンネル５
ｉ０２膜（７）を通り抜けｐ形Ｓ１基板（１）にもどり
消去が終了する。
読み出しは、トンネル５１０２膜（７）とＳｉ３Ｎ４膜
（６）との境界面近傍の電子捕獲中心の電荷の有無でＭ
ＮＯＳメモリトランジスタのしきい値電圧が異なるので
、これによりドレイン（２）とソース（３）との間を流
れる篭流刑の差異に基づき”０″’、”１′の論理信号
を得ることができる。
（６）との境界面近傍の電子捕獲中心の電荷の有無でＭ
ＮＯＳメモリトランジスタのしきい値電圧が異なるので
、これによりドレイン（２）とソース（３）との間を流
れる篭流刑の差異に基づき”０″’、”１′の論理信号
を得ることができる。
次に、第２図においてＦＡＭＯ８素子の動作について説
明する。ここで、浮遊ゲート（９）に雷１子を充電する
ことを１Ｆ込みと言い、浮遊ゲート（９）から電子を放
出することを消去という。
明する。ここで、浮遊ゲート（９）に雷１子を充電する
ことを１Ｆ込みと言い、浮遊ゲート（９）から電子を放
出することを消去という。
まず、書込みは、ドレイン（２）と制御ゲート電極（８
）とに正の高′市圧を印加しチャネル領域で発生した高
ヱネルギ電子を浮遊ゲート（９）直下の８１０２膜の伝
導帯ユネルギギャップを越えて浮遊ゲート（９）に到オ
させ、浮遊ゲート（９）を帯電させることにより行なわ
れる。
）とに正の高′市圧を印加しチャネル領域で発生した高
ヱネルギ電子を浮遊ゲート（９）直下の８１０２膜の伝
導帯ユネルギギャップを越えて浮遊ゲート（９）に到オ
させ、浮遊ゲート（９）を帯電させることにより行なわ
れる。
消去は、紫外線を図示矢印りのように照射することによ
って浮遊ゲート（９）中の電子を励起させ放出させるこ
とにより行なわれる。
って浮遊ゲート（９）中の電子を励起させ放出させるこ
とにより行なわれる。
読み出しは、浮遊ゲート（９）中の電荷の有無でＦＡ
Ｍ ＯＳメモリトランジスタのしきい値電圧が異なるの
で、これによりドレイン（２）とソース（３）との間を
流れる′１６．流量の差異に基づきｏ’、Ｔの論理信号
を得ることができる。
Ｍ ＯＳメモリトランジスタのしきい値電圧が異なるの
で、これによりドレイン（２）とソース（３）との間を
流れる′１６．流量の差異に基づきｏ’、Ｔの論理信号
を得ることができる。
従来のＭ Ｎ ＯＳ素子、Ｆ Ａ Ｍ ＯＳ ９子は以
上のように構成されておりそれぞれに長７５［、鋤Ｂ［
を備えている。すなわち、Ｍ Ｎ ＯＳ素子においては
、電気的に■゛込みおよび消去が可能であり、岩込みお
よび消去をトンイ・ル５１０２膜をトンネル効果によっ
てキャリアを移動させるので、トン坏ルＥｔｉＯ□膜の
劣化も少なく、一般に書換え回数の限度は１０〜１０４
と多いのが長所であるが、キャリアの保持方法がトンネ
ル５１０２膜と５１３Ｎ４膜との界面のトラップである
ことと、基板側は薄いトンネル５１０２膜であるゆえに
一般に情報保持特性はＦ Ａ Ｍ ＯＳ素子に比べて１
桁以上劣るという短所がある。
上のように構成されておりそれぞれに長７５［、鋤Ｂ［
を備えている。すなわち、Ｍ Ｎ ＯＳ素子においては
、電気的に■゛込みおよび消去が可能であり、岩込みお
よび消去をトンイ・ル５１０２膜をトンネル効果によっ
てキャリアを移動させるので、トン坏ルＥｔｉＯ□膜の
劣化も少なく、一般に書換え回数の限度は１０〜１０４
と多いのが長所であるが、キャリアの保持方法がトンネ
ル５１０２膜と５１３Ｎ４膜との界面のトラップである
ことと、基板側は薄いトンネル５１０２膜であるゆえに
一般に情報保持特性はＦ Ａ Ｍ ＯＳ素子に比べて１
桁以上劣るという短所がある。
ＦＡＭＯ８素子においでは、キャリアを蓄積しうる浮遊
ゲートは周囲を厚いＳｉ、ｏ ２膜で覆われているので
情報保持特性は、一般に１０年以上という長所があるが
、消去をするのに紫外線を照射せねばならず、又、消去
のたびに紫外線を照射することと、書込み方式が高エネ
ルギ雷１子を５ｉ０２膜のエイ・ルギキャソグを通り抜
けるようにするので、５１０２膜の劣化か早く、書換え
回数の限度は一般に１０〜１００回程度と少ないのが短
所である。
ゲートは周囲を厚いＳｉ、ｏ ２膜で覆われているので
情報保持特性は、一般に１０年以上という長所があるが
、消去をするのに紫外線を照射せねばならず、又、消去
のたびに紫外線を照射することと、書込み方式が高エネ
ルギ雷１子を５ｉ０２膜のエイ・ルギキャソグを通り抜
けるようにするので、５１０２膜の劣化か早く、書換え
回数の限度は一般に１０〜１００回程度と少ないのが短
所である。
この発明は、上述のような従来のＭ Ｎ ＯＳ素子、Ｆ
ＡＭＯ８素子の短所、すなわち欠点を除去するためにな
されたもので、５ｉｎ２膜とＳ ｉ ３Ｎ ４膜との界
面近傍のトラップと浮遊ゲートとの２棹の電荷蓄積領域
を備えた半導体不揮発性メモリを提供することを目的と
している。
ＡＭＯ８素子の短所、すなわち欠点を除去するためにな
されたもので、５ｉｎ２膜とＳ ｉ ３Ｎ ４膜との界
面近傍のトラップと浮遊ゲートとの２棹の電荷蓄積領域
を備えた半導体不揮発性メモリを提供することを目的と
している。
以下、この発明の一実施例を図について説明する。第３
図はこの発明の一実施例になるメモリ素子の側断面図で
ある。第３図において、［１）はｐ形Ｓ１基板、［２１
、＋３１はドレイン、ソース領域となるｎ形不純物拡散
層（以下「ドレイン」、「ソース」と呼ぶ。入ｆ４）
、 （ｌｏ７は５１０２膜、（６）は８１３Ｎ４膜、（
７）はトンネル５１０２膜、（８）は制御ゲート電極、
（９）は浮遊ゲートである。
図はこの発明の一実施例になるメモリ素子の側断面図で
ある。第３図において、［１）はｐ形Ｓ１基板、［２１
、＋３１はドレイン、ソース領域となるｎ形不純物拡散
層（以下「ドレイン」、「ソース」と呼ぶ。入ｆ４）
、 （ｌｏ７は５１０２膜、（６）は８１３Ｎ４膜、（
７）はトンネル５１０２膜、（８）は制御ゲート電極、
（９）は浮遊ゲートである。
次に動作について説明する。１ず省込みには、２つの方
法があり、その１つは、制御ゲートｉＩＪ、極（８）に
正の高電圧を印加し、ｐ形Ｓ１基板（１）を接地するこ
とにより電子がｐ形シリコン基板ｉ１１方向からトンネ
ル５ｉ０２膜（７）をトンネル効果によって通り抜けて
移動しトンネルＳｉＯ２膜（７）と８１３Ｎ４膜（６）
との境界面近傍の電子捕獲中心にトンツブされて書込み
が行なえる。もう１つの方法は、制御ゲート電極（８）
とドレイン（２）とに正の高電圧を印加しチャネル領域
で発生した高エネルギ電子をトンネルＳ１０□膜（７）
と８１３Ｎ４膜（６）とを越えて浮遊ゲート（９）に到
達させ、浮遊ゲート９）を帯電させることで行なわれる
。
法があり、その１つは、制御ゲートｉＩＪ、極（８）に
正の高電圧を印加し、ｐ形Ｓ１基板（１）を接地するこ
とにより電子がｐ形シリコン基板ｉ１１方向からトンネ
ル５ｉ０２膜（７）をトンネル効果によって通り抜けて
移動しトンネルＳｉＯ２膜（７）と８１３Ｎ４膜（６）
との境界面近傍の電子捕獲中心にトンツブされて書込み
が行なえる。もう１つの方法は、制御ゲート電極（８）
とドレイン（２）とに正の高電圧を印加しチャネル領域
で発生した高エネルギ電子をトンネルＳ１０□膜（７）
と８１３Ｎ４膜（６）とを越えて浮遊ゲート（９）に到
達させ、浮遊ゲート９）を帯電させることで行なわれる
。
消去は、トンネル５１ｏ２膜（７）と８１３Ｎ４膜（６
）との境界面に電荷がある場合は、制御ゲート電極（８
）を接地し、ｐ形Ｓ１基板（１）に正の高電圧を印加す
ることで、トンネル５ｉ０２膜（７）と８１３Ｎ４膜（
６）との境界面にトラップされている電子がトンネル効
果によりトンネル５１０２膜（７）を通り抜けてｐ形Ｓ
１基板＋１１にもどる。浮遊ゲート（９）中に電荷があ
る場合は、紫外線を図示矢印りのように照射することに
より浮遊ゲート（９）中の電子を励起させ放出させるこ
とによ′り行なわれる。
）との境界面に電荷がある場合は、制御ゲート電極（８
）を接地し、ｐ形Ｓ１基板（１）に正の高電圧を印加す
ることで、トンネル５ｉ０２膜（７）と８１３Ｎ４膜（
６）との境界面にトラップされている電子がトンネル効
果によりトンネル５１０２膜（７）を通り抜けてｐ形Ｓ
１基板＋１１にもどる。浮遊ゲート（９）中に電荷があ
る場合は、紫外線を図示矢印りのように照射することに
より浮遊ゲート（９）中の電子を励起させ放出させるこ
とによ′り行なわれる。
読み出しは、トンネルＳｉＯ膜（７）と８１３Ｎ４膜（
６）との境界面近傍の電子捕獲中心の電荷の有無、又は
、浮遊グー！−＋９ｊ中の電荷の有無でメモリトランジ
スタのしきい値電圧が異なるので、これによりドレイン
（２）とソース（３）間を流れる電流量の差異に基づい
て、８０゛、ゝｌ′の論理信号を得ることができる。
６）との境界面近傍の電子捕獲中心の電荷の有無、又は
、浮遊グー！−＋９ｊ中の電荷の有無でメモリトランジ
スタのしきい値電圧が異なるので、これによりドレイン
（２）とソース（３）間を流れる電流量の差異に基づい
て、８０゛、ゝｌ′の論理信号を得ることができる。
すなわち、この実施例のメモリトランジスタを用いた集
積回路装置においては、プログラム開発等に際して、頻
繁に書換えを必要とし、その情報保持特性もさほど重要
視されない場合は、前記動作説明で述べたようにトンネ
ル５１０２膜（７）と８１３Ｎ４膜（６）との境界面の
トラップを電荷保持領域として用いると、電気的に曹込
みおよび消去が可能であるので、前記プログラム開発等
の効率がよい。
積回路装置においては、プログラム開発等に際して、頻
繁に書換えを必要とし、その情報保持特性もさほど重要
視されない場合は、前記動作説明で述べたようにトンネ
ル５１０２膜（７）と８１３Ｎ４膜（６）との境界面の
トラップを電荷保持領域として用いると、電気的に曹込
みおよび消去が可能であるので、前記プログラム開発等
の効率がよい。
壕だ、プログラム開発等が終了しプログラムが決定され
れば、前記動作説明で述べたように浮遊ゲート（９）を
電荷保持領域として用いると、電気的に消去されること
はなく、情報保持特性もすぐれているので高信頼度のあ
るメモリ装置とすることができる。
れば、前記動作説明で述べたように浮遊ゲート（９）を
電荷保持領域として用いると、電気的に消去されること
はなく、情報保持特性もすぐれているので高信頼度のあ
るメモリ装置とすることができる。
なお上記実施例では、浮遊ゲート（９）直下の全領域に
Ｓｉ３Ｎ４ ＩＩＩ ｆＧｌを設けていたが、第４図に
示す他の実施例のようにドレイン（２）、ソース（３１
間のチャネル領域上の一部に設けてもよく上記第３図の
実施例と同様の効果を奏する。この場合、トンネル５ｉ
０２膜（７）は、チャネル領域上の一部分となり、ドレ
イン近傍のドレイン（２）、浮遊ゲート（９）間のＳｉ
Ｏ□膜（１］）は厚くなり、浮遊ゲート（９）への書込
みの際の５ｉ０２膜（０）の破壊耐圧を上げることがで
きる。
Ｓｉ３Ｎ４ ＩＩＩ ｆＧｌを設けていたが、第４図に
示す他の実施例のようにドレイン（２）、ソース（３１
間のチャネル領域上の一部に設けてもよく上記第３図の
実施例と同様の効果を奏する。この場合、トンネル５ｉ
０２膜（７）は、チャネル領域上の一部分となり、ドレ
イン近傍のドレイン（２）、浮遊ゲート（９）間のＳｉ
Ｏ□膜（１］）は厚くなり、浮遊ゲート（９）への書込
みの際の５ｉ０２膜（０）の破壊耐圧を上げることがで
きる。
次にこの発明のメモリ素子の製造方法を第５図について
説明する。まず、第５図（ａ＞のようにホトレジストに
よって能動領域の酸化膜を除去し半導体基板１１）にフ
ィールド酸化膜（１２）を設ける。次に第５図（ｂ）の
ように、半導体基板（１）の表面にトンネル５ｉｎ２膜
＋７１ 、 ＦＥｉ３Ｎ４膜（６）、ＳｉＯ□膜（＋０
１ 、第１ゲート導電体層ｆ５） 、 ｓ１ｏ□膜（４
）、第２ゲート導電体層（８）を順次形成し、六重層と
する。次に第５図（Ｃ）のように、第２ゲート導電体層
（８）をゲート領域上のみ残す様にレジスト（１３）を
マスクとしプラズマエツチングでエツチング加工する。
説明する。まず、第５図（ａ＞のようにホトレジストに
よって能動領域の酸化膜を除去し半導体基板１１）にフ
ィールド酸化膜（１２）を設ける。次に第５図（ｂ）の
ように、半導体基板（１）の表面にトンネル５ｉｎ２膜
＋７１ 、 ＦＥｉ３Ｎ４膜（６）、ＳｉＯ□膜（＋０
１ 、第１ゲート導電体層ｆ５） 、 ｓ１ｏ□膜（４
）、第２ゲート導電体層（８）を順次形成し、六重層と
する。次に第５図（Ｃ）のように、第２ゲート導電体層
（８）をゲート領域上のみ残す様にレジスト（１３）を
マスクとしプラズマエツチングでエツチング加工する。
次に第５図（、ｉ）のように、ＥＩｉＯ□膜（４）、第
１導電体層（９） 、 ｓｌｏ。膜＋１０） 、 Ｓｉ
３Ｎ４膜ｉ６）、）ンネル５１０２膜（７）をｊ唄次エ
ツチング加工しゲート領域にのみ、上記六重層として残
す。
１導電体層（９） 、 ｓｌｏ。膜＋１０） 、 Ｓｉ
３Ｎ４膜ｉ６）、）ンネル５１０２膜（７）をｊ唄次エ
ツチング加工しゲート領域にのみ、上記六重層として残
す。
次にレジスト（＋３＋を除去し、上記六重層をマスクと
して半導体基板＋１１に反対伝導形の不純物を導入しド
レイン（２（、ソース（３）領域を形成し第５図（ｅ）
となるＯ この場合、自３４図の実施例の構造であると、第５図（
ｂ）の工程中で８１３Ｎ４膜（６）形成後、８１３Ｎ４
膜（６）のみ、またはこれとトンネル５１０２膜（７）
とをゲート領域となる幅にあらかじめエツチング加工す
る必俄かある。その後は前記製法と同様に行なわれる０ また、罰記六重油を形成し、ドレイン（２）、ソース（
３）を形成した後は、通常のＭＯｓプロセス工程と同様
に行なわれる。
して半導体基板＋１１に反対伝導形の不純物を導入しド
レイン（２（、ソース（３）領域を形成し第５図（ｅ）
となるＯ この場合、自３４図の実施例の構造であると、第５図（
ｂ）の工程中で８１３Ｎ４膜（６）形成後、８１３Ｎ４
膜（６）のみ、またはこれとトンネル５１０２膜（７）
とをゲート領域となる幅にあらかじめエツチング加工す
る必俄かある。その後は前記製法と同様に行なわれる０ また、罰記六重油を形成し、ドレイン（２）、ソース（
３）を形成した後は、通常のＭＯｓプロセス工程と同様
に行なわれる。
以上の実施例においては、ｎチャンネルを用いて本発明
のメモリ素子を構成し７たものについて記述したが、ｐ
チャンネルでメ一）でも（１゛を成１きるというのはい
うまでもない。
のメモリ素子を構成し７たものについて記述したが、ｐ
チャンネルでメ一）でも（１゛を成１きるというのはい
うまでもない。
以上詳述したようにこの発明になるメモリ素子ではＭ
ＪＪ ＯＳドア構造とＢ″Ａ Ｍ ＯＳ構造とを鬼ね備
えるようにしたので、このメモ］、）素子を用いたメモ
リ装置へ蓄積すべきプログラムの開発など有き込み書き
換えを頻繁に行なうときには′：ｕ気的消去の可能なＭ
ＮＯ３構造を用い、完成したプログラムなど書き換えの
必要のない情報の記憶には電気的に消去できず保持特性
の良好なＦ Ａ ｉ４０ （３４’７／ｉ造を用いるよ
うにすることによって、上記プログラム開発などの作業
効率を高め、しかも最終情報の保持特性のすぐれた高信
頼性をも実現できる。
ＪＪ ＯＳドア構造とＢ″Ａ Ｍ ＯＳ構造とを鬼ね備
えるようにしたので、このメモ］、）素子を用いたメモ
リ装置へ蓄積すべきプログラムの開発など有き込み書き
換えを頻繁に行なうときには′：ｕ気的消去の可能なＭ
ＮＯ３構造を用い、完成したプログラムなど書き換えの
必要のない情報の記憶には電気的に消去できず保持特性
の良好なＦ Ａ ｉ４０ （３４’７／ｉ造を用いるよ
うにすることによって、上記プログラム開発などの作業
効率を高め、しかも最終情報の保持特性のすぐれた高信
頼性をも実現できる。
１だ、その製造方法においても慣用の技術のみで実施す
ることができる。
ることができる。
第１図は従来のＭＮＯ８素子の側断面図、第２図は従来
のＦＡＭＯＳ素子の側断面図、第３図はこの発明の一実
施例になるメモリ素子の側断面図、第４図はこの発明の
他の実施例になるメモリ素子の側断面図、第５図（ａ）
〜（ｅ）はこの発明の一実施例の製造工程の各段階にお
ける状態を示す側断面図である。 図において、（１）は半導体基板、（２）はドレイン領
域、（３）はソース領域、（４）は第４の絶縁膜、（６
）、（６ａ）は第２のｌＫ’２ ＃ ｆｉｌ、（７）は
算１の絶縁膜、（８）は制御ゲート、（９）はフローテ
ィンググー） 、（１０１は第３の絶、縁膜である。 なお、図中同一符号は同一または相当部分を示す○ 代理人 葛 野 信 −（外１名）
のＦＡＭＯＳ素子の側断面図、第３図はこの発明の一実
施例になるメモリ素子の側断面図、第４図はこの発明の
他の実施例になるメモリ素子の側断面図、第５図（ａ）
〜（ｅ）はこの発明の一実施例の製造工程の各段階にお
ける状態を示す側断面図である。 図において、（１）は半導体基板、（２）はドレイン領
域、（３）はソース領域、（４）は第４の絶縁膜、（６
）、（６ａ）は第２のｌＫ’２ ＃ ｆｉｌ、（７）は
算１の絶縁膜、（８）は制御ゲート、（９）はフローテ
ィンググー） 、（１０１は第３の絶、縁膜である。 なお、図中同一符号は同一または相当部分を示す○ 代理人 葛 野 信 −（外１名）
Claims (1)
- 【特許請求の範囲】 （１） 第コー伝導形の半導体基板、この半導体基板
の一生面部に互いに所定間隔をおいて形成された第２伝
導形のソース領域およびドレイン領域、これらのソース
領域とドレイン領域との間の上記半導体基板の主面上に
順次重畳して形成された第１゜第２および第３の絶縁膜
、この第３の絶縁膜上に形成され導′亀体からなるフロ
ーティングゲート、並びに上記フローティングゲートの
上に第４の絶縁膜を介して形成され導電体からなる制御
ゲートを備えたことを特徴とする半導体不揮発性メモリ
装置。 （２）第１．第３および第４の絶縁膜は酸化シリコン膜
であり、第２の絶縁膜は窒化シリコン膜であることを特
徴とする特許請求範囲第１項記載の半導体不揮発性メモ
リ装置。 （３）第１の絶縁膜は第２．第３および第４０絶縁膜よ
り膜厚が薄いことを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体不揮発性メモリ装置。 （４）第１伝導形の半導体基板の一生面上に第１の絶縁
膜、第２の絶縁膜、第３の絶縁膜、第１のゲート導電体
層、第４の絶縁膜および第２のゲート導電体層を順次重
畳して形成する工程、上記半導体基板の一生面上のゲー
ト領域とすべき部分に対応する上記第２のゲート導電体
層の部分を残して他の上記第２のゲート導電体層の部分
を除去して制御ゲートを形成する工程、上記制御ゲート
をマスクとして上記第４の絶縁膜、第１のゲート導電体
層、第３の絶縁膜、鵠２の絶縁膜および第１の絶縁膜を
エツチング成形する工程、及び上記エツチング成形され
た上記各絶縁膜と、上記制御ゲートと、上記エツチング
成形された第１のゲート導電体層からなるフローティン
グゲートとをマスクとして上記半導体基板の工面部に第
２伝導形の不純物を導入してソース領域およびドレイン
を形成する工程を含むことを特徴とする半導体不揮発１
化メ七Ｉ）装膜の製造方法。 （５； 第１．第３およＯ・第４の絶縁膜には酸化シ
リコン膜を用い、第２の絶縁膜には窒化シリコン膜を用
いることを特徴とする特許請求の範囲第４項記載の半導
体不揮発性メモリ装置の製造方法。 （６）第１の絶縁膜は第２．第３および第４の絶縁膜よ
り膜厚を薄くすることを特徴とする特許請求の範１囲第
４２項または化５項記載の半導体不揮発性メモリ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185805A JPS5974680A (ja) | 1982-10-20 | 1982-10-20 | 半導体不揮発性メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185805A JPS5974680A (ja) | 1982-10-20 | 1982-10-20 | 半導体不揮発性メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974680A true JPS5974680A (ja) | 1984-04-27 |
Family
ID=16177193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185805A Pending JPS5974680A (ja) | 1982-10-20 | 1982-10-20 | 半導体不揮発性メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974680A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844671A1 (en) * | 1993-08-19 | 1998-05-27 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| EP1912255A2 (en) * | 2006-10-13 | 2008-04-16 | Macronix International Co., Ltd. | A stacked thin-film-transistor non-volatile memory device and method for fabricating the same |
| EP1870935A3 (en) * | 2006-06-22 | 2010-08-11 | Macronix International Co., Ltd. | A stacked non-volatile memory device and methods for fabricating the same |
| EP2110854A3 (en) * | 2008-04-18 | 2011-01-19 | Macronix International Co., Ltd. | Floating Gate Memory Device with Interpoly Charge Trapping Structure |
| US11362449B2 (en) | 2017-05-03 | 2022-06-14 | Estron A/S | Miniaturized connector |
-
1982
- 1982-10-20 JP JP57185805A patent/JPS5974680A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309892B2 (en) | 1993-08-19 | 2007-12-18 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6104056A (en) * | 1993-08-19 | 2000-08-15 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| EP0844671A1 (en) * | 1993-08-19 | 1998-05-27 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6291852B1 (en) | 1993-08-19 | 2001-09-18 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6555882B2 (en) | 1993-08-19 | 2003-04-29 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6674117B2 (en) | 1993-08-19 | 2004-01-06 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6787841B2 (en) | 1993-08-19 | 2004-09-07 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US7061053B2 (en) | 1993-08-19 | 2006-06-13 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| EP0933820A1 (en) * | 1993-08-19 | 1999-08-04 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US7977735B2 (en) | 2005-12-09 | 2011-07-12 | Macronix International Co., Ltd. | Stacked non-volatile memory device and methods for fabricating the same |
| US7999295B2 (en) | 2005-12-09 | 2011-08-16 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US8324681B2 (en) | 2005-12-09 | 2012-12-04 | Macronix International Co., Ltd. | Stacked non-volatile memory device and methods for fabricating the same |
| EP1870935A3 (en) * | 2006-06-22 | 2010-08-11 | Macronix International Co., Ltd. | A stacked non-volatile memory device and methods for fabricating the same |
| EP1912255A3 (en) * | 2006-10-13 | 2010-08-11 | Macronix International Co., Ltd. | A stacked thin-film-transistor non-volatile memory device and method for fabricating the same |
| EP1912255A2 (en) * | 2006-10-13 | 2008-04-16 | Macronix International Co., Ltd. | A stacked thin-film-transistor non-volatile memory device and method for fabricating the same |
| EP2110854A3 (en) * | 2008-04-18 | 2011-01-19 | Macronix International Co., Ltd. | Floating Gate Memory Device with Interpoly Charge Trapping Structure |
| US8068370B2 (en) | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
| US11362449B2 (en) | 2017-05-03 | 2022-06-14 | Estron A/S | Miniaturized connector |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100187656B1 (ko) | 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법 | |
| JP3073645B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| KR100198911B1 (ko) | 전기적으로 소거 및 프로그램 가능한 판독전용 메모리셀과 그 프로그램방법 및 그 제조방법 | |
| KR0166840B1 (ko) | 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법 | |
| US6297097B1 (en) | Method for forming a semiconductor memory device with increased coupling ratio | |
| KR100219331B1 (ko) | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 | |
| JPH01146371A (ja) | 半導体記憶装置 | |
| JP2939537B2 (ja) | フラッシュメモリ及びその製造方法 | |
| JPS62276878A (ja) | 半導体記憶装置 | |
| JP2007511076A (ja) | ゲートによるジャンクションリーク電流を使用してフラッシュメモリをプログラミングする技術 | |
| JP2855518B2 (ja) | フラッシュメモリーの構造および製造方法 | |
| US20050078527A1 (en) | Method of over-erase prevention in a non-volatile memory device and related structure | |
| KR100558004B1 (ko) | 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 | |
| KR100270577B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| JPS5974680A (ja) | 半導体不揮発性メモリ装置およびその製造方法 | |
| JP3001409B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 | |
| KR0135247B1 (ko) | 플래쉬 메모리 셀 및 그 제조 방법 | |
| JP2928973B2 (ja) | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ | |
| KR100663974B1 (ko) | 복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법 | |
| JPH08507906A (ja) | 単一のポリシリコン層を含むｅ▲上２▼ｐｒｏｍセル | |
| JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2872873B2 (ja) | 半導体記憶装置 | |
| JPS58112370A (ja) | 半導体不揮発性記憶装置 | |
| KR100186507B1 (ko) | 플래쉬 메모리 소자의 구조 및 제조방법 | |
| JPS58196053A (ja) | 半導体装置の製造法 |