KR100663974B1 - 복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법 - Google Patents

복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법 Download PDF

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Abstract

본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치

Description

복수개의 도핑층을 갖는 전하트랩 메모리 셀의 구조 및 그 제조방법과 동작방법{Structure, Fabricating and Operating Method of Charge Trap Memory Cell with Multi-Doped Layers}
도 1은 종래의 플로팅 게이트 형태의 플래시 메모리 셀(FLOTOX : Floating-Gate-Tunneling-Oxide)의 구조를 나타내는 단면도이다.
도 2는 종래의 소노스(SONOS : Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하트랩 플래시 메모리 셀의 구조를 나타내는 단면도이다.
도 3은 종래 전하트랩 메모리 셀의 이레이즈시 게이트에서 전자가 터널링되어 질화막쪽으로 넘어오는 백-터널링(Back-tunneling) 효과를 설명하는 에너지 밴드도이다.
도 4는 종래 전하트랩 메모리 셀의 구조에서 게이트에 의하여 유도된 핫 홀(hot hole)이 주입되는 메카니즘(mechanism)을 보여주는 설명도이다.
도 5는 본 발명의 3개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.
도 6은 본 발명의 전하트랩 메모리 셀에서 소정의 역 바이어스가 인가될 경우 깊은 공핍(deep depletion)이 형성되고 그 속에서 터널링된 전자에 의하여 애벌런치 현상을 일으키고, 이때 생성된 홀이 전하트랩층인 질화물층으로 주입되는 것을 보여주는 설명도이다.
도 7은 본 발명의 애벌런치발생유도층의 N형 불순물 농도가 일정수준에 못 미쳐 애벌런치 현상이 일어나지 않을 경우의 프로그램 상태를 보여주는 전기적 특성도이다.
도 8은 본 발명의 애벌런치발생유도층의 N형 불순물 농도가 일정수준 이상되어 애벌런치 현상이 일어날 경우의 프로그램 상태를 보여주는 전기적 특성도이다.
도 9는 본 발명에 따른 3개의 도핑층을 구현한 다음 SIMS 분석한 결과도이다.
도 10은 본 발명의 N형 웰(well) 내부에 3개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.
도 11은 본 발명의 N형 웰(well) 내부에 2개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.
도 12는 본 발명의 메모리 셀을 프로그램하는 일 실시예의 결과를 보여주는 전기적 특성도이다.
도 13은 본 발명의 메모리 셀을 프로그램하는 또 다른 실시예의 결과를 보여주는 전기적 특성도이다.
도 14는 본 발명의 메모리 셀을 이레이즈하는 일 실시예의 결과를 보여주는 전기적 특성도이다.
도 15는 본 발명에 따른 메모리 셀의 내구성(Endurance Characteristics)을 보여주는 전기적 특성도이다.
도 16은 본 발명에 따른 메모리 셀의 인젝션 효율(Injection Efficiency)을 보여주는 전기적 특성도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : N형 웰(well)
20 : 3개의 도핑층 20' : 2개의 도핑층
22 : 문턱전압조절층 24 : 터널링발생유도층
26 : 애벌런치발생유도층 30 : 소스 또는 드레인
삭제
40 : 유전층 42 : 제 1 산화물층
44 : 질화물층 46 : 제 2 산화물층
50 : 게이트
본 발명은 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것으로, 보다 상세하게는 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
플래시 메모리는 수십 또는 수백 바이트 이상의 블록 단위로 데이터를 소거하고 바이트 또는 페이지 단위로 기록할 수 있는 반도체 비휘발성 메모리의 일종으로, 셀 단위로 소거와 기록이 가능한 이이피롬(EEPROM)과 구별된다.
한편, 반도체 비휘발성 메모리는 휴대폰, PDA, MP3 플레이어, USB 드라이브 등 현대 모바일 및 멀티미디어 컴퓨팅 환경의 확장과 보다 많은 정보를 휴대하기 좋은 저장장치의 필요성으로 인해 그 중요성이 점점 더 커져가고 있다. 따라서, 플래시 메모리에 대한 수요도 급증하면서 그에 따른 셀 사이즈의 축소화와 저전력, 고속 동작 등이 요구되고 있다.
그러나, 도 1과 같은 종래의 플로팅 게이트 형태의 플래시 메모리 셀(FLOTOX : Floating-Gate-Tunneling-Oxide)은 구조상의 한계로 인하여 나노미터 영역으로 갈수록 소자 축소화에 어려움을 겪고 있다. 이것은 셀 사이의 간격이 줄어듦에 따라 플로팅게이트의 커플링에 따른 상호간의 간섭현상이 심화되는 데에 따른 결과이다.
따라서, 최근에는 제조공정을 단순화시키고 커플링의 영향을 거의 받지 않는 구조로, 도 2와 같은 MOSFET 구조에서 게이트 산화막 대신 전하트랩층(charge trap layer)을 포함하는 하나 이상의 유전층을 삽입한 형태의 전하트랩 메모리 소자가 차세대 플래시 메모리 셀로 부상하고 있다. 그 대표적인 것으로 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon), MONOS (Metal-Oxide-Nitride-Oxide-Silicon), MNOS (Metal-Nitride-Oxide-Silicon) 등이 있는데, 이는 모두 질화막을 전하트랩층으로 사용하여 질화막 내에 존재하는 다량의 딥 레벨 트랩(deep level trap) 들을 이용하고 있다.
그런데, 종래의 전하트랩 메모리 소자는 상기 플로팅 게이트 메모리 셀(FLOTOX 셀)과 마찬가지로, 일반적으로 NMOS 형태로 제작되어 왔다. 그래서, 프로그램을 위해 전하트랩층인 질화막 내로 전자를 주입시키는 수단으로 채널의 핫 일렉트론 주입 방식(CHE : Channel Hot-Electron 주입 방식)이나 F-N(Fowler-Nordheim) 터널링 방식이 이용되었다.
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상기 CHE 주입 방식으로 프로그램을 할 경우 질화막층의 격리된 트랩 특성으로 인해 주입된 전자가 질화막 내에서 수평적으로 거의 이동하지 않고 전자가 주입된 드레인 또는 소스 상단 근처에 집중적으로 분포되어 그 상태를 유지하게 되는 데, 이 특성을 이용하여 하나의 셀 내에 두 개의 비트를 저장하는 수단으로도 이용되었다. 이러한 예로 NOR 플래시 메모리로 분류되는 NROMTM 또는 MirrorBitTM라는 이름의 버츄얼 그라운드 어레이(Virtual Ground Array)에서 성공적으로 사용된 바 있다.
그러나, 상기 CHE 주입 방식은 프로그램을 위해 채널에 큰 값의 수평적 전계를 필요로 하므로 소스와 드레인에 각각 다른 전압을 자유롭게 인가할 수 있어야 하며(IEEE Elec. Dev. Lett., vol. 21, pp. 543-545, 2000), 채널 스케일 다운시 트랩된 전자간의 간섭과 전자들의 이웃 트랩 영역으로 이동 등으로 스켈링 다운에 일정한 한계가 있고, 또한 인젝션 효율이 떨어져 전력소모가 크다는 문제점 등이 제기되어 왔다(Trans. Electron Dev., vol. 49, no. 11, pp. 1939-1946, 2002).
그리고, 종래 전하트랩 메모리 셀은 플로팅 게이트가 필요 없고 MOSFET 구조에서 유전막의 구성만을 바꾸면 되는 구조적인 단순함으로 인해 제조 공정상의 큰 이점이 있지만, 프로그램 동작을 통해 주입된 전자를 소거하는 데는 큰 어려움이 따른다는 결정적인 단점이 존재한다. 즉, 질화막 내에 존재하는 깊은 트랩은 일단 주입된 전자가 빠져나가지 못하도록 막는 역할을 함으로써, 전하 보유(retention) 특성은 개선되는 효과를 가져오지만 이레이즈에 있어서는 동작 전압을 크게 상승시키는 결과를 초래한다.
그런데, 강한 네거티브 바이어스 조건이 게이트에 가해질 경우 질화막의 깊은 트랩 내 전자는 잘 방출되지 않음으로 인해 채널에서 홀이 F-N 터널링을 통해 주입되어 이미 프로그램된 전자와 재결합함으로써 이레이즈 동작이 이루어진다는 메커니즘이 일반적으로 받아들여지고 있다. 그러나 동일한 조건에서 홀의 F-N 터널링 전류는 전자에 비해 그 값이 훨씬 작다. 그리고 유전체를 전하저장소로 이용하는 전하트랩 메모리는 도체 개념의 플로팅 게이트를 사용하는 FLOTOX 셀에 비해 커플링 비율(coupling ratio)이 매우 작으므로 인가된 게이트 전압을 터널링 산화막에 집중시키는데 근본적인 한계가 있다. 따라서 이러한 두 가지 요인(낮은 홀 터널링 전류와 커플링 비율) 때문에 강한 네거티브 게이트 전압에서는 오히려 게이트로부터 도 3과 같이 전자가 터널링되어 넘어오게 되는 백-터널링(Back-tunneling) 효과가 발생하게 되어, 이레이즈 속도는 크게 저하되고 문턱전압 원상태로의 복구는 일정 수준에서 멈춰지는 결과를 가져오게 되는 문제점이 있었다.
결국, 전하트랩 메모리의 진정한 상업화를 위해서는 상기와 같은 불완전한 이레이즈 문제를 반드시 극복해야 한다.
현재, 그 방법의 하나로, 상기 셀 당 2비트 저장 방식인 NROMTM 전하트랩 메모리에서는 핫 홀(hot-hole) 주입 방법을 통해 이레이즈 문제를 해결하고 있다. 이 방법은 도 4와 같이 NMOS 구조에서 소스 또는 드레인과 바디 사이에 역 바이어스로 강한 음 전압을 인가했을 경우, 게이트 아래 소스 또는 드레인의 N+ 영역은 표면에서 반전(inversion)되어 홀이 유도되는 효과를 가져 온다. 이때 부분적으로 형성된 N+-P+ 접합영역에는 큰 전계가 걸리게 되고, 이로부터 밴드간 터널링(Band-to-Band Tunneling) 현상이 일어난다. 이 후 채널 쪽으로 빠져나오는 홀은 소스 또는 드레인과 바디 사이에 걸린 전압으로 인하여 더욱 가속되고, 이중 충분한 운동량을 가진 핫 홀은 게이트 전압의 도움을 받아 질화막층으로 보다 쉽게 주입하게 된다. 이러한 방식의 핫 홀은 F-N 터널링된 홀보다 훨씬 큰 에너지를 가지게 되어 홀의 무거운 질량과 터널링 장벽에도 불구하고 효과적으로 질화막으로 주입이 가능하게 된다.
그러나, 상기와 같은 핫 홀 주입 방식으로 이레이즈 동작을 일으키기 위해서는 게이트, 바디 전압 뿐만 아니라 소스와 드레인 바이어스도 일정한 값으로 잡아 줄 수 있어야 한다. 그런데 NAND 방식의 어레이에서는 이러한 방법을 적용할 수가 없다는 결정적인 문제점이 있다. 왜냐하면 종래 NMOS 형태의 메모리 셀에 상기와 같이 핫 홀 주입 방식으로 이레이즈 동작을 하기 위해 게이트에 강한 음 전압을 가할 경우 채널은 어큐뮬레이션 모드(accumulation mode)로 꺼지게 되어 통상적인 낸드 어레이의 비트 라인(Bit line)으로부터 공급되는 전압을 직렬로 연결된 각 셀의 소스 및 드레인에 효과적으로 전달할 수가 없기 때문이다.
따라서, 프로그램과 이레이즈를 모두 F-N 터널링 방식으로 할 수 밖에 없는 NAND형 플래시 메모리에 있어서는, 결정적으로 상기와 같은 백-터널링 효과에 의한 이레이즈 속도 문제가 발생되어 전하트랩 메모리의 상업화가 지연되는 가장 큰 원인이었다.
한편, 핫 홀 주입 방식이 아닌 F-N 터널링 방식을 이용하여 상기 이레이즈 속도 문제를 개선하기 위하여 지금까지 다양한 시도가 있어 왔다.
그 중에 레이싱거(Reisinger) 등은 전하트랩 메모리 셀의 게이트를 N+가 아닌 P+를 도핑한 폴리실리콘을 사용함으로써 게이트와 질화막 사이의 터널링 장벽을 높여 백-터널링 효과를 줄이려는 시도가 있었으나(Dig. Symp. VLSI Tech., 1997, pp. 113-114), 게이트(워드라인)에 강한 네거티브(negative) 전압이 인가될 경우에는 결국 게이트의 밸런스 밴드(valence band) 전자가 터널링되어 질화막으로 넘어오게 되어 이레이즈 속도 개선에는 일정한 한계가 있었다.
또 다른 방법으로, 도 2의 블로킹 산화막(Blocking Oxide)을 고유전율 물질(예컨대 Al2O3)로 대치하여 블로킹층의 정전용량을 증가시킴으로써 전계가 터널 산화막에 집중되도록 하거나(Ext. Abst. Int'l Conf. Solid State Dev. Materials, 2002, pp. 162-163), 게이트를 폴리실리콘 대신 TaN 금속을 사용하여(TANOS 구조) 게이트의 터널 장벽을 높임으로써 백-터널링을 억제하여 이레이즈 속도를 좀 더 개선할 수는 있었다(Tech. Dig. Int'l Electron Dev. Meet., 2003, pp. 613-616). 그러나, 고유전율 물질이나 금속 게이트는 통상의 실리콘 CMOS 공정 기술에 비해 안정성이 크게 떨어질 뿐만 아니라 TANOS 구조에서 일정두께 이상의 터널 산화막을 적용하는 것은 어렵기 때문에 전하 보유(retention) 특성의 취약함을 극복하기 어려운 문제점이 있었다.
삭제
따라서, 본 발명은 상기와 같은 종래 기술의 문제점 들을 해결하기 위하여 새로운 구조의 PMOS형 전하트랩 메모리 셀을 제안하고, 상기 새로운 구조의 전하트랩 메모리 셀을 제조하는 방법과 함께 셀을 구동하는 새로운 메카니즘(mechanism)을 제공하는 데 그 목적이 있다.
즉, 종래 전하트랩 메모리 셀의 구조에서 액티브 영역을 복수개의 도핑층으로 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드-투-밴드(band-to-band) 터널링되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식을 새롭게 제공한다.
본 발명에 따른 전하트랩 메모리 셀의 구조는 액티브 영역과 필드 영역을 갖는 반도체 기판과; 상기 액티브 영역 상에 형성된 게이트와; 상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 형성된 소스/드레인 영역과; 상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀에 있어서, 상기 액티브 영역은 N형 불순물로 상기 소스/드레인 영역과 PN 접합을 이루도록 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 것을 특징으로 한다.
상기 본 발명의 전하트랩 메모리 셀의 구조에 관한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
[구조에 관한 제 1 실시예]
우선, 도 5와 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)은 N형 기판을 사용하고 상기 기판에 3개의 도핑층(20)을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서, 3개의 도핑층(20)은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24) 및 애벌런치발생유도층(26)으로 구성된다.
이때 문턱전압조절층(22)은 P형 불순물로 기판 상단에 얇게 도핑하여 형성시킨 층으로, 본 발명을 구현하는데 필수적으로 있어야 하는 것은 아니나, 다른 두 층 즉, 터널링발생유도층(24)과 애벌런치발생유도층(26)의 형성으로 채널이 형성될 부분에 높은 농도의 N형 불순물이 주입되어 셀의 문턱전압을 높이는 결과를 초래하여 셀을 구동(프로그램, 이레이즈 및 리드)시 문제를 발생시킬 수 있으므로 이를 방지하고 적절한 초기 문턱전압을 유지하기 위하여 보충적으로 형성시키는 도핑층이다.
그리고, 애벌런치발생유도층(26)은 N형 불순물로 상기 소스/드레인 영역(30) 이하로 깊고 넓게 도핑하여 형성시킨 층으로, 도 6과 같이, 소정의 역 바이어스가 인가될 경우 소스/드레인 영역(30)에서 점선까지 깊은 공핍(deep depletion) 영역을 형성하여 소스/드레인 영역(30)과 터널링발생유도층(24)의 접합 즉, PN 접합 부분에서 밴드-투-밴드(band-to-band) 터널링된 전자를 가속시켜 애벌런치 현상을 발생시키고, 애벌런치 현상으로부터 생성된 홀을 다시 반대 방향으로 가속시키는 층이므로, 본 발명을 구현하는데 필수적으로 있어야 하는 도핑층이다. 여기서 상기와 같이 애벌런치 현상을 발생시키고 홀을 적절히 가속시키기 위해 상기 N형 불순물의 피크 도핑농도를 조절하여야 되는데, 5×1017/cm3 이상으로 하는 것이 바람직하다. 애벌런치발생유도층(26)의 N형 불순물 농도가 일정수준에 못 미쳤을 경우(도 7)와 N형 불순물 농도가 일정수준 이상 되었을 경우(도 8)는 셀의 프로그램 구동시 결정적으로 영향을 준다.
그리고, 터널링발생유도층(24)은 상기 문턱전압조절층(22)과 애벌런치발생유도층(26) 사이에 형성되어 있는 도핑층으로, 상기 애벌런치발생유도층(26)의 불순물과 같거나 보다 무거운 N형 불순물로 상기 소스/드레인 영역(30)과 PN접합을 이루도록 도핑되어 형성된 층이다. 이 터널링발생유도층(24) 또한 상기 PN 접합 부분에서 전자를 밴드-투-밴드(band-to-band) 터널링시키기 위한 층이어서, 본 발명을 구현하는데 필수적으로 있어야 하는 도핑층이다. 여기에서도 상기와 같은 밴드-투-밴드 터널링이 일어나게 하기 위해선 상기 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상으로 하는 것이 바람직하다.
상기 3개의 도핑층(20)을 구현함에 있어, 문턱전압조절층(22)의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 애벌런치발생유도층(26)의 N형 불순물은 인(P) 또는 비소(As)로 하며, 터널링발생유도층(24)의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 각각 할 수 있다.
보다 구체적으로 문턱전압조절층(22)의 P형 불순물은 붕소(B)로, 애벌런치발생유도층(26)의 N형 불순물은 비소(As)로, 터널링발생유도층(24)의 N형 불순물은 안티몬(Sb)으로 각각 하여 상기 3개의 도핑층(20)을 구현한 다음 SIMS 분석한 결과는 도 9와 같다.
그리고, 상기 게이트는 TaN 등 금속으로 형성될 수도 있으나, 통상의 CMOS 공정을 그대로 따르기 위해서는 불순물이 도핑된 폴리실리콘으로 하는 것이 바람직하다. 특히, 메모리 셀의 제조공정을 고려하면 소스/드레인 영역(30)의 형성과 게이트의 불순물 도핑이 동시에 이루어지게 하는 것이 공정단가를 낮추게 되므로, 폴리실리콘으로 된 게이트에 도핑되는 불순물은 P형으로 하는 것이 보다 바람직하다.
나아가, 상기 전하트랩층은 통상과 같이 질화물층(44)으로 형성됨이 바람직하나, 반드시 이에 한정되지 아니하고 전하를 보유할 수 있는 것이라면 어떤 것도 가능하다.
[구조에 관한 제 2 실시예]
다음은, 도 10과 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)에 N형 웰(well)(12)을 형성하고, 상기 N형 웰(well) 내부에 3개의 도핑층(20)을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서도 3개의 도핑층(20)은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24) 및 애벌런치발생유도층(26)으로 구성되고, 각 층에 대한 설명 및 게이트에 대한 설명은 상기 구조에 관한 제 1 실시예와 같다.
그리고, 상기 반도체 기판(10)은 P형 기판이 사용되었으나 이에 한정되지는 않는다.
[구조에 관한 제 3 실시예]
전하트랩 메모리 셀 구조에 관한 또 다른 실시예는, 도 11과 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)에 N형 웰(well)(12)을 형성하고, 상기 N형 웰(well) 내부에 2개의 도핑층(20')을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서 2개의 도핑층(20')은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24)으로 구성되고, 각 층에 대한 설명 및 게이트에 대한 설명은 상기 구조에 관한 제 1 실시예와 같다.
상기 N형 웰(well)(12)에 소정의 역 바이어스가 인가될 경우에도 상기 구조에 관한 제 1, 2 실시예와 마찬가지로, 도 6과 같이, 상기 N형 웰(well)(12)에 깊은 공핍(deep depletion) 영역이 형성되어, 본 실시예에서는 결국 상기 N형 웰(well)(12)이 상기 실시예들에서의 애벌런치발생유도층(26)의 기능을 하게 된다.
따라서, 상기 N형 웰(well) 불순물의 피크 도핑농도는 애벌런치발생유도층의 기능을 하도록 5×1017/cm3 이상으로 하는 것이 바람직하다.
그리고, 상기 반도체 기판(10)도 P형 기판이 사용되었으나 이에 한정되지는 않는다.
본 발명의 다른 형태는 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 제조하는 방법에 관한 것으로, 반도체 기판에 N형의 터널링발생유도층을 포함하는 복수개의 도핑층을 형성하는 단계와; 상기 기판 상부에 전하트랩층을 가지는 하나 이상의 유전층을 형성하는 단계와; 상기 유전층 상부에 게이트 물질을 적층하고 식각하여 소정의 게이트를 형성하는 단계와; 상기 게이트를 사이에 두고 서로 이격되도록 P형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 본 발명의 전하트랩 메모리 셀을 제조하는 방법에 관한 실시예를 보다 상세히 설명하면 다음과 같다.
[제조방법에 관한 제 1 실시예]
우선, 종래 전하트랩 메모리 셀을 제조하는 방법과의 차이점은 액티브 영역을 형성함에 있어 반도체 기판에 N형의 터널링발생유도층을 포함하는 복수개의 도핑층을 형성하는 단계로 한다는 것이다.
상기 복수개의 도핑층을 형성하는 단계는 별도의 웰(well) 공정 없이 할 수도 있으나 상기 기판에 N형 웰(well)을 형성하는 단계를 더 진행하고, 상기 N형 웰(well) 내부에 3개의 도핑층을 형성하는 단계를 진행하는 것이 보다 바람직하다.
여기서 N형 웰(well) 형성하는 단계를 먼저 진행할 경우에는 상기 기판에 P+ 또는 As+ 으로 이온주입하는 것이 바람직하다.
또한, 상기 복수개의 도핑층을 3개의 도핑층으로 형성할 경우에는 상기 기판에 다시 P+ 또는 As+ 를 이온주입하여 애벌런치발생유도층을 형성하는 단계와; 상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 As+ 또는 Sb+ 를 이온주입하고, 상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 Sb+ 를 이온주입하여, 상기 애벌런치발생유도층 상부에 상기 터널링발생유도층을 형성하는 단계와; 상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 할 수 있다.
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상기 애벌런치발생유도층을 형성하는 단계에 있어서는 상기 기판에 P+ 또는 As+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 40 내지 80keV의 에너지로 이온주입하는 단계와; 상기 기판에 동일한 이온을 동일한 도즈량으로 100 내지 150keV의 에너지로 이온주입하는 두 단계로 실시하여 애벌런치발생유도층이 나중에 소스/드레인 이하로 깊고 넓게 도핑층을 형성하도록 하는 것이 바람직하다. 그러나, 이온주입 에너지를 달리하여 세번 이상의 단계로 나누어 실시할 수도 있다.
또한, 상기 터널링발생유도층을 형성하는 단계에 있어서는 상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고, 상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm 2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하여 애벌런치발생유도층 상부에 터널링발생유도층을 형성하고, 상기 문턱전압조절층을 형성하는 단계에 있어서는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것이 바람직하다.
[제조방법에 관한 제 2 실시예]
전하트랩 메모리 셀의 제조방법에 관한 다른 실시예는, 상기 실시예와 달리, 상기 복수개의 도핑층을 형성하기 이전에 상기 기판에 N형 웰(well)을 형성하는 단계를 더 진행하고, 상기 N형 웰(well) 내부에 2개의 도핑층을 형성하는 단계를 진행하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법이다.
여기서도 N형 웰(well)을 형성하는 단계는 먼저 상기 기판에 P+ 또는 As+ 으로 이온주입하며,
상기 2개의 도핑층을 형성하는 단계는 상기 기판에 P+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 As+ 또는 Sb+ 를 이온주입하고, 상기 기판에 As+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 Sb+ 를 이온주입하여, 상기 N형 웰(well) 내부에 터널링발생유도층을 형성하는 단계와; 상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 구성될 수 있다.
상기 N형 웰(well)을 형성하는 단계에 있어서는 상기 기판에 P+ 또는 As+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 40 내지 80keV의 에너지로 이온주입하는 단계와; 상기 기판에 동일한 이온을 동일한 도즈량으로 100 내지 150keV의 에너지로 이온주입하는 두 단계로 실시하여 N형 웰(well)이 깊고 넓게 형성되도록 하는 것이 바람직하다. 그러나, 이온주입 에너지를 달리하여 세번 이상의 단계로 나누어 실시할 수도 있다.
또한, 상기 터널링발생유도층을 형성하는 단계에 있어서는 상기 기판에 P+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb + 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고, 상기 기판에 As+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하여 N형 웰(well) 내부에 터널링발생유도층을 형성하고, 상기 문턱전압조절층을 형성하는 단계에 있어서는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것이 바람직하다.
본 발명의 또 다른 형태는 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 동작시키는 방법에 관한 것으로, 상기 소스 영역, 드레인 영역, 게이트 및 기판의 액티브 영역 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고, 상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고, 상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하고, 상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 것을 특징으로 한다.
[프로그램 방법에 관한 제 1 실시예]
상기 전하트랩 메모리 셀에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고, 상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 상기 전하트랩층으로 주입시키는 방식으로 프로그램하기 위하여,
상기 소스 영역과 드레인 영역 모두에는 일정 전압 VS를 인가하고, 상기 게이트에는 상기 VS 보다 낮은 전압 VG를 인가하고, 상기 액티브 영역에는 상기 VS 보다 높은 전압 VB를 인가하여 프로그램할 수 있다.
보다 구체적으로, 상기 VS는 0 V(접지)이고, 상기 VG는 -5 내지 -18 V이고, 상기 VB는 2 내지 10 V 로 하여 프로그램할 수 있다.
상기 실시예 중에서 상기 VS는 0 V(접지)이고, 상기 VG는 -6 내지 -14 V이고, 상기 VB가 4 V일 경우의 프로그램 결과는 도 12와 같고,
또한, 상기 VS는 0 V(접지)이고, 상기 VG는 -6 내지 -14 V이고, 상기 VB가 5 V일 경우의 프로그램 결과는 도 13과 같다.
상기 도 13을 살펴보면, 단지 3 μsec 이내에 문턱전압을 5 V 이상 차이로 바꿀 수 있음을 확인할 수 있다. 그리고, 문턱전압이 일정전압(도 13에선 -5.8 V) 이상 증가하지 않음도 확인되었는데, 이로부터 전하트랩층인 질화물층(44) 내에 트랩(trap)된 전하에 의하여 제 2 산화물층(Tunnel Oxide; 46)에 걸리는 전기장이 약화되더라도 애벌런치발생유도층(26) 또는 N형 웰(well)(12)의 깊은 공핍(deep depletion) 영역으로부터 가속된 핫 홀(hot hole)은 큰 운동에너지를 가지게 되어 용이하게 상기 질화물층(44) 내로 일정 포화 상태(질화물층의 nitride trap density에 의하여 결정됨)에 이를 때까지 계속 트랩(trap)됨을 알 수 있었다.
상기 실시예 들은 먼저 소스 영역 및 드레인 영역과 액티브 바디(body) 영역에 역 바이어스를 걸어주어 터널링발생유도층과 소스/드레인 영역과의 PN접합 부분에서 전자를 밴드-투-밴드(band-to-band)로 터널링되도록 유도하고, 애벌런치발생유도층(26) 또는 N형 웰(well)(12)에 깊은 공핍(deep depletion) 영역을 형성하도록 하여, 터널링된 전자가 상기 깊은 공핍(deep depletion) 영역에서 가속되어 애벌런치 현상을 일으키고 애벌런치 현상으로 생성된 홀(hole)을 가속시켜 핫 홀(hot hole) 상태에서 전하트랩층으로 주입될 수 있도록 액티브 바디(body) 영역에 역 바이어스 전압과 게이트 전압을 인가하여 주면 되므로, 상기 실시예 들의 구체적 수치에 한정되지 않음은 물론이다.
상기 프로그램 방법에 관한 제 1 실시예는 특히 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 이용한 NAND형 플래시 메모리 어레이에서 프로그램 방식으로 활용될 수 있다.
[프로그램 방법에 관한 제 2 실시예]
상기 전하트랩 메모리 셀에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고, 상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 상기 전하트랩층으로 주입시키는 방식으로 프로그램하는 다른 방법은,
상기 소스 영역과 드레인 영역 어느 하나만 일정 전압 VS를 인가하고 나머지는 플로팅(floating)시키고, 상기 게이트에는 상기 VS 보다 낮은 전압 VG를 인가하고, 상기 액티브 영역에는 상기 VS 보다 높은 전압 VB를 인가하여 프로그램하는 방법이다.
여기서도 구체적으로, 상기 VS는 0 V(접지)이고, 상기 VG는 -5 내지 -18 V이고, 상기 VB는 2 내지 10 V 로 하여 프로그램할 수 있다.
그리고, 상기 실시예는 먼저 소스 영역 또는 드레인 영역과 액티브 바디(body) 영역에 역 바이어스를 걸어주어 터널링발생유도층과 소스/드레인 영역과의 PN접합 부분에서 전자를 밴드-투-밴드(band-to-band)로 터널링되도록 유도하고, 애벌런치발생유도층(26) 또는 N형 웰(well)(12)에 깊은 공핍(deep depletion) 영역을 형성하도록 하여, 터널링된 전자가 상기 깊은 공핍(deep depletion) 영역에서 가속되어 애벌런치 현상을 일으키고 애벌런치 현상으로 생성된 홀(hole)을 가속시켜 핫 홀(hot hole) 상태에서 전하트랩층으로 주입될 수 있도록 액티브 바디(body) 영역에 역 바이어스 전압과 게이트 전압을 인가하여 주면 되므로, 상기 실시예의 구체적 수치에 한정되지 않음은 물론이다.
상기 프로그램 방법에 관한 제 2 실시예는 특히 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 이용한 NOR형 플래시 메모리 어레이에서 프로그램 방식으로 활용될 수 있다.
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[이레이즈 방법에 관한 제 1 실시예]
상기 전하트랩 메모리 셀에 소정의 바이어스(bias) 전압을 인가함으로써, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하기 위하여,
상기 액티브 바디 영역에 일정 전압 VB를 인가하고, 상기 게이트에는 상기 VB 보다 높은 전압 VG를 인가하고, 상기 소스 영역과 상기 드레인 영역은 모두 플로팅(floating)시켜 이레이즈할 수 있다.
보다 구체적으로, 상기 VB는 -10 내지 -20 V이고, 상기 VG는 0 V(접지)로 하여 이레이즈할 수 있다.
상기 실시예는 상기 액티브 영역의 채널에 있는 전자를 F-N 터널링으로 상기 전하트랩층으로 주입시킬 수 있으면 되므로, 상기 실시예의 구체적 수치에 한정되지 않음은 물론이다.
상기 이레이즈 방법에 관한 제 1 실시예는 특히 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 이용한 NAND형 플래시 메모리 어레이에서 이레이즈 방식으로 활용될 수 있다.
[이레이즈 방법에 관한 제 2 실시예]
상기 전하트랩 메모리 셀에 소정의 바이어스(bias) 전압을 인가함으로써, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 다른 방법은,
상기 액티브 영역에 일정 전압 VB를 인가하고, 상기 게이트에는 상기 VB 보다 높은 전압 VG를 인가하고, 상기 소스 영역과 드레인 영역은 어느 하나에만 플로팅시키고 나머지는 상기 VB 와 동일한 전압 VS를 인가하여 이레이즈하는 방법이다.
여기서도 구체적으로, 상기 VB는 -10 내지 -20 V이고, 상기 VG는 0 V(접지)로 하여 이레이즈할 수 있다.
그리고, 상기 실시예에서도 상기 액티브 영역의 채널에 있는 전자를 F-N 터널링으로 전하트랩층에 주입시킬 수 있으면 되므로, 상기 실시예의 구체적 수치에 한정되지 않음은 물론이다.
상기 이레이즈 방법에 관한 제 2 실시예는 특히 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 이용한 NOR형 플래시 메모리 어레이에서 이레이즈 방식으로 활용될 수 있다.
[이레이즈 방법에 관한 제 3 실시예]
상기 전하트랩 메모리 셀에 소정의 바이어스(bias) 전압을 인가함으로써, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 또 다른 방법은,
상기 액티브 영역에 일정 전압 VB를 인가하고, 상기 게이트에는 상기 VB 보다 높은 전압 VG를 인가하고, 상기 소스 영역과 드레인 영역은 모두 상기 VB 와 동일한 전압 VS를 인가하여 이레이즈하는 방법이다.
여기서도 구체적으로, 상기 VB는 -10 내지 -20 V이고, 상기 VG는 0 V(접지)로 하여 이레이즈할 수 있다.
또한, 상기 VB는 0 V(접지)이고, 상기 VG는 10 내지 20 V로 하여 이레이즈할 수도 있다. 이 경우의 이레이즈 특성도는 도 14와 같다. 도 14에서 알 수 있듯이 VG가 18 V 일때 약 100μsec 이내에 4 V 정도 문턱전압을 변화시킬 수 있다. 이로부 터 종래기술 보다 상당히 개선된 이레이즈 속도를 구현할 수 있음을 확인할 수 있었다.
그리고, 상기 실시예 들에서도 상기 액티브 영역의 채널에 있는 전자를 F-N 터널링으로 상기 전하트랩층으로 주입시킬 수 있으면 되므로, 상기 실시예 들의 구체적 수치에 한정되지 않음은 물론이다.
상기 이레이즈 방법에 관한 제 3 실시예는 특히 본 발명의 일 형태인 상기 전하트랩 메모리 셀을 이용한 NAND형 플래시 메모리 어레이에서 이레이즈 방식으로 활용될 수 있다.
본 발명에 의한 전하트랩 메모리 셀의 내구성(Endurance Characteristics)은 애벌런치발생유도층(26)을 As+ 이온을 1.6×1013/cm2 의 도즈량으로 60keV의 에너지로 이온주입하는 단계와; 상기와 동일한 이온을 동일한 도즈량으로 120keV의 에너지로 이온주입하는 단계와; 상기와 동일한 이온을 동일한 도즈량으로 180keV의 에너지로 이온주입하는 단계로 형성시키고, 그 상부에 Sb+ 이온을 1.5×1013/cm2 의 도즈량으로 20keV의 에너지로 이온주입하여 터널링발생유도층(24)을 형성시킨 다음, 터널링발생유도층(24) 상부에 BF2+ 이온을 2.5×1013/cm2 의 도즈량으로 5keV의 에너지로 이온주입하여 문턱전압조절층(22)을 형성하여 구현한 전하트랩 메모리 셀에 대하여 프로그램 조건은 VG=-10 V, VB=4 V, VS=VD=0 V(이때 프로그램되는 시간 TPGM=100μsec)로 하고, 이레이즈 조건은 VG=18 V, VB=VS=VD=0V(이때 이레이즈되는 시간 TERS=1msec)로 하여 10,000여번 프로그램과 이레이즈를 반복하였을때, 도 15와 같이, 불과 2 V 이하의 문턱전압 변화만 초래하는 우수한 내구성을 보여주었다.
또한, 본 발명에 의한 전하트랩 메모리 셀의 구동시 전력소모 정도를 알아보기 위해, 상기 내구성 조사시 사용되었던 동일한 셀에 대하여 VS=VD=0 V 상태에서 VG를 0 내지 -6 V로 분류하여 VB 인가에 따른 캐리어 인젝션 효율(Carrier Injection Efficiency)을 조사한 결과는 도 16과 같다.
캐리어 인젝션 효율 γ는 다음과 같이 프로그램시 액티브 바디 영역의 전류(IB)에 대한 전하트랩층인 질화물층으로 주입되는 핫 홀에 의한 게이트 전류(IG)의 비로 정의되는 것으로서, 프로그램의 효율 나아가 메모리 셀의 전력소모를 알아볼 수 있는 물리량이다.
γ = ｜IG｜/｜IB｜= ｜IG｜/｜IS+ID｜
도 16을 살펴보면, 게이트 전압의 절대값이 커질수록 인젝션 효율이 높아지는 것을 알 수 있는데, VG가 -6 V일 경우 인젝션 효율은 10-4 내지 10-3가 되어 종래 CHE의 경우(10-6 정도)보다 훨씬 높다는 것을 확인할 수 있다.
본 발명은 종래 P+ 소스/드레인 형성시 주로 사용하는 붕소(B)의 확산으로 인한 소자 축소화의 어려움, 바디 도핑을 높였을 경우 발생하는 소스/드레인과 바디 접합부분에서의 많은 누설전류가 발생하는 문제 등으로 기피하던 PMOS 구조를 오히려 이용하여, 상기 붕소 확산 문제는 기판에 고 농도의 N형 터널링발생유도층을 형성하여 막고, 상기 고 농도의 터널링발생유도층에 기인하여 소스/드레인과 바디 접합부분에서 발생하는 많은 누설전류는 오히려 이용하여 애벌런치 현상을 일으키는 소스로 활용한 점에 큰 특징이 있다.
그 결과, 본 발명에서는 채널 밑에 고 농도의 N형 터널링발생유도층을 두어 상기 소스/드레인의 도펀트(dopant) 확산을 막아줄 뿐만아니라 채널의 전기적 펀치-두루(punch-through) 및 단채널효과(short channel effect)를 막아주어 PMOS 구조이지만 원하는 크기까지 셀을 축소하여 만들 수 있는 탁월한 효과가 있다(본 발명의 실시예에서는 게이트 길이가 50 nm일 경우에도 셀의 정상동작을 확인하였다).
그리고, 핫 홀 인젝션 방식으로 프로그램을 함으로써, 인젝션 효율을 높여 셀 구동시 전력소모를 획기적으로 낮추었으며, 이레이즈시에는 채널에 있는 전자를 F-N 터널링으로 전하트랩층인 질화물층으로 주입하는 방식을 채택하여 종래 이레이즈 속도 문제를 근본적으로 해결하였다.
나아가, 낸드형 플래시 메모리 어레이에 사용될 수 있는 종래 전하트랩 메모리 셀은 프로그램(전자 주입)과 이레이즈(홀 주입)에 있어 모두 F-N 터널링 방식을 이용하는데 비하여, 본 발명에 사용되는 셀은 프로그램시는 핫 홀 주입 방식을 이용하고 이레이즈시에는 F-N 터널링 방식을 이용하여 전자를 주입함으로써, 프로그램과 이레이즈 양쪽 모두 비약적인 속도 개선의 효과가 있다.
따라서, 본 발명에 의하여, 결국 이레이즈 속도문제와 셀 구동시 전력소모 문제를 해결하고, 셀의 축소화가 얼마든지 가능하게 되어 고집적으로 대용량을 갖는 고속 NAND형 플래시 메모리 및 NOR형 플래시 메모리를 구현할 수 있게 되었다.
또한, 본 발명은 통상의 CMOS 공정을 그대로 이용할 수 있으므로 상기 메모리 어레이 뿐만아니라 로직 등 시스템을 구성하는 여러 기능 블록을 하나의 칩에 집적시켜 이루어지는 시스템온칩(System on Chip : SoC)을 구현하는 데도 크게 기여할 수 있다.
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Claims (24)

  1. 액티브 영역과 필드 영역을 갖는 반도체 기판과; 상기 액티브 영역 상에 형성된 게이트와; 상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 형성된 소스/드레인 영역과; 상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀에 있어서,
    상기 액티브 영역은 N형 불순물로 상기 소스/드레인 영역과 PN 접합을 이루도록 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 것을 특징으로 하는 전하트랩 메모리 셀.
  2. 제 1 항에 있어서,
    상기 복수개의 도핑층은
    상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층과;
    상기 터널링발생유도층 하단 및 상기 소스/드레인 영역 아래에 N형 불순물로 도핑되어 형성된 애벌런치발생유도층을 더 포함한 3개의 도핑층인 것을 특징으로 하는 전하트랩 메모리 셀.
  3. 제 2 항에 있어서,
    상기 3개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성된 것을 특징으로 하는 전하트랩 메모리 셀.
  4. 제 1 항에 있어서,
    상기 복수개의 도핑층은
    반도체 기판에 형성된 N형 웰(well) 내부에 형성되고,
    상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층을 더 포함한 2개의 도핑층인 것을 특징으로 하는 전하트랩 메모리 셀.
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  10. 제 2 항 또는 제 3 항에 있어서,
    상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고,
    상기 애벌런치발생유도층의 N형 불순물은 인(P) 또는 비소(As)로 하며,
    상기 터널링발생유도층의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 전하트랩 메모리 셀.
  11. 제 4 항에 있어서,
    상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고,
    상기 터널링발생유도층의 N형 불순물은 상기 N형 웰(well)의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 N형 웰(well)의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 전하트랩 메모리 셀.
  12. 제 10 항에 있어서,
    상기 애벌런치발생유도층의 N형 불순물의 피크 도핑농도는 5×1017/cm3 이상이고,
    상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 전하트랩 메모리 셀.
  13. 제 11 항에 있어서,
    상기 N형 웰(well) 불순물의 피크 도핑농도는 5×1017/cm3 이상이고,
    상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 전하트랩 메모리 셀.
  14. 반도체 기판에 N형의 터널링발생유도층을 포함하는 복수개의 도핑층을 형성하는 단계와;
    상기 기판 상부에 전하트랩층을 가지는 하나 이상의 유전층을 형성하는 단계와;
    상기 유전층 상부에 게이트 물질을 적층하고 식각하여 소정의 게이트를 형성하는 단계와;
    상기 게이트를 사이에 두고 서로 이격되도록 P형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  15. 제 14 항에 있어서,
    상기 복수개의 도핑층을 형성하는 단계 이전에 상기 기판에 N형 웰(well)을 형성하는 단계를 더 진행하고,
    상기 N형 웰(well) 내부에 상기 복수개의 도핑층을 형성하는 단계를 진행하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 복수개의 도핑층을 형성하는 단계는
    상기 기판에 P+ 또는 As+ 를 이온주입하여 애벌런치발생유도층을 형성하는 단계와;
    상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 다시 As+ 또는 Sb+ 를 이온주입하고,
    상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 다시 Sb+ 를 이온주입하여,
    상기 애벌런치발생유도층 상부에 상기 터널링발생유도층을 형성하는 단계와;
    상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 구성된 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  17. 제 15 항에 있어서,
    상기 N형 웰(well)을 형성하는 단계는 상기 기판에 P+ 또는 As+ 으로 이온주입하고,
    상기 복수개의 도핑층을 형성하는 단계는
    상기 기판에 P+ 로 N형 웰(well)을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 를 이온주입하고,
    상기 기판에 As+ 로 N형 웰(well)을 형성하였을 경우에는 상기 기판에 Sb+ 를 이온주입하여,
    상기 N형 웰(well) 내부에 상기 터널링발생유도층을 형성하는 단계와;
    상기 기판에 BF2+ 또는 In+ 를 이온주입하여 상기 터널링발생유도층 상부의 기판 표면에 문턱전압조절층을 형성하는 단계로 구성된 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  18. 제 16 항에 있어서,
    상기 애벌런치발생유도층을 형성하는 단계는
    상기 기판에 P+ 또는 As+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 40 내지 80keV의 에너지로 이온주입하는 단계와;
    상기 기판에 동일한 이온을 동일한 도즈량으로 100 내지 150keV의 에너지로 이온주입하는 단계로 이루어지고,
    상기 터널링발생유도층을 형성하는 단계는
    상기 기판에 P+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,
    상기 기판에 As+ 로 이온주입하여 애벌런치발생유도층을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,
    상기 문턱전압조절층을 형성하는 단계는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  19. 제 17 항에 있어서,
    상기 터널링발생유도층을 형성하는 단계는
    상기 기판에 P+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 As+ 또는 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,
    상기 기판에 As+ 로 이온주입하여 N형 웰(well)을 형성하였을 경우에는 상기 기판에 Sb+ 이온을 5×1012/cm2 내지 5×1013/cm2 의 도즈량으로 15 내지 40keV의 에너지로 이온주입하고,
    상기 문턱전압조절층을 형성하는 단계는 상기 기판에 BF+2 또는 In+ 이온을 5×1012/cm2 내지 7×1013/cm2 의 도즈량으로 1 내지 15keV의 에너지로 이온주입하는 것을 특징으로 하는 전하트랩 메모리 셀의 제조방법.
  20. 제 2 항 또는 제 4 항의 전하트랩 메모리 셀에 대하여,
    상기 소스 영역, 드레인 영역, 게이트 및 기판의 액티브 영역 각각에 소정의 바이어스(bias) 전압을 인가함으로써,
    상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고,
    상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고,
    상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하고,
    상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법.
  21. 제 20 항에 있어서,
    상기 소스 영역과 드레인 영역 모두에 일정 전압 VS를 인가하거나 또는 어느 하나만 일정 전압 VS를 인가하고 나머지는 플로팅(floating)시키고,
    상기 게이트에는 상기 VS 보다 낮은 전압 VG를 인가하고,
    상기 액티브 영역에는 상기 VS 보다 높은 전압 VB를 인가하여 프로그램하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법.
  22. 제 21 항에 있어서,
    상기 VS는 0 V(접지)이고,
    상기 VG는 -5 내지 -18 V이고,
    상기 VB는 2 내지 10 V 로 하여 프로그램하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법.
  23. 제 20 항에 있어서,
    상기 액티브 영역에 일정 전압 VB를 인가하고,
    상기 게이트에는 상기 VB 보다 높은 전압 VG를 인가하고,
    상기 소스 영역과 드레인 영역은 모두 플로팅(floating)시키거나, 어느 하나에만 플로팅시키고 나머지는 상기 VB 와 동일한 전압 VS를 인가하거나, 또는 모두 상기 VB 와 동일한 전압 VS를 인가하여 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법.
  24. 제 23 항에 있어서,
    상기 VB는 -10 내지 -20 V이고,
    상기 VG는 0 V(접지)로 하고,
    상기 소스 영역과 드레인 영역은 모두 플로팅(floating)시켜 이레이즈하는 것을 특징으로 하는 전하트랩 메모리 셀의 동작 방법.
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Publication number Priority date Publication date Assignee Title
CN102640274B (zh) * 2009-09-30 2016-05-11 三重富士通半导体股份有限公司 电子装置和系统及用于制造和使用该电子装置和系统的方法
CN102509727B (zh) * 2011-12-02 2014-04-09 清华大学 陷阱电荷俘获型快闪存储器阵列结构及其操作方法
US9413349B1 (en) * 2015-04-01 2016-08-09 Qualcomm Incorporated High-K (HK)/metal gate (MG) (HK/MG) multi-time programmable (MTP) switching devices, and related systems and methods

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US6847045B2 (en) * 2001-10-12 2005-01-25 Hewlett-Packard Development Company, L.P. High-current avalanche-tunneling and injection-tunneling semiconductor-dielectric-metal stable cold emitter, which emulates the negative electron affinity mechanism of emission
US6657240B1 (en) * 2002-01-28 2003-12-02 Taiwan Semiconductoring Manufacturing Company Gate-controlled, negative resistance diode device using band-to-band tunneling
US6714436B1 (en) * 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM

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