CN1832202A - 具有多层掺杂层的电荷陷阱存储单元和利用该存储单元的存储阵列及其操作方法 - Google Patents

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Abstract

本发明涉及一种在有源区域具有多层掺杂层的电荷陷阱闪存单元和利用该闪存单元的存储阵列及其操作方法。本发明的电荷陷阱存储单元和已知技术相比所具备的特征是其有源区域内适当形成多层掺杂层。并且，和源区及漏区形成PN结的部分，将通过所述多层掺杂层诱导电子进行带间穿隧，并于预定的负偏置电压条件下，加速所述隧穿电子，从而产生雪崩现象。由此，本发明的存储阵列通过把所述雪崩现象中所生成的正孔注入到每个存储单元的多层介电层的方式进行程序化操作；而进行擦除操作时，则采取通过FN隧穿方式把通道中的电子注入到每个单元的多层介电层中的方式。

Description

具有多层掺杂层的电荷陷阱存储单元 和利用该存储单元的存储阵列及其操作方法
技术领域
本发明涉及一种存储单元，具体涉及一种在有源区域内具有多层掺杂层的电荷陷阱闪存单元及其制造方法和操作方法，并涉及一种利用该存储单元的存储阵列及其操作方法。
闪存是一种能够以数十位、数百位(bit)以上的块单位删除数据，并以页单位记录数据的半导体非挥发性存储装置，它和以单元(cell)单位删除和记录数据的电可擦除只读存储器(EEPROM)有所不同。
随着手机、个人数字助理(PDA)、MP3播放器、USB驱动器等现代移动式存储装置和多媒体计算环境的日益扩大，以及对存储装置所提出的既能存储更多信息又能便于携带的要求，半导体非挥发性存储装置就显得愈来愈重要。而且，随着人们对闪存需求量的增多，人们不断要求闪存单元尺寸的缩小及低耗电量、高速动作等性能。
常用的闪存，根据单位单元的排列(array)形状可分为NOR型和NAND型。即闪存包括，将存储单元以并联方式连接于位线(bit line)及源极线(source line)的NOR型和以串联方式连接于所述两线的NAND型。NOR型闪存主要用来存储编码，即存储用来执行微处理器或微控制器的程序或操作系统(operating system)。而NAND型闪存主要用来存储数据，即存储图像、音乐或其他音声资料文件等数据。
而为了实现高容量、低耗电量及高速率的闪存，必将要求研发作为闪存核心的存储单元。
但是，如图1所示的已知浮栅隧道氧化层(FLOTOX：Floating-Gate-Tunneling-Oxide)形式的闪存，因其结构上的限制，越走近纳米领域，就越来越难于缩小元件尺寸。这是因为，单元间的距离越小，由浮栅间的耦合所引起的干涉现象也就越严重。
因此在最近，电荷陷阱存储元件作为下一代闪存单元越来越受人们的关注。这种存储元件将多层介电层插入于如图2所示的MOSFET(金属氧化物半导体场效应晶体管)结构中的栅极氧化层内以作为电荷陷阱层。其制造工艺简单，几乎不受耦合效应的影响。其代表性的产品有，硅氧化氮氧化硅(SONOS，Silicon-Oxide-Nitride-Oxide-Silicon)、金属氧化氮氧化硅(MONOS，Metal-Oxide-Nitride-Oxide-Silicon)、金属氮氧化硅(MNOS，Metal-Nitride-Oxide-Silicon)。这些元件均采用多层介电层中氮化膜内的众多深能级陷阱(deep level trap)。
而已知电荷陷阱存储单元和所述浮栅型存储单元(FLOTOX单元)一样，采用的一般都是NMOS形式，因此，在程序化操作中作为向多层介电层氮化膜内注入电子的手段，采用了通道热电子(ChannelHot-electron，以下简称“CHE”)注入方式或FN隧穿(Fowler-NordheimChanneling，“福勒-诺德汉隧穿”，另叫“电场协助隧穿”)方式。
通过所述CHE注入方式进行程序化操作时，由于氮化膜中隔离陷阱的特性，被注入的电子在氮化膜中几乎不做水平迁移，而集中分布于注有电子的漏极或源极上端附近，并维持其状态。而这一特性，亦被用作在单一单元内存储两个位(bit)的手段。作为其一例，这种存储单元成功地被用在属于NOR型闪存的、名为NROMTM或MirrorBitTM的虚拟接地阵列(Virtual Ground Array)中。
但是，采用所述CHE注入方式时，为了进行程序化操作需要对通道施加较大的水平电场，为此，必须能够自由地对源极和漏极施加不同的电压(IEEE Elec.Dev.Lett.，vol.21，pp.543-545，2000)。而且需要缩减通道长度(downscaling)时，由于被俘获的电子之间的干涉作用和所述电子向邻近陷阱领域的移动，通道长度的缩减受一定的限制，而且其注入效率降低，导致大的耗电量(Trans.Electron Dev.，vol.49，no.11，pp.1939-1946，2002)。
另外，由于已知电荷陷阱存储单元无需使用栅极，只需改变MOSFET结构中介电层的结构即可，因此其结构简单，在制程上有很大优势，但同时还存在致命的缺点，也就是难以消除在程序化操作中被注入的电子。即，氮化膜中深阱起到阻止已被注入的电子泄漏的作用。这一结构虽然改善了电荷保存(retention)特性，但同时导致了进行擦除操作时需要大幅增加操作电压的结果。
而人们一般接受如下机理，即，于所述栅极施加较大负偏置(negative bias)电压时，由于氮化膜深阱中电子不易释放，因此通道中的正孔通过FN隧穿方式注入到陷阱中后，可以重新和已被程序化的电子相结合，由此可以达到擦除的目的。但在相同的条件下，因正孔的FN隧穿而产生的电流值远远小于因电子隧穿而产生的电流值，此外，将介电层作为电荷存储场所的电荷陷阱存储器，和使用导体概念浮栅的FLOTOX单元相比，其耦合率非常小，因此将所施加的栅极电压集中在隧穿氧化膜中就存在实质性的限制。由于上述两个原因(低值的正孔隧穿电流和耦合率)，当施加较大的负栅极电压时，电子反而从栅极穿隧过来(如图3所示)，由此产生反向隧穿效应(Back-tunneling)，导致了擦除速度的大幅降低，且其阈值电压的原状修复只能停留在一定水平上。
总之，为了实现电荷陷阱存储器真正的产业化，必须克服上述擦除不完整的问题。
目前作为解决擦除不完整问题的方法，其中一个方法是采取上述一单元二位(亦即，单一单元中存储两个位)方式的NROMTM电荷陷阱存储器，这一方法通过采用热正孔(hot-hole)注入方式解决擦除问题。这一方法如图4所示，在NMOS结构中源极或漏极和衬底(body)之间施加较大的负电压以作为负偏置电压时，栅极下侧的源极或漏极的N+领域在其表面上发生逆转(inversion)，并诱导正孔。此时，局部形成的N+-P+接合区将产生较大电场，并以此引发带间穿隧现象(Band-to-Band Tunneling)。之后，向通道一侧穿过的正孔，由于受源极或漏极和衬底间的电压影响而更加加速，其中动能较充足的热正孔借助于栅极电压，更加易于注入到氮化膜内。这一方式下的热正孔将具有远远大于F-N隧穿正孔的能量，因此虽然其质量大，且隧道墙壁高，但可以有效地注入到氮化膜内。
但为了实现通过所述热正孔注入方式进行擦除操作，需要将栅极与衬底电压、以及源极与漏极的偏置电压均能保持在一定值上。而关键的是，NAND型存储阵列就不能适用这一方法。其原因是，为了通过所述热正孔注入方式对已知NMOS型存储单元进行擦除操作，于栅极施加较大的负电压时，通道被关闭处于积聚模式(accumulationmode)，因此无法有效地将常规NAND阵列的位线(Bit line)所供给的电压传递到与此串联连接的每一单元的源极和漏极。
因此，对于只能通过F-N隧穿方式进行程序化操作和擦除操作的NAND型闪存来说，由于所述反向隧穿效应，导致了擦除速度缓慢的问题，而这就是拖延电荷陷阱存储器商业化的最大原因。
另外，为了通过有别于热正孔注入方式的FN隧穿方式改善所述擦除速度问题，迄今为止人们不断地做了不同的尝试。
其中，Reisinger等人试图采用掺杂P+而非掺杂N+的多晶硅制作电荷陷阱存储单元的栅极，藉以增高栅极和氮化膜之间的隧道墙壁，由此达到减少反向隧穿效应(Dig.Symp.VLSI Tech.，1997，pp.113-114)的目的。但是，当于栅极(字线)施加过大的负电压时，栅极的价带(valence band)电子将被穿隧到氮化膜中，从而对擦除速度的改善造成一定的限制。
另外一种方法是，通过采用高介电物质(如Al2O3)代替图2中隔离氧化膜(Blocking Oxide)，以增加隔离层的静电容量，由此让电场集中在隧道氧化膜(Ext.Abst.Int′l Conf.Solid State Dev.Materials，2002，pp.162-163)，或者通过采用氮化钽(TaN)代替多晶硅作为栅极使用(TANOS结构)，以增高栅极的隧道墙壁，由此抑制反向隧穿。这些方法虽然给擦除速度带来了一定的改善效果(Tech.Dig.Int′lElectron Dev.Meet.，2003，pp.613-616)。但不管是高介电物质还是金属栅极，其稳定性远低于常规的多晶硅CMOS工艺技术，不仅如此，在TANOS结构中很难适用一定厚度以上的隧道氧化膜，因此难以克服电荷保存特性不稳定的问题。
发明内容
本发明为了解决上述现有技术中存在的问题，提供一种新颖结构的PMOS(P型金属—氧化物半导体)型电荷陷阱存储单元，并提供上述新颖结构电荷陷阱存储单元的制造方法及驱动该存储单元的新的机理(mechanism)。
本发明的另一目的是，提供一种利用上述新颖结构电荷陷阱存储单元的NAND型闪存阵列及其操作方法。
本发明的进一步目的是，提供一种利用上述新颖结构电荷陷阱存储单元的NOR型闪存阵列及其操作方法。
为了实现上述目的，本发明采用如下技术手段。即本发明的电荷陷阱存储单元包括如下结构：
半导体基板，其包括有源区域和场区域域；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层，
其特征在于所述有源区域由至少二层掺杂层构成。
本发明的电荷陷阱存储单元的制造方法，包括以下步骤：
在半导体基板上形成N型阱；
在所述N型阱内形成至少二层掺杂层；
在所述半导体基板上形成具有电荷陷阱层的多层介电层；
在所述多层介电层上形成栅极；
在与所述栅极两侧相邻的所述半导体基板上形成P型源区/漏区。
本发明的电荷陷阱存储单元的操作方法，用以对一电荷陷阱存储单元进行程序化操作，其特征是，
所述电荷陷阱存储单元包括：
源区/漏区，其内掺有P型杂质；
有源区域，其具有隧穿诱发层，所述隧穿诱发层形成在半导体基板的N型阱内，并掺有N型杂质以与所述源区/漏区形成PN结；
栅极，其形成在所述有源区域的上方；
多层介电层，其形成在所述栅极和所述基板中有源区域之间，并包括电荷陷阱层，
对所述电荷陷阱存储单元进行程序化操作时，分别对所述电荷陷阱的所述源区、漏区、栅极和基板的有源区域施加预定的偏置电压，由此在所述N型阱的深耗尽区加速由所述隧穿诱发层带间穿隧的电子，以此引发雪崩现象，再将所述雪崩现象中产生的正孔(hole)，从所述N型阱的深耗尽区向基板表面加速形成热正孔(hot hole)，并借助于栅极电场(gate field enhanced)，将所述热正孔注入到所述电荷陷阱存储单元(如单元B)的多层介电层中。
另外，本发明的NAND型闪存阵列，包括至少一个位线，
所述各位线上串联连接有第一选择晶体管、至少二个电荷陷阱存储单元、第二选择晶体管，且其串联方式是各元件中前一元件的源极和后一元件的漏极相吻合；
所述第二选择晶体管的源极电性连接于和所述位线相垂直排列的公共源极线；
所述第一选择晶体管的栅极和第二选择晶体管的栅极分别电性连接于和所述位线交叉排列的第一选择栅极线及第二选择栅极线；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线，
其特征在于，所述电荷陷阱存储单元包括，
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层。
另外，本发明的NAND型闪存阵列的操作方法如图17所示，
对闪存阵列进行程序化操作时，
分别对其位线(如BL1、BL2)、至少二个字线(如WL1、WL2)、公共源极线(如SL)、第一选择栅极线(如SG1)、第二选择栅极线(如SG2)、以及至少二个电荷陷阱存储单元(如单元A、单元B、单元C等)的有源区域(未图示)施加预定的偏置电压，藉以从所述至少二个电荷陷阱存储单元中仅仅选择特定单元(如单元B)，并在所述被选定的特定单元(如单元B)N型阱的深耗尽区(deep depletion)，加速由所述隧穿诱发层带间穿隧的电子，并由此引发雪崩现象，再将所述雪崩现象中产生的正孔(hole)，从所述N型阱的深耗尽区向基板表面加速形成热正孔(hot hole)，并借助于栅极电场(gate fieldenhanced)，将所述热正孔注入到所述电荷陷阱存储单元(如单元B)的多层介电层中，由此对所述特定单元进行程序化操作；
而对所述闪存阵列进行擦除操作时，
改变所述偏置电压条件，并以FN隧穿方式(Fowler-Nordheimtunneling)，由所述有源区域通道将电子注入到所述多层介电层，由此同时对所述特定块中电荷陷阱存储单元一并进行擦除操作。
另外，本发明的NOR型闪存阵列，包括至少一个位线，
所述各位线上电性连接有至少二个电荷陷阱存储单元的漏极；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线上；
所述至少二个电荷陷阱存储单元的源极分别电性连接于和所述位线交叉排列的至少二个源极线，
其特征在于，所述电荷陷阱存储单元包括：
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层。
本发明的NOR型闪存阵列的操作方法，如图18所示，
对所述闪存阵列进行程序化操作时，
分别对其每个位线(如BL1，BL2)、至少二个字线(如WL1、WL2)、至少二个源极线(如SL1、SL2)、以及至少二个电荷陷阱存储单元(如单元1、单元2、单元3等)的有源区域(未图示)施加预定的偏置电压，藉此从所述至少二个电荷陷阱存储单元中仅仅选择特定单元(如单元2)，并在所述被选定的特定电荷陷阱存储单元(如单元2)N型阱的深耗尽区中，加速由所述隧穿诱发层带间穿隧的电子，由此产生雪崩现象，再将所述雪崩现象中生成的正孔，从所述N型阱的深耗尽区向基板表面方向加速形成热正孔，并将所述热正孔注入到所述特定电荷陷阱存储单元(如单元2)的多层介电层；
而对所述闪存阵列进行擦除操作时，
改变所述偏置电压条件，并以FN隧穿方式，由所述有源区域隧道将电子注入到所述多层介电层，由此同时对所述特定块中电荷陷阱存储单元一并进行擦除操作。
发明效果
本发明解决了擦除速度缓慢和驱动存储单元时耗电量大的问题，此外，本发明可将单元缩小到任何尺寸，由此可制造出高集成度、高速度的大容量NAND型闪存及NOR型闪存。
另外，本发明可以沿用常规的CMOS制造工程，因此除了所述存储阵列之外，还可将逻辑电路等构成系统的各种功能模块集成在一块芯片上，如此可对实现片上系统(System on Chip：SoC)做出很大的贡献。
附图说明
图1是已知浮栅隧道氧化层(FLOTOX)形式闪存单元的剖面结构示意图。
图2是已知电荷陷阱闪存单元一实施例的剖面结构示意图。
图3是用来说明对已知电荷陷阱存储单元进行擦除操作时，电子由栅极击穿到氮化膜一侧的、反向穿隧效应(Back-tunneling)的能带图。
图4是在已知电荷陷阱存储单元结构中，由栅极导出的热正孔被注入的机制(mechanism)示意图。
图5是本发明的一实施例——即具有三层掺杂层的电荷陷阱存储单元的剖面图。
图6是用来说明在本发明的电荷陷阱存储单元中，当施加规定的负偏置电压时，产生深耗尽层(deep depletion)，并由穿隧的电子在其中引发雪崩现象，而此时所生成的正孔被注入到氮化膜中的示意图。
图7是本发明中雪崩诱发层的N型杂质浓度不够而未产生雪崩现象时，表示其程序化操作状态的电特性图。
图8是本发明中雪崩诱发层的N型杂质浓度超过一定量而发生雪崩现象时，表示其程序化操作状态的电特性图。
图9是按本发明形成三层掺杂层后所进行的二次离子质谱(以下简称“SIMS”)分析结果图。
图10是本发明的另一实施例——即在N型阱内具有三层掺杂层的电荷陷阱存储单元的剖面示意图。
图11是本发明的又一个实施例——即在N型阱内具有二层掺杂层的电荷陷阱存储单元的剖面示意图。
图12是用来表示本发明存储单元一程序化操作实施例结果的电特性图。
图13是用来表示本发明存储单元的另一程序化操作实施例结果的电特性图。
图14是用来表示本发明存储单元一擦除操作实施例结果的电特性图。
图15是用来表示本发明存储单元的耐久性(EnduranceCharacteristics)的电特性图。
图16是用来表示本发明存储单元注入效率(Injection Efficiency)的电特性图。
图17是本发明NAND型闪存阵列的简单结构示意图。
图18是本发明的NOR型闪存阵列简单结构示意图。
下面，结合附图对本发明的较佳实施例进行详细的说明。在此说明的实施例仅供更加便于理解本发明的技术思想，因此，其不应对本发明的权利要求范围造成影响。
首先，将本发明的电荷陷阱存储单元一实施例详细说明如下。
[存储单元结构的第一实施例]
如图5所示，本发明的电荷陷阱存储单元为PMOS(P型金属—氧化物半导体)结构，其在已知电荷陷阱存储单元中，将半导体基板10采用N型基板，并在所述基板10形成三层掺杂层20以作为有源区域，而在源区/漏区30内掺入P型杂质。
其中，所述三层掺杂层20由基板上端往下依次为阈值电压调节层22、隧穿诱发层24及雪崩诱发层26。所述阈值电压调节层22为掺入P型杂质而形成在所述基板上端的薄的掺杂层，虽然这一层并非本发明的必要结构，但由于另外两层即隧穿诱发层24和雪崩诱发层26的存在而将形成通道的部分掺有高浓度N型杂质，从而导致单元的阈值电压上升的结果，而这一结果在驱动存储单元(程序化操作、擦除及读操作)时将导致一些问题，因此为了避免出现这一情形，并为了保持适当的初始阈值电压，可追加形成这一层掺杂层。
另外，所述雪崩诱发层26为掺入N型杂质而形成在所述源区/漏区30以下的既深又宽的掺杂层。如图5所示，当施加预定的负偏置电压时，该层将形成深耗尽层(deep depletion)，并于所述源区/漏区30及隧穿诱发层24的接合部分即PN结部分，加速带间穿隧的电子，从而引发雪崩现象，之后又将雪崩现象中生成的正孔反向加速。因此，这一层在实现本发明中必不可少的掺杂层。在此，为了如此引发雪崩现象，并适当加速正孔，需要调节所述N型杂质的峰值掺杂浓度，而这一浓度优选为5×1017/cm3。如果雪崩诱发层26中N型杂质的浓度未及一定水平(如图7所示)，或者N型杂质的掺杂浓度超过一定水平(如图8所示)，这两种情况均对单元的程序化操作起到决定性的作用。
此外，隧穿诱发层24是形成在所述阈值电压调节层22和雪崩诱发层26之间的掺杂层，其内掺有和所述雪崩诱发层26的杂质相同或更重的N型杂质，并与所述源区/漏区30形成PN结。所述隧穿诱发层24同时也是用于在所述PN结部分使电子带间穿隧的结构，其在实现本发明中必不可少的掺杂层。在此，为了引发如上所述的带间穿隧现象，优选将所述N型杂质的峰值掺杂浓度设成等于或大于1×1018/cm3。
形成所述三层掺杂层20时，作为所述阈值电压调节层22的P型杂质，可使用硼(B)或铟(In)；作为所述雪崩诱发层26的N型杂质，可使用磷(P)或砷(As)；作为所述隧穿诱发层24的N型杂质，当所述雪崩诱发层26的杂质为磷(P)时，可使用砷(As)或锑(Sb)，当所述雪崩诱发层26的杂质为砷(As)时，可使用锑(Sb)。
更为具体地，作为所述阈值电压调节层22的P型杂质，使用硼(B)；作为所述雪崩诱发层26的N型杂质，使用砷(As)；作为所述隧穿诱发层24的N型杂质，使用锑(Sb)，由此构成所述三层掺杂层20后进行二次离子质谱(以下简称“SIMS”)分析的结果如图9所示。
另外，所述栅极可由氮化钽(TaN)等金属制成，但为了沿用常规的CMOS工程，优选采用掺有杂质的多晶硅。特别是，在存储单元的制程中，如果同时进行源区/漏区30的形成步骤和栅极的掺杂步骤，就可以节减工程成本，因此作为多晶硅栅极的掺杂物，优选采用P型杂质。
[存储单元结构的第二实施例]
图10表示本发明电荷陷阱存储单元的另一实施例，其在已知电荷陷阱存储单元的半导体基板10中形成N型阱12，并在所述N型阱12内形成三层掺杂层20作为有源区域，而对源区/漏区30掺杂P型杂质，从而构成PMOS结构。
其中，所述三层掺杂层20亦从所述基板上端往下依次为阈值电压调节层22、隧穿诱发层24及雪崩诱发层26。对每一层掺杂层及栅极的说明如第一实施例所述。
另外，所述半导体基板10虽然采用了P型基板，但不限于此。
[存储单元结构的第三实施例]
图11表示本发明电荷陷阱存储单元的另一实施例，其在已知电荷陷阱存储单元的半导体基板10中形成N型阱12，并于所述N型阱内形成二层掺杂层20作为有源区域，而对源区/漏区30掺杂P型杂质，从而形成PMOS结构。
其中，所述二层掺杂层20由基板上端往下依次为阈值电压调节层22、隧穿诱发层24。对每一层掺杂层和栅极的说明和第一实施例相同。
对所述N型阱12施加预定的负偏置电压时，和所述存储单元结构的第一、第二实施例同样地形成深耗尽层(如图6所示)，因此在本实施例中，所述N型阱将起到上述实施例中雪崩诱发层的作用。
因此，所述N型阱杂质的峰值掺杂浓度优选设定为等于或大于5×1017/cm3，以让所述N型阱能够起到雪崩诱发层的作用。
另外，所述半导体基板10虽然采用了P型基板，但不限定于此。
下面详细说明本发明的电荷陷阱存储单元制造方法的具体实施例。
[存储单元制造方法的第一实施例]
本制造方法和已知电荷陷阱存储单元制造方法相比较所具备的特征是，所述有源区域的形成步骤中，在形成至少二层掺杂层之前，于所述基板中形成N型阱，然后在所述N型阱内形成三层掺杂层。
其中N型阱的形成步骤中，首先对所述基板注入P+或As+离子。
而所述三层掺杂层的形成步骤包括以下步骤；重新对所述基板注入P+或As+离子，以形成雪崩诱发层；当对所述基板注入P+离子而形成雪崩诱发层时，注入As+或Sb+离子，而当对所述基板注入As+离子而形成雪崩诱发层时，注入Sb+离子，以在所述雪崩诱发层上方形成隧穿诱发层；对所述基板注入BF2+或In+离子，以在所述隧穿诱发层上方基板表面形成阈值电压调节层。
所述雪崩诱发层的形成步骤分两步骤进行，即，以40～80keV能量注入5×1012/cm2～5×1013/cm2注入量的P+或As+离子；以100～150keV的能量注入和上述步骤相同注入量的相同离子。由此让所述雪崩诱发层最终形成在源区/漏区以下，并形成既深又宽的掺杂层。而本步骤也可通过改变离子注入的能量，分至少三个步骤进行。
另外，在所述隧穿诱发层的形成步骤中，当对所述基板注入P+离子而形成雪崩诱发层时，优选以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的As+或Sb+离子；当对所述基板注入As+离子而形成雪崩诱发层时，优选以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的Sb+离子，从而在所述雪崩诱发层的上方形成隧穿诱发层。而在所述阈值电压调节层的形成步骤中，优选以1～15keV的能量对所述基板注入5×1012/cm2～7×1013/cm2注入量的BF+2或In+离子。
[存储单元制造方法的第二实施例]
本发明的存储单元制造方法另一实施例的特征在于，所述有源区域的形成步骤中，在形成至少二层掺杂层之前，先于所述基板中形成N型阱，之后再于所述N型阱内形成二层掺杂层。
其中，所述N型阱的形成步骤中，先对所述基板注入P+或As+离子。
而所述二层掺杂层的形成步骤包括以下步骤：当对所述基板注入P+离子而形成雪崩诱发层时，注入As+或Sb+离子，而当对所述基板注入As+离子而形成雪崩诱发层时，注入Sb+离子，以在所述雪崩诱发层的上方形成隧穿诱发层；对所述基板注入BF2+或In+离子，以在所述隧穿诱发层上方基板表面上形成阈值电压调节层。
所述N型阱的形成步骤优选分为两个步骤进行，即，以40～80keV能量注入5×1012/cm2～5×1013/cm2注入量的P+或As+离子；以100～150keV的能量注入和上述步骤相同注入量的相同离子，由此形成既深又宽的N型阱。而本步骤也可通过改变离子注入的能量，分至少三个以上步骤进行。
另外，在所述隧穿诱发层的形成步骤中，当对所述基板注入P+离子而形成N型阱时，优选以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的As+或Sb+离子；当对所述基板注入As+离子而形成N型阱时，优选以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的Sb+离子，从而在所述N型阱内形成隧穿诱发层。而在所述阈值电压调节层的形成步骤中，对所述基板优选以1～15keV的能量注入5×1012/cm2～7×1013/cm2注入量的BF+2或In+离子。
下面，对本发明的电荷陷阱存储单元的操作方法的实施例进行详细的说明。
[存储单元程序化操作方法的第一实施例]
根据本发明，对存储单元进行程序化操作的方式如下：对形成在电荷陷阱存储单元的触点端子施加预定的偏置电压，藉以在N型阱或雪崩诱发层的深耗尽区(deep depletion)加速由所述隧穿诱发层带间穿隧的电子，由此产生雪崩现象，并将所述雪崩现象中生成的正孔，再从所述N型或所述雪崩诱发层中深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。为此，于所述源区触点端子和漏区触点端子均施加规定电压VS，并于所述栅极的触点端子施加小于所述规定电压VS的电压VG，于所述有源区域的触点端子施加大于所述规定电压VS的电压VB。
更为具体地，进行程序化操作时，将所述电压VS设为0V(接地)，将所述电压VG设为-5～-18V，将所述电压VB设为2～10V。
上述实施例中，当所述电压VS为0V(接地)、所述电压VG为-6～-14V、所述电压VB为4V时，其程序化操作结果如图12所示；而当所述电压VS为0V(接地)、所述电压VG为-6～-14V、所述电压VB为5V时，其程序化操作结果如图13所示。
通过图13可看出，仅在3μsec内就可改变阈值电压，而其改变幅度为5V以上。而且从图中可看出阈值电压并未超出规定电压(图13中为-5.8V)，由此可知，即使氧化物层46(Tunnel Oxide)所受的电场强度，因被捕获在氮化物层44内的电荷的作用而减弱，但由雪崩诱发层26加速的热正孔也将具有较大的动能，因此也能易于被所述氮化物层44所俘获，直至达到一定的饱和状态(该饱和状态取决于氮化物层中氮化物陷阱密度[nitride trap density])。
上述几个实施例首先于源区/漏区的触点端子和有源衬底(body)区域的触点端子施加负偏置电压，并藉此在所述隧穿诱发层和源区/漏区之间的PN结部分，诱导电子带间穿隧，之后将隧穿电子加速并引发雪崩现象，再将由所述雪崩现象产生的正孔加速，并将所述正孔以热正孔状态注入到多层介电层中。为此，只需于所述有源衬底(body)区域的触点端子施加能够产生上述效果的负偏置电压和栅极电压即可，因此，其电压条件并不限定于上述实施例的具体数据是毋庸置疑的。
所述存储单元程序化操作方法的第一实施例尤其在本发明的另一内容——即利用所述电荷陷阱存储单元的NAND型闪存阵列中作为程序化操作方式适用。
[存储单元程序化操作方法的第二实施例]
根据本发明，对存储单元进行程序化操作的方式如下：于形成在电荷陷阱存储单元的触点端子施加预定的偏置电压，藉以在所述N型阱或所述雪崩诱发层的深耗尽区(deep depletion)加速由所述隧穿诱发层带间穿隧的电子，由此引发雪崩现象，并将所述雪崩现象中生成的正孔，再从所述N型或所述雪崩诱发层中深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。为此所采取的另一种方法是，在所述源区触点端子和漏区触点端子中，仅于其中一端子施加规定电压VS，而使另一端子浮置，并于所述有源区域的触点端子施加大于所述规定电压VS的电压VB。
更为具体地，在此也可将所述电压VS设为0V(接地)，将电压VG设为-5～-18V，将电压VB设为2～10V。
另外，所述实施例首先于源区/漏区的触点端子和有源衬底(body)区域的触点端子施加负偏置电压，并藉此在所述隧穿诱发层和源区/漏区之间的PN结部分诱导电子带间穿隧，之后将隧穿的电子加速并藉此引发雪崩现象，再将由所述雪崩现象产生的正孔加速，并将所述正孔以热正孔状态注入到多层介电层中。为此，只需于所述有源衬底(body)区域的触点端子施加能够产生上述效果的负偏置电压和栅极电压即可，因此，其电压条件并不限定于上述实施例的具体数据是毋庸置疑的。
所述存储单元程序化操作方法的第二实施例尤其在本发明的另一内容——即利用所述电荷陷阱存储单元的NOR型闪存阵列中作为程序化操作方式适用。
[存储单元擦除方法的第一实施例]
根据本发明，对存储单元进行擦除的方式如下：于形成在电荷陷阱存储单元的触点端子施加预定的偏置电压，由此通过福勒-诺德汉穿隧(Fowler-Nordheim tunneling)方式，由所述有源区域的通道将电子注入到所述多层介电层。为此，于所述有源衬底区域的触点端子施加规定电压VB；于所述栅极的触点端子施加大于所述规定电压VB的电压VG；并使所述源区触点端子和漏区触点端子浮置。
更为具体地，进行擦除操作时，可将所述电压VB设为-10～-20V，将所述电压VG设为0V(接地)。
在本实施例中，只需将所述有源区域通道中的电子以FN隧穿方式注入到所述多层介电层即可，因此其数据并不限定于上述具体数据。
所述存储单元擦除方法的第一实施例尤其适用于本发明的一种形式——即利用所述电荷陷阱存储单元的NAND型闪存阵列的擦除操作中。
[存储单元擦除方法的第二实施例]
根据本发明进行擦除的另一种方法如下：于形成在电荷陷阱存储单元的触点端子施加预定的偏置电压，由此通过FN隧穿方式，由所述有源区域的通道将电子注入到所述多层介电层。为此，于所述有源区域的触点端子施加规定电压VB；于所述栅极的触点端子施加大于所述规定电压VB的电压VG；使所述源区触点端子和漏区触点端子中一端子浮置，而于另一端子施加和所述电压VB具同值的电压VS。
更具体地，进行擦除操作时，在此也可将所述电压VB设成-10～-20V，将所述电压VG设成0V(接地)。
另外，在本实施例中，只需将所述有源区域通道中的电子以FN隧穿方式注入到所述多层介电层即可，因此其数据并不限定于上述具体数据。
所述存储单元擦除方法的第二实施例尤其可适用于本发明的一种形式——即利用所述电荷陷阱存储单元的NOR型闪存阵列的擦除操作中。
[存储单元擦除方法的第三实施例]
根据本发明进行擦除的另一种方法如下：于形成在电荷陷阱存储单元的触点端子施加预定的偏置电压，由此通过F-N隧穿方式，由所述有源区域的通道将电子注入到所述多层介电层。为此，于所述有源区域的触点端子施加规定电压VB；于所述栅极的触点端子施加大于所述规定电压VB的电压VG；于所述源区触点端子和漏区触点端子均施加和所述电压VB具同值的电压VS。
更具体地，进行擦除操作时，在此亦可将所述电压VB设成-10～-20V，将所述电压VG设成0V(接地)。
另外，进行擦除操作时，还可将所述电压VB设为0V(接地)，而将VG设为-10～-20V。此时的擦除特性图如图14所示。从图14可知，当VG为18V时，可在100μsec内改变阈值电压，而其改变幅度为4V左右。由此可知，本发明的擦除速度比已知技术有了相当大的改善。
另外，在本实施例中，也只需将所述有源区域通道中的电子以FN隧穿方式注入到所述多层介电层即可，因此其数据并不限定于上述具体数据。
所述存储单元擦除方法的第三实施例尤其可适用于本发明的一种形式——即利用所述电荷陷阱存储单元的NAND型闪存阵列的擦除操作中。
本发明的电荷陷阱存储单元具有优秀的耐久性。当对利用以下方法制成的电荷陷阱存储单元，在如下条件下反复进行各为10,000次的程序化操作和擦除操作时，其阈值电压的变化量只不过是2V以下(如图15所示)。其中，所述电荷陷阱存储单元通过以下步骤制成：
先以60keV能量注入1.6×1013/cm2注入量的As+离子后，再以120keV的能量注入和上述步骤相同注入量的相同离子，之后再以180keV的能量注入和上述步骤相同注入量的相同离子，由此形成雪崩诱发层26后，再于其上方通过以180keV能量注入1.5×1013/cm2注入量的Sb+离子而形成隧穿诱发层24，之后再于所述隧穿诱发层24的上方，通过以5keV能量注入2.5×1013/cm2注入量的BF2+离子而形成阈值电压调节层22。
所述程序化操作条件如下：VG＝-10V，VB＝4V，VS＝VD＝0V(此时程序化操作时间为TPGM＝100μsec)。所述擦除条件如下：VG＝18V，VB＝VS＝VD＝0V(此时擦除时间为TPGM＝100μsec)。
另外，为了了解本发明的电荷陷阱存储单元驱动时的耗电量，在VS＝VD＝0V状态下，将VG分成0～-6V，并对上述耐久性测试中使用过的相同存储单元进行不同值电压VB条件下的载流子注入效率(Carrier Injection Efficiency)。其结果如图16所示。
如下式所示，载流子的注入效率γ可定义为，在进行程序化操作时，因注入到氮化物层的热正孔所产生的栅极电流(IG)和有源衬底区域的电流(IB)的比例。这是一种可了解程序化操作效率的物理量，进一步也是用以了解存储单元耗电量的物理量。
γ＝|IG|/|IB|＝|IG|/|IS+ID|
通过图16可看出，当栅极电压的绝对值越大，注入率也就越高，而当VG等于-6V时，其注入率为10-4～10-3，这远远高于已知CHE(10-6左右)方式下的注入率。
下面说明利用本发明存储单元的NAND型闪存阵列实施例。
[NAND型闪存阵列实施例]
本发明的NAND型闪存阵列结构如图17所示。但是，图17不过是NAND型闪存阵列结构的简单示意图，实际上在每个位线的第一选择栅极线SG1和第二选择栅极线SG2之间可配置16个或32个字线。
即，本发明的NAND型闪存阵列，包括至少一个位线，
所述各位线上串联连接有第一选择晶体管、至少二个电荷陷阱存储单元、第二选择晶体管，且其串联方式是各元件中前一元件的源极和后一元件的漏极相吻合；
所述第二选择晶体管的源极电性连接于和所述位线相垂直排列的公共源极线；
所述第一选择晶体管的栅极和第二选择晶体管的栅极分别电性连接于和所述位线交叉排列的第一选择栅极线及第二选择栅极线；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线，
其特征在于所述电荷陷阱存储单元包括：
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层。
即，本发明NAND型闪存阵列的特征是利用了本发明的电荷陷阱存储单元。
因此在NAND型闪存阵列结构中，对其电荷陷阱存储单元，也可适用前述本发明电荷陷阱存储单元的第一至第三实施例中任何一种实施方式，因此在此省略其详细说明。
下面说明利用本发明存储单元的NAND型闪存阵列的操作方法实施例。
[NAND型闪存阵列的程序化操作方法实施例]
如图17所示，按照本发明对所述被选定的特定存储单元(单元2)进行程序化操作时，于形成在NAND型闪存阵列的每个触点端子施加预定的偏置电压，藉以在所述N型阱或所述雪崩诱发层的深耗尽区(deep depletion)加速由所述隧穿诱发层带间穿隧的电子，由此产生雪崩现象，并将所述雪崩现象中生成的正孔，再从所述N型或所述雪崩诱发层中深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。
为此，于包含所述被选定的特定电荷陷阱存储单元(单元B)的块中有源区域触点端子，施加规定电压VB；
于所述被选定的特定电荷陷阱存储单元(单元B)的源极/漏极和其他单元(单元A)串联连接的位线(BL1)，施加小于VB的电压VSEL，以此引发带间穿隧和雪崩现象，而于其他位线(BL2)则施加大于所述电压VSEL、但小于或等于所述电压VB的电压VUNS，以避免产生带间穿隧和雪崩现象；
于所述被选定的特定电荷陷阱存储单元(单元B)的栅极所电性连接的字线(WL2)，施加小于所述电压VSEL的电压VPGM，以让在所述单元的有源区域产生的热正孔充分注入到多层介电层；而于其他字线(WL1)则施加大于所述电压VPGM、但小于所述电压VSEL的电压VPASS，以让与其相连的单元通道打开、但不致发生热正孔的注入；
于所述第一选择栅极线(SG1)施加小于所述电压VSEL的电压VSG1，以让第一选择晶体管打开；
于所述第二选择栅极线(SG2)施加大于所述电压VSEL的电压VSG2，以让第二选择晶体管关闭；
于所述公共源极线(SL)施加大于所述电压VSEL、但小于所述电压VB的电压VS。
更为具体地，进行程序化操作时，将所述电压VB设为2～10V；将所述电压VSEL设为0V(接地)，将所述电压VUNS设成和电压VB具有同值；将所述电压VPASS设为-2～-10V，将所述电压VPGM设为-11～-18V；将所述电压VSG1设为-5～-10V，将所述电压VSG2设为1～5V；将所述电压VS设为0V(接地)，由此对所述被选定的特定电荷陷阱存储单元(单元B)进行程序化操作。
[NAND型闪存阵列的擦除方法实施例]
如图17所示，按照本发明对NAND型闪存阵列进行擦除操作时，于所述闪存阵列的触点端子施加预定的偏置电压，并以FN隧穿方式(Fowler-Nordheim tunneling)由所述各有源区域通道将电子注入到所述多层介电层，由此同时对特定块中电荷陷阱存储单元一并进行擦除操作。
为此，于包含所述特定电荷陷阱存储单元(单元B)的块中有源区域触点端子施加规定电压VB；
于所述块的所有字线(WL1、WL2)施加大于所述电压VB的电压VERS，以让在和所述字线电性连接的电荷陷阱存储单元上发生FN隧穿现象。
更为具体地，同时对所述特定块中电荷陷阱存储单元一并进行擦除操作时，使所述每个位线(BL1、BL2)均浮置；将所述电压VSG1和VSG2设成和所述电压VB具有同值；使所述公共源极线(SL)浮置；将所述电压VERS设成和电压VB相比大16～21V。
下面说明利用本发明存储单元的NOR型闪存阵列实施例。
[NOR型闪存阵列实施例]
本发明NOR型闪存阵列结构如图18所示。但是，图18只不过是NOR型闪存阵列的简单示意图，实际上在每个位线上可配置16个或32个字线。
即，本发明的NOR型闪存阵列，包括至少一个位线，
所述各位线上电性连接有至少二个电荷陷阱存储单元的漏极；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线上；
所述至少二个电荷陷阱存储单元的源极分别电性连接于和所述位线交叉排列的至少二个源极线，
其特征在于所述电荷陷阱存储单元包括：
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层。
即，本发明的NOR型闪存阵列的特征是，利用了本发明的电荷陷阱存储单元。
因此在NOR型闪存阵列结构中，对其电荷陷阱存储单元，也可适用前述本发明电荷陷阱存储单元的第一至第三实施例中任何一种实施方式，因此在此省略其详细说明。
下面说明利用本发明存储单元的NOR型闪存阵列的操作方法实施例。
[NOR型闪存阵列的程序化操作方法实施例]
如图18所示，按照本发明对所述NOR型闪存阵列中被选定的存储单元进行程序化操作时，于形成在NOR型闪存阵列的每个触点端子施加预定的偏置电压，以在N型阱或雪崩诱发层的深耗尽区(deepdepletion)加速由所述隧穿诱发层带间穿隧的电子，由此引发雪崩现象，并将所述雪崩现象中生成的正孔，再从所述N型或所述雪崩诱发层中深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。
为此，于包含所述被选定的特定电荷陷阱存储单元(单元2)的块中有源区域触点端子，施加规定电压VB；
于所述被选定的特定电荷陷阱存储单元(单元2)的漏极所电性连接的位线(BL1)，施加小于所述电压VB的电压VSEL，以此引发带间穿隧和雪崩现象；而于其他位线(BL2)则施加大于所述电压VSEL、但小于或等于所述电压VB的电压VUNS，以避免产生带间穿隧和雪崩现象；
于所述被选定的特定电荷陷阱存储单元(单元2)的栅极所电性连接的字线(WL2)，施加小于所述电压VSEL的电压VPGM，以让在所述单元有源区域产生的热正孔充分注入到多层介电层，而于其他字线(WL1)则施加大于所述电压VPGM、但小于所述电压VSEL的电压VPASS，以避免与其相连的单元(单元1)中产生热正孔注入现象；
并且使与所述被选定的特定电荷陷阱存储单元(单元2)的源极电性连接的源极线(SL2)浮置。
更为具体地，对所述被选定的特定电荷陷阱存储单元(单元2)进行程序化操作时，
将所述电压VB设成2～10V；将所述电压VSEL设成0V(接地)，将所述电压VUNS设成和所述电压VB具有同值；将所述电压VPASS设成-2～-10V，将所述电压VPGM设成-11～-18V。
[NOR型闪存阵列的擦除方法实施例]
如图18所示，按照本发明对NOR型闪存阵列进行擦除操作时，于所述闪存阵列的触点端子施加预定的偏置电压，由此通过FN隧穿方式(Fowler-Nordheim tunneling)从所述每个有源区域通道将电子注入到所述每一个单元的多层介电层中，由此同时对特定块中电荷陷阱存储单元一并进行擦除操作。
为此，于包含所述特定电荷陷阱存储单元的块中有源区域触点端子，施加规定电压VB；
于所述块的所有字线施加大于所述电压VB的电压VERS，以让和所述字线电性连接的电荷陷阱存储单元上发生FN隧穿。
更为具体地，同时对所述块中电荷陷阱存储单元一并进行擦除操作时，于所述每个位线及源极线均施加和所述电压VB具有同值的电压，或者使其浮置，并将所述电压VERS设成和所述电压VB相比大16～21V。
以往的PMOSFET结构，由于在形成P+源极/漏极时主要使用的硼(B)的扩散作用，致使难以缩小元件；另外，提升衬底的掺杂量时，源极/漏极和衬底间的接合部分将产生大量的漏电。由于这些问题，以前尽量回避使用PMOSFET结构。但本发明反而利用了PMOSFET结构，本发明通过在基板中形成高浓度N型隧穿诱发层，由此阻止了硼的扩散；而对于因所述高浓度隧穿诱发层，在源极/漏极和衬底间接合部分产生的大量漏电，本发明反而将其用作引发雪崩现象的来源。本发明在这两点上具有很大的特点。
另外，在通道底下设置高浓度的N型隧穿诱发层，由此除了能够阻止所述源极/漏极中掺杂物的扩散之外，还能阻止通道的电击穿(punch-through)和短通道效应(short channel effect)，因此，虽然是PMOSFET结构，但具有能够将存储单元缩小到预期大小的突出效果。(本发明的实施例中，在栅极长度为50nm时也可确认到存储单元能够正常工作。)
此外，本发明通过热正孔注入方式进行程序化操作，并通过提高注入效率，大幅减少了单元在驱动时的耗电量；而进行擦除操作时，通过采用以FN隧穿方式将通道中的电子注入到氮化物层的方法，从根本上解决了以往技术中擦除速度缓慢的问题。
进一步，可在NAND型闪存阵列中使用的已知电荷陷阱存储单元，在其程序化操作(电子注入)和擦除(正孔注入)操作中，均采用了FN隧穿方式，而与此相比，在本发明中使用的存储单元，对其进行程序化操作时采用了热正孔注入方式，而进行擦除操作时则通过FN隧穿方式注入电子，由此给程序化操作和擦除等两操作的速度带来了很大的改善效果。
总之，通过本发明可以解决擦除操作的速度问题和驱动存储单元时的耗电问题，而且可将单元缩小到任何尺寸，由此可实现高集成度、高速率的大容量NAND型闪存及NOR型闪存。
另外，本发明可沿用常规的CMOS制造工程，因此除了将所述存储阵列之外，还可将逻辑电路等构成系统的各种功能模块集成在一块芯片上，如此可对实现片上系统(System on Chip：SoC)做出很大的贡献。

Claims (49)

1.一种电荷陷阱存储单元，包括：
半导体基板，其包括有源区域和场区域；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，且所述源区及漏区间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域之间，并包括电荷陷阱层，其特征在于，
所述源区及漏区中掺有P型杂质；
所述有源区域由至少二层掺杂层构成，所述至少二层掺杂层具有掺杂N型杂质而与所述源区/漏区形成PN结的隧穿诱发层。
2.根据权利要求1所述的电荷陷阱存储单元，其特征在于，所述隧穿诱发层形成在所述半导体基板上的N型阱内。
3.根据权利要求2所述的电荷陷阱存储单元，其特征在于，所述有源区域在半导体基板上N型阱内所述隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层。
4.根据权利要求3所述的电荷陷阱存储单元，其特征在于，所述有源区域在半导体基板上N型阱内所述隧穿诱发层上端进一步包括掺入P型杂质而形成的阈值电压调节层。
5.根据权利要求3所述的电荷陷阱存储单元，其特征在于，
所述雪崩诱发层的N型杂质为磷或砷；所述隧穿诱发层的N型杂质为砷或锑。
6.根据权利要求2所述的电荷陷阱存储单元，其特征在于，所述N型阱杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
7.根据权利要求3所述的电荷陷阱存储单元，其特征在于，所述雪崩诱发层的N型杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
8.一种电荷陷阱存储单元的制造方法，其特征在于包括以下步骤：
在半导体基板上形成N型阱；
在所述N型阱内形成至少二层掺杂层；
在所述半导体基板上形成具有电荷陷阱层的多层介电层；
在所述多层介电层上形成栅极；
在与所述栅极两侧相邻的所述半导体基板上形成P型源区/漏区。
9.根据权利要求8所述的电荷陷阱存储单元的制造方法，其特征在于，
所述N型阱的形成步骤中，对所述基板注入P+或As+离子；
所述至少二层掺杂层的形成步骤包括以下步骤：
对所述基板注入As+或Sb+离子，以在所述N型阱内形成隧穿诱发层；
对所述基板注入BF2+或In+离子，以在所述隧穿诱发层上方基板表面上形成阈值电压调节层。
10.根据权利要求9所述的电荷陷阱存储单元的制造方法，其特征在于，所述至少二层掺杂层的形成步骤中，在形成所述隧穿诱发层之前进一步包括雪崩诱发层的形成步骤，所述雪崩诱发层通过对所述基板注入P+或As+离子而形成。
11.根据权利要求9所述的电荷陷阱存储单元的制造方法，其特征在于，
所述隧穿诱发层的形成步骤中，
以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的As+或Sb+离子；
所述阈值电压调节层的形成步骤中，
以1～15keV的能量注入5×1012/cm2～7×1013/cm2注入量的BF+2或In+离子。
12.根据权利要求10所述的电荷陷阱存储单元的制造方法，其特征在于，
所述雪崩诱发层的形成步骤包括以下步骤：
以40～80keV能量注入5×1012/cm2～5×1013/cm2注入量的P+或As+离子；
以100～150keV的能量注入和上一步骤相同注入量的相同离子，
所述隧穿诱发层的形成步骤为，
当对所述基板注入P+离子而形成雪崩诱发层时，以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的As+或Sb+离子；
当对所述基板注入As+离子而形成雪崩诱发层时，以15～40keV的能量对所述基板注入5×1012/cm2～5×1013/cm2注入量的Sb+离子，
所述阈值电压调节层的形成步骤为，
以1～15keV的能量注入5×1012/cm2～7×1013/cm2注入量的BF+2或In+离子。
13.一种电荷陷阱存储单元的操作方法，用以对一电荷陷阱存储单元进行程序化操作，其特征在于，该电荷陷阱存储单元包括：
源区/漏区，其内掺有P型杂质；
有源区域，其具有隧穿诱发层，所述隧穿诱发层形成在半导体基板的N型阱内，并掺有N型杂质以与所述源区/漏区形成PN结；
栅极，其形成在所述有源区域的上方；
多层介电层，其形成在所述栅极和所述基板中有源区域之间，并包括电荷陷阱层，
在进行程序化操作时，于所述电荷陷阱存储单元的源区、漏区、栅极和基板的有源区域分别施加预定的偏置电压，藉此在所述N型阱的深耗尽区加速由所述隧穿诱发层带间穿隧的电子，由此引发雪崩现象，再将所述雪崩现象中产生的正孔，从所述N型阱的深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。
14.根据权利要求13所述的电荷陷阱存储单元的操作方法，其特征在于，所述电荷陷阱存储单元在所述N型阱内隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层；所述N型阱的深耗尽区为所述雪崩诱发层的深耗尽区。
15.根据权利要求14所述的电荷陷阱存储单元的操作方法，其特征在于，对所述电荷陷阱存储单元进行擦除操作时，改变所述偏置电压条件，并通过FN隧穿方式将电子由所述有源区域通道注入到所述多层介电层中。
16.根据权利要求14所述的电荷陷阱存储单元的操作方法，其特征在于，对所述电荷陷阱存储单元进行程序化操作时，
于所述源区和漏区均施加规定电压VS，或者仅于其中之一施加规定电压VS，而使另一个浮置；
于所述栅极施加小于所述规定电压VS的电压VG；
于所述有源区域施加大于所述规定电压VS的电压VB。
17.根据权利要求16所述的电荷陷阱存储单元的操作方法，其特征在于，对所述电荷陷阱存储单元进行程序化操作时，将所述电压VS设为0V，将所述电压VG设为-5～-18V，将所述电压VB设为2～10V。
18.根据权利要求15所述的电荷陷阱存储单元的操作方法，其特征在于，对所述电荷陷阱存储单元进行擦除操作时，
于所述有源区域施加规定电压VB；
于所述栅极施加大于所述规定电压VB的电压VG；
使所述源区及漏区均浮置，或者仅使其中之一浮置，而于另一个施加和所述电压VB相同的电压VS，或者均于所述源区及漏区施加和所述电压VB相同的电压VS。
19.根据权利要求18所述的电荷陷阱存储单元的操作方法，其特征在于，对所述电荷陷阱存储单元进行擦除操作时，将所述电压VB设为-10～-20V，将所述电压VG设为0V，并使所述源区和漏极均浮置。
20.一种NAND型闪存阵列，包括至少一个位线，
所述各位线上串联连接有第一选择晶体管、至少二个电荷陷阱存储单元、第二选择晶体管，且其串联方式是各元件中前一元件的源极和后一元件的漏极相吻合；
所述第二选择晶体管的源极电性连接于和所述位线相垂直排列的公共源极线；
所述第一选择晶体管的栅极和第二选择晶体管的栅极分别电性连接于和所述位线交叉排列的第一选择栅极线及第二选择栅极线；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线，
其特征在于，所述电荷陷阱存储单元包括：
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层，所述至少二层掺杂层具有N型隧穿诱发层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，并掺有P型杂质，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域之间，并包括电荷陷阱层。
21.根据权利要求20所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元的隧穿诱发层形成在所述半导体基板上N型阱内。
22.根据权利要求21所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元的有源区域，在半导体基板上N型阱内所述隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层。
23.根据权利要求22所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元的有源区域，在半导体基板上N型阱内所述隧穿诱发层上端进一步包括掺入P型杂质而形成的阈值电压调节层。
24.根据权利要求22所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元的雪崩诱发层的N型杂质为磷或砷；所述电荷陷阱存储单元的隧穿诱发层的N型杂质为砷或锑。
25.根据权利要求21所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元的N型阱杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述电荷陷阱存储单元隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
26.根据权利要求22所述的NAND型闪存阵列，其特征在于，所述电荷陷阱存储单元雪崩诱发层的N型杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述电荷陷阱存储单元隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
27.一种NAND型闪存阵列的操作方法，用以对一NAND型闪存阵列进行程序化操作，其特征在于，
所述NAND型闪存阵列包括至少一个位线，
所述各位线上串联连接有第一选择晶体管、至少二个电荷陷阱存储单元、第二选择晶体管，且其串联方式是各元件中前一元件的源极和后一元件的漏极相吻合；
所述第二选择晶体管的源极电性连接于和所述位线相垂直排列的公共源极线；
所述第一选择晶体管的栅极和第二选择晶体管的栅极分别电性连接于和所述位线交叉排列的第一选择栅极线及第二选择栅极线；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线，
其中，所述电荷陷阱存储单元包括；
源区/漏区，其内掺有P型杂质；
有源区域，其具有隧穿诱发层，所述隧穿诱发层形成在半导体基板的N型阱内，并掺有N型杂质以与所述源区/漏区形成PN结；
栅极，其形成在所述有源区域的上方；
多层介电层，其形成在所述栅极和所述基板中有源区域之间，并包括电荷陷阱层，
在进行程序化操作时，
分别于所述各位线、至少二个字线、第一选择栅极线、第二选择栅极线、公共源极线以及至少二个电荷陷阱存储单元的有源区域施加预定的偏置电压，以从所述至少二个电荷陷阱存储单元中仅选择特定单元，并于所述被选定的特定单元N型阱的深耗尽区，加速由所述隧穿诱发层带间穿隧的电子，以此产生雪崩现象，再将所述雪崩现象中生成的正孔，从所述N型阱的深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。
28.根据权利要求27所述的NAND型闪存阵列的操作方法，其特征在于，所述电荷陷阱存储单元在所述N型阱内隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层；所述N型阱的深耗尽区为所述雪崩诱发层的深耗尽区。
29.根据权利要求28所述的NAND型闪存阵列的操作方法，其特征在于，改变所述偏置电压条件，并以FN隧穿方式由所述有源区域通道将电子注入到所述多层介电层中。
30.根据权利要求28所述的NAND型闪存阵列的操作方法，其特征在于，对所述闪存阵列进行程序化操作时，
于包含所述被选定的特定电荷陷阱存储单元的块中有源区域施加规定电压VB；
于所述被选定的特定电荷陷阱存储单元的源极/漏极和其他单元电性串联连接的位线，施加小于VB的电压VSEL，以此引发带间穿隧和雪崩现象；而于其他位线则施加大于所述电压VSEL、但小于或等于所述电压VB的电压VUNS，以避免产生带间穿隧和雪崩现象；
于所述被选定的特定电荷陷阱存储单元的栅极所电性连接的字线，施加小于所述电压VSEL的电压VPGM，以让在所述单元的有源区域产生的热正孔充分注入到多层介电层中；而于其他字线则施加大于所述电压VPGM、但小于所述电压VSEL的电压VPASS，以让与其相连的单元通道打开、但不致发生热正孔的注入；
于所述第一选择栅极线施加小于所述电压VSEL的电压VSG1，以让第一选择晶体管打开；
于所述第二选择栅极线施加大于所述电压VSEL的电压VSG2，以让第二选择晶体管关闭；
于所述公共源极线施加大于所述电压VSEL、但小于所述电压VB的电压VS，
由此对所述被选定的特定电荷陷阱存储单元进行程序化操作。
31.根据权利要求30所述的NAND型闪存阵列的操作方法，其特征在于，
对所述被选定的特定电荷陷阱存储单元进行程序化操作时，
将所述电压VB设成2～10V；
将所述电压VSEL设成0V，将所述电压VUNS设成和电压VB具有同值；
将所述电压VPASS设成-2～-10V，将所述电压VPGM设成-11～-18V；
将所述电压VSG1设成-5～-10V，将所述电压VSG2设成1～5V；
将所述电压VS设成0V。
32.根据权利要求29所述的NAND型闪存阵列的操作方法，其特征在于，
对所述块中电荷陷阱存储单元进行擦除操作时，
于包含所述特定电荷陷阱存储单元的块中有源区域施加规定电压VB；
于所述块的所有字线施加大于所述电压VB的电压VERS，以在与所述字线电性连接的电荷陷阱存储单元中产生福勒-诺德汉隧穿现象，
由此同时对所述块中电荷陷阱存储单元一并进行擦除操作。
33.根据权利要求32所述的NAND型闪存阵列的操作方法，其特征在于，同时对所述块中电荷陷阱存储单元一并进行擦除操作时，
使每个位线均浮置；
将所述电压VSG1和VSG2设成和所述电压VB具有同值；
使所述公共源极线浮置。
34.根据权利要求32所述的NAND型闪存阵列的操作方法，其特征在于，同时对所述块中电荷陷阱存储单元一并进行擦除操作时，将所述电压VERS设成和所述电压VB相比大16～21V。
35.一种NOR型闪存阵列，包括至少一个位线，
所述各位线上电性连接有至少二个电荷陷阱存储单元的漏极；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线上；
所述至少二个电荷陷阱存储单元的源极分别电性连接于和所述位线交叉排列的至少二个源极线，
其特征在于所述电荷陷阱存储单元包括，
半导体基板；
有源区域，其形成在所述基板上，并构成至少二层掺杂层，所述至少二层掺杂层具有N型隧穿诱发层；
栅极，其形成于所述有源区域上方；
源区及漏区，其相邻于所述栅极设置在所述有源区域中，并掺有P型杂质，且两者间隔开一定距离；以及
多层介电层，其形成在所述栅极和有源区域间，并包括电荷陷阱层。
36.根据权利要求35所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元的隧穿诱发层形成在半导体基板上N型阱内。
37.根据权利要求36所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元的有源区域在半导体基板上N型阱内所述隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层。
38.根据权利要求37所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元的有源区域在半导体基板上N型阱内所述隧穿诱发层上端进一步包括阈值电压调节层，所述阈值电压调节层为掺入P型杂质而形成在所述基板的薄的掺杂层。
39.根据权利要求37所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元雪崩诱发层的N型杂质为磷或砷；所述电荷陷阱存储单元隧穿诱发层的N型杂质为砷或锑。
40.根据权利要求36所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元的N型阱杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述电荷陷阱存储单元隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
41.根据权利要求37所述的NOR型闪存阵列，其特征在于，所述电荷陷阱存储单元雪崩诱发层的N型杂质的峰值掺杂浓度等于或大于5×1017/cm3；所述电荷陷阱存储单元隧穿诱发层的N型杂质的峰值掺杂浓度等于或大于1×1018/cm3。
42.一种NOR型闪存阵列的操作方法，其特征在于，对由以下结构构成的NOR型闪存阵列如下进行程序化操作，
其中，所述NOR型闪存阵列包括至少一个位线，
所述各位线上电性连接有至少二个电荷陷阱存储单元的漏极；
所述至少二个电荷陷阱存储单元的栅极分别电性连接于和所述位线交叉排列的至少二个字线上；
所述至少二个电荷陷阱存储单元的源极分别电性连接于和所述位线交叉排列的至少二个源极线，
其中，所述电荷陷阱存储单元包括：
源区/漏区，其内掺有P型杂质；
有源区域，其具有隧穿诱发层，所述隧穿诱发层形成在半导体基板的N型阱内，并掺有N型杂质，以与所述源区/漏区形成PN结；
栅极，其形成在所述有源区域的上方；
多层介电层，其形成在所述栅极和所述基板中有源区域之间，并包括电荷陷阱层，
对所述NOR型闪存阵列进行程序化操作时，分别于所述各位线、至少二个字线、至少二个源极线及至少二个电荷陷阱存储单元的有源区域施加预定的偏置电压，由此在所述至少二个电荷陷阱存储单元中仅选择特定单元，并在所述被选定的特定单元N型阱的深耗尽区，加速由所述隧穿诱发层带间穿隧的电子，以此引发雪崩现象，再将所述雪崩现象中产生的正孔，从所述N型阱的深耗尽区向基板表面方向加速形成热正孔，并借助于栅极电场，将所述热正孔注入到所述多层介电层中。
43.根据权利要求42所述的NOR型闪存阵列的操作方法，其特征在于，所述电荷陷阱存储单元在所述N型阱内隧穿诱发层下端进一步包括雪崩诱发层，所述雪崩诱发层为掺入N型杂质而形成在所述源区/漏区下方的既深又宽的掺杂层；所述N型阱的深耗尽区为所述雪崩诱发层的深耗尽区。
44.根据权利要求43所述的NOR型闪存阵列的操作方法，其特征在于，对所述闪存阵列进行擦除操作时，改变所述偏置电压条件，并以福勒-诺德汉隧穿方式由所述有源区域隧道将电子注入到所述多层介电层中。
45.根据权利要求43所述的NOR型闪存阵列的操作方法，其特征在于，对所述闪存阵列进行程序化操作时，
于包含所述被选定的特定电荷陷阱存储单元的块中有源区域施加规定电压VB；
于所述被选定的特定电荷陷阱存储单元的漏极所电性连接的位线，施加小于所述电压VB的电压VSEL，以此引发带间穿隧和雪崩现象；而于其他位线则施加大于所述电压VSEL、但小于或等于所述电压VB的电压VUNS，以避免产生带间穿隧和雪崩现象；
于所述被选定的特定电荷陷阱存储单元的栅极所电性连接的字线，施加小于所述电压VSEL的电压VPGM，以让在所述单元有源区域产生的热正孔充分注入到多层介电层；而于其他字线则施加大于所述电压VPGM、但小于所述电压VSEL的电压VPASS，以避免与其相连的单元中产生热正孔注入现象；
并且使所述被选定的特定电荷陷阱存储单元的源极所电性连接的源极线浮置，
由此对所述被选定的特定电荷陷阱存储单元进行程序化操作。
46.根据权利要求45所述的NOR型闪存阵列的操作方法，其特征在于，对所述被选定的特定电荷陷阱存储单元进行程序化操作时，
将所述电压VB设成2～10V；
将所述电压VSEL设成0V，将所述电压VUNS设成和所述电压VB具有同值；
将所述电压VPASS设成-2～-10V，将所述电压VPGM设成-11～-18V。
47.根据权利要求44所述的NOR型闪存阵列的操作方法，其特征在于，对所述块中电荷陷阱存储单元进行擦除操作时，
于包含所述特定电荷陷阱存储单元的块中有源区域施加规定电压VB；
于所述块的所有字线施加大于所述电压VB的电压VERS，以让和所述字线电性连接的电荷陷阱存储单元发生福勒-诺德汉隧穿，
由此同时对所述块中电荷陷阱存储单元一并进行擦除操作。
48.根据权利要求47所述的NOR型闪存阵列的操作方法，其特征在于，同时对所述块中电荷陷阱存储单元一并进行擦除操作时，
于所述每个位线及源极线均施加和所述电压VB具有同值的电压，或者均使其浮置。
49.根据权利要求47所述的NOR型闪存阵列的操作方法，其特征在于，同时对所述块中电荷陷阱存储单元一并进行擦除操作时，将所述电压VERS设成和所述电压VB相比大16～21V。
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