CN1914739A - 绝缘层上覆硅上的nor型信道程序化信道抹除非接触式闪存 - Google Patents
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Abstract
本发明的半导体装置，其具有一个电子抹除式只读存储器(EEPROM)，包含：一个非接触式电子抹除式只读存储器记忆晶胞的阵列，该记忆晶胞位于直行或横列，并位于绝缘层上覆硅。每一个电子抹除式只读存储器记忆晶胞包含：一个汲极区，一个源极区，一个闸极区及一个本体区。该半导体装置更包含：多个闸极线，每个该闸极线连接该电子抹除式只读存储器记忆晶胞的每一列的闸极区，及多个源极线，每个该源极线连接该电子抹除式只读存储器记忆晶胞的每一行源极区。该电子抹除式只读存储器记忆晶胞的每一行源极区与汲极区，均与该电子抹除式只读存储器记忆晶胞的邻接行源极区与汲极区隔离。
Description
技术领域
本发明涉及非挥发性半导体存储器，其具有电性可程序/可抹除功能。特别是指供快闪电子抹除式可程序化只读存储器(EEPROM)用的绝缘层上覆硅上的非接触式存储器。
背景技术
目前已知有多种具有不同记忆晶胞结构，程序化/抹除方法，及阵列组织的闪存。闪存以其程序化/抹除方法程序化/抹除方法，可区分为两种：(1)利用注入信道热电子(channel hot electron，CHE)，进行程序化，并利用富勒-诺得汉穿隧(Fowler-Nordheim tunneling，FN tunneling)进行抹除；及(2)利用富勒-诺得汉穿隧，进行程序化与抹除二者的方式。
方法(1)是闪存最常用的方法，且特别供可抹除可程序只读存储器隧道氧化物(EPROM Tunnel Oxide，ETOX)型闪存用。以信道热电子程序化每个记忆晶胞，需耗超过300微米，因此只有一些位可以一次被芯片上的充电泵程序化。为改善热电子产生效率，汲极接面须为陡接面，且有时必须为p+区覆盖，以强化撞击游离效应。
富勒-诺得汉穿隧可分为源极/汲极边缘富勒-诺得汉穿隧与通道富勒-诺得汉穿隧。边缘富勒-诺得汉穿隧是施加负电压(如：-10伏特)至控制闸极，且施加正电压(如：5伏特)至源极或汲极接面，以便从浮动闸极(floating gate)抽取电子。源极或汲极接面须为较轻且较深接面，以便(a)不崩溃而维持高电压，(b)减低能带-至-能带的穿隧(band-to-band tunneling，BBT)电流，(c)减少热电洞注入，且(d)增加与该浮动闸极重迭的区域。边缘富勒-诺得汉穿隧，每个记忆晶胞，需耗约10纳米，其大部份是因能带-至-能带的穿隧所生的基板漏电流组成。
所有依赖边缘效应(例如边缘程序化与边缘抹去)的记忆晶胞，都要求在源极/汲极接面制程最佳化，以便强化该边缘程序化与边缘抹去效率。一般此种制程最佳化正常导致非对称源极/汲极接面，并使制程复杂。再者，使用边缘程序化且/或边缘抹去记忆晶胞的耐久特性，会因隧道氧化物中被捕捉的电子和/或电洞增加，而随重复程序化/抹去周期而恶化。
经由通道的富勒-诺得汉穿隧，其所有的程序化与抹去机制，耗用最小电流，每记忆晶胞在10皮埃级。因此，大量的快闪晶胞，可同时被芯片上的充电泵所程序化与抹去，该充电泵较边缘程序化与边缘抹去的充电泵为小。记忆晶胞使用均匀信道程序化与信道抹除，因被捕捉的载子受不同电场作用而电性中和，展现最小恶化的耐久特性。因为记忆晶胞在程序化与抹去不依赖源极/汲极边缘，因此源极/汲极接面可为对称性，此亦简化制造过程。
金氧半装置的实体尺寸，将在未来半导体工艺中，接连地减少。若能在绝缘层上覆硅上的晶圆制造，会使得利用块状金氧半装置制造的困难减少许多。
参考美国专利第5,796,142号与第5,885,868号的绝缘层上覆硅上的闪存技艺，能行高密度布局与低功率消耗。利用信道程序化与抹除的记忆晶胞，其耗用极低的电流。该记忆晶胞具有对称性的装置结构。记忆晶胞排列于NOR型非接触式闪存阵列内。每二邻接行共享其间的源极/汲极线。存储器阵列内无场氧化层。记忆晶胞尺寸着实非常小(约4F2)，仅约典型可抹除可程序只读存储器隧道氧化物闪存(ETOX，Eprom Tunnel Oxide)记忆晶胞尺寸的三分之一(约12F2)。图1显示美国专利第5,796,142号与第5,885,868号的闪存记忆晶胞结构。记忆晶胞是在绝缘层上覆硅上的晶圆上制造，包含：硅基板10，氧化层11，及p-型掺杂硅薄膜。每一个记忆晶胞晶体管均由穿隧氧化层薄膜12，第一多晶硅(poly-1)浮动闸极13，二氧化氮(oxide-nitride-oxide，ONO)绝缘薄膜14及第二多晶硅(poly-2)控制闸极(control gate，CG)15组成。n+源极/汲极的形成，是在第一多晶硅浮动闸极13罩幕图案形成后，由砷离子布植达成。两相邻接的晶胞间，共享n+源极/汲极。
图2显示美国专利第5,796,142号与第5,885,868号的闪存装置存储器阵列部的电路图。相邻接的两行间，源极线与汲极线共享。每一行的本体线(如：BLm)，由p-型本体下方的氧化层11与n+源极/汲极线，而绝缘于邻接行的本体线(如：BLm-1与BLm+1)。
记忆晶胞程序化，抹去，与读取偏压值概述于表1。程序化，抹去晶胞的二种操作，是利用浮动闸极与本体间的富勒-诺得汉穿隧效应完成。已知富勒-诺得汉穿隧电流远小于热电子注入电流的差距在数量级。图3a显示记忆晶胞程序化的横截面。若要程序化记忆晶胞，须加正高电压(如：13伏特)于字组线，且须加负高电压(如：-7伏特)于本体线。根据现有技术，须对浮动闸极充电，才能程序化记忆晶胞。浮动闸极的电位，是通过控制闸极-至-浮动闸极(CG-to-FG)及本体-至-浮动闸极(body-to-FG)耦合系数，耦合于控制闸极电压与本体电压。因此，本体与浮动闸极间就有电压差。由富勒-诺得汉穿隧效应，可将电子从晶体管本体，通过隧道氧化物(tunnel oxide)，注入至浮动闸极。根据建议的程序化条件，源极/汲极-至-本体的崩溃电压须大于7伏特。此种大崩溃电压系对将来技艺下，记忆晶胞的实体尺寸缩小，加入重大的条件限制。
表1
| 程序化 | 抹除 | 读取 | |
| WLBLSLDL | 13V-7V0V0V | -13V7V浮动浮动 | Vdd0V0V1V |
然而，当正高电压施加于程序化操作的控制闸极时，会在半导体表面出现反转层(inversion layer)。沿着选择的字组线，所有的记忆晶胞都有信道区。因为相邻接的记忆晶胞，共享其间的源极/汲极线，所以所有的通道区皆相连。选择与非选择的记忆晶胞，其源极/汲极电压皆为0伏特。沿着选择字组线的选择与非选择的记忆晶胞，所有的通道电位皆同，如0伏特。因此美国专利第5,796,142号与第5,885,868号无法适当地进行程序化操作。反转层屏敝本体电位，免受浮动闸极干扰。本体电位对程序化记忆晶胞无作用。程序化操作时，美国专利第5,796,142号与第5,885,868号并未适当考虑，反转层形成的效应。
图3b显示记忆晶胞抹除操作的横截面。抹除记忆晶胞时，须施加负高电压(如：-13伏特)至字组线，并施加正高电压(如：7伏特)至本体线。源极与汲极均浮动。浮动的源极与汲极将由正偏压的p-型本体充电。因为控制闸极为负偏压，半导体表面是在累积区(accumulation region)。浮动闸极电位，通过控制闸极-至-浮动闸极(CG-to-FG)及本体-至-浮动闸极(body-to-FG)耦合系数，耦合于控制闸极电压与本体电压。因此跨越隧道氧化物产生电压差。由富勒-诺得汉穿隧效应，利用隧道氧化物，可将电子从浮动闸极移至晶体管本体。
图4是现有技术美国专利第5,796,142号与第5,885,868号存储器阵列部的布局平面图。场氧化层(field oxide)40提供该装置两相邻存储器阵列区块的绝缘，及存储器阵列区块与外部实体电路的绝缘。在存储器阵列区块内并无场氧化层。第一多晶硅(poly-1)层41定义p-型本体区。在第一多晶硅层41形成罩幕图案，再对n+源极/汲极区42进行离子布植。第二多晶硅(poly-2)层43定义字组线。第一多晶硅层41与第二多晶硅层43的交点，定义浮动闸极46。n+接触(contact)44提供至n+源极/汲极区的电极接触。本体接触45提供至p-型本体区的电极接触。单位记忆晶胞47的尺寸非常小，约4F2，其中F是技术节点的特征尺寸。因为相邻行的记忆晶胞共享其间的源极/汲极线，且存储器阵列区块中无场氧化层存在，所以能达成小记忆晶胞尺寸。
图5a是自图4沿4A-4A’线所取的横截面图。图5b是自图4沿4B-4B’线所取的横截面图。起始材质是p-型绝缘层上覆硅上的晶圆，其由p-型掺杂的硅薄膜，氧化层51，及硅基板50所组成。隧道氧化层52的一层长在绝缘层上覆硅上的晶圆，其后沉积并对第一多晶硅层53形成罩幕图案，之后是以砷离子布植法形成n+源极/汲极线。先沉积第一硼磷硅玻璃(boron phosphosilicate glass，BPSG)层54，接着回焊(reflow)及回蚀(etch back)，形成二氧化氮层55。然后沉积第二多晶硅层56。移除不要的第二多晶硅层56，二氧化氮层55，及第一多晶硅层53后，形成堆栈闸极。接着沉积第二硼磷硅玻璃层57，以覆盖堆栈闸极。形成源极/汲极线的接触开口，本体线与字组线。形成导入接触开口的金属线以连接具有周边电路的记忆晶胞。
图5a的装置结构而言，浮动闸极连接至控制闸极与本体的耦合区相同。二氧化氮层55的有效氧化层厚度，较隧道氧化层52的厚度为厚。控制闸极-至-浮动闸极的耦合率(coupling ratio)低于50％，其较大多数的NOR-型快闪技艺的耦合率为小。程序化/抹除电压须高至足以补偿低控制闸极-至-浮动闸极的耦合率。对于典型的可抹除可程序只读存储器隧道氧化物闪存，耦合率约为65％。浮动闸极通常延伸超过主动区，其称为浮动闸极翼墙(FG wing)，旨在增加耦合率。
美国专利第5,796,142号与第5,885,868号的原始目标对低功率消耗与高密度布局的闪存提供解决方案。记忆晶胞的程序化/抹除(P/E)操作是均匀富勒-诺得汉穿隧程序化与富勒-诺得汉穿隧抹除。记忆晶胞的尺寸很小，即4F2，其约典型可抹除可程序只读存储器隧道氧化物闪存记忆晶胞尺寸的三分之一(约12F2)。不幸的是，因为在程序化阶段诱发的反转层，使得闪存无法正常运作。此外，因为有低控制闸极-至-浮动闸极耦合率，所以现有技术装置也不需要源极/汲极-至-本体接面的大崩溃电压与大程序化/抹除电压。
发明内容
一方面，本发明提供具有电性可抹除可程序化只读存储器的半导体装置，包含：
一个非接触式电子抹除式可程序化只读存储器记忆晶胞的阵列，该记忆晶胞位于直行与横列，并位于绝缘层上覆硅的晶圆，每一电子抹除式只读存储器记忆晶胞包含：一个汲极区，一个源极区，一个闸极区，及一个本体区；
多个闸极线，每个闸极线连接电子可抹除可程序化只读存储器记忆晶胞的一列的闸极区；
多个源极线，每个源极线连接电子可抹除可程序化只读存储器记忆晶胞的一行的本体区与源极区；及
多个汲极线，每个汲极线连接电子可抹除可程序化只读存储器记忆晶胞的一行的汲极区；
其中电子可抹除可程序化只读存储器记忆晶胞的一行的汲极区与源极区绝缘于相邻接行的电子可抹除可程序化只读存储器记忆晶胞的汲极区与源极区。
另一方面，本发明提供一种于半导体装置中，更正电子可抹除可程序化只读存储器记忆晶胞的超出范围门坎电压的方法，包含：
为该电子可抹除可程序化只读存储器记忆晶胞的每一个记忆态的门坎电压，指定一个容忍范围；
于该电子可抹除可程序化只读存储器记忆晶胞，侦测至少一个超出范围门坎电压；及
若该侦测到的超出范围门坎电压逾越该指定的容忍范围，则施加一个正电压脉波至该闸极区。
本发明提供适用于高密度小尺寸闪存的绝缘层上覆硅上的NOR型非接触式闪存。于本发明，“非接触式”的术语意指单位晶胞内的电子可抹除可程序化只读存储器记忆晶胞并无外露的电子接触于源极或汲极区。互补金氧半装置的实体尺寸，将在未来硅工艺持续地减少其尺寸。绝缘层上覆硅的装置，相对于块状硅装置，已展现优越的尺寸化能力。例如，汲极引发能带降低效应(drain-induced barrier lowering，DIBL)与短通道效应均于绝缘层上覆硅的装置降低。若是在绝缘层上覆硅上的晶圆制造电路，则电路效能可增进30％或是功率消耗可减少60％。若装置在绝缘层上覆硅上的晶圆制造，则可减轻块状硅材的互补金氧半装置的许多难题。薄-本体的绝缘层上覆硅将成为未来工艺/装置，在块状的互补金氧半尺寸化限制范围外的一项选择。闪存记忆晶胞的装置尺寸，必须与逻辑互补金氧半装置的尺寸下降的速率一样。因此，未来在绝缘层上覆硅上实做闪存产品，是很自然的事。
本发明的机制，是利用记忆晶胞信道区的富勒-诺得汉穿隧效应，完成程序化与抹除。此种程序化与抹除操作有以下优点：
信道富勒-诺得汉程序化与信道富勒-诺得汉抹除耗用极少电流，每个记忆晶胞在10皮埃级。由经济区域的芯片上的充电泵，可同时程序化与抹除大量的闪存记忆晶胞。相较于其它程序化与抹除机制，此种方式的充电泵区域可做得非常小。因为电源供应电压会持续地随尺寸变小而降低，所以未来小尺寸工艺偏好低程序化与抹除电流。
利用信道富勒-诺得汉穿隧程序化与信道富勒-诺得汉穿隧抹除的记忆晶胞，因为被捕捉的载子，其电性被不同电场中和，所以显示最小恶化的耐久特性(endurance characteristics)。其持久度(data retention)时间，比传统的可抹除可程序只读存储器隧道氧化物型闪存的记忆晶胞，长一个数量级。该传统的可抹除可程序只读存储器隧道氧化物型闪存是以信道热电子注入，进行程序化，及以富勒-诺得汉穿隧进行抹除。因为由双极性富勒-诺得汉穿隧，使得闸极氧化层漏电流降低，因此改善持久度。
记忆晶胞晶体管具有对称的源极/汲极接面。于通道区，由隧道氧化物，进行载子的注入与抽取。近源极或汲极接面边缘，不做载子的注入，亦不为载子的抽取。记忆晶胞因此可为一对称装置。对称装置结构有助于简化制程并降低生产成本。
本发明降低源极/汲极接面所需的高崩溃电压。对本发明之外的大多数闪存言，在程序化或抹除操作时，至少须有源极/汲极接面其中一个维持高崩溃电压(例如7伏特)。但是此种高崩溃电压，对将来技艺的闪存记忆晶胞的实体尺寸缩小，加入重大的条件限制。就本发明言，因为独特的程序化/抹除操作与绝缘层上覆硅上的记忆晶胞的结构，在程序化与抹除操作时，源极-至-本体与汲极-至-本体的电压为零。源极/汲极接面，不须维持比读取状态时的电压高的条件。本发明记忆晶胞的源极/汲极接面，因此可为具陡接搀杂分布的对称低电压接面。是以，可用与低电压逻辑晶体管源极/汲极接面相同制程，制造源极/汲极接面。
本发明提供一种供未来高密度闪存应用的可尺寸化的闪存记忆晶胞结构。本发明的记忆晶胞尺寸约8F2(x-pitch is约4F且y-pitch约2F)，其中F为技术节点的特征尺寸。记忆晶胞尺寸约典型ETOX闪存记忆晶胞的记忆晶胞尺寸的三分之二。ETOX是现今最流行的NOR-型闪存。ETOX一般认定为NOR-型闪存的工业标准。文献中其它具有更小记忆晶胞尺寸的NOR-型闪存例如：DualString NOR(DuSNOR)闪存，其晶胞尺寸为6.4F2(“A Novel Dual String NORMemory Cell Technology Scalable to the 256 Mbit and 1 Gbit Flash Memories”，IEDM Tech.Digest，pp.263-266 1995)及非对称非接触式晶体管(AsymmetricalContactless Transistor，ACT)闪存，其晶胞尺寸为4.3F2(“A New Cell Structurefor Sub-quarter Micron High Density Flash Memory”，IEDM Tech.Digest，pp.267-270，1995)。以上三种闪存记忆晶胞(ETOX，DuSNOR，and ACT)利用通道热电子程序化或是富勒-诺得汉穿隧的二者之一。在汲极边缘，以程序化记忆晶胞。所有的记忆晶胞均要求汲极接面维持高崩溃电压。因为对于源极与汲极接面有不同的要求，所以某些闪存具有非对称的记忆晶胞结构。例如，富勒-诺得汉边缘程序化，汲极接面要求与浮动闸极须有足够重迭。本发明的记忆晶胞晶体管，具有对称的源极/汲极接面。在富勒-诺得汉穿隧程序化与富勒-诺得汉穿隧抹除操作时，源极/汲极-至-本体的电压总为零。源极/汲极接面不须维持高电压。源极/汲极接面可为具陡接搀杂分布的低电压接面。因为对称性晶胞结构与低电压源极/汲极接面，所以本发明可较其它NOR-型的闪存有更佳的尺寸化能力。
本发明提供高速多层晶胞(multi-level cell，MLC)程序化方法，能同时执行多值数据进入多个记忆晶胞的程序化操作。储存能力需求的成长，驱动多位储存高密度闪存的发展。由每一个记忆晶胞数据多位的贮存致能及因硅耗用面积的减少而降低成本，多层晶胞技术能增加储存能力。因为多值数据可于同一列被平行程序化，所以，此种高速程序化方法称为平行多层晶胞程序化(parallel MLC programming)。于本发明，记忆晶胞Vt可被程序化为高值或低值。当记忆晶胞Vt被程序化为高值时，由同时施加不同指定电压至汲极线或源极线，该电压是依输入多值数据至汲极线或源极线而定，而字组线电压固定，可实作平行多层晶胞程序化。因为当字组线是正偏压时，会形成通道区，所以可从汲极线或源极线供应通道电位。当记忆晶胞Vt被程序化为低值时，由同时施加不同指定电压至本体线(或是，若源极线连接至本体线，则为源极线)，该电压是依输入多值数据\而定，而字组线电压固定，可实作平行多层晶胞程序化。因为当字组线负偏压时，半导体表面在累积区(accumulation region)，所以表面电位从本体线取得供应。平行多层晶胞程序化方法，因此能减少程序化时间并降低闸极干扰。
本发明提供位-至-位(bit-to-bit)Vt更正方法，由将超出范围Vt电压带回至正确Vt电压范围内，紧缩Vt电压的分布。当进行后续程序化，抹除及读取时，闪存记忆晶胞的Vt分布会逐渐变宽。于程序化/抹除/读取干扰机制的充电增益与充电损失变动，隧道氧化物捕捉的电荷，及数据维持的议题，可以造成Vt的变动。此种Vt变动的现象，明显地限制非挥发性半导体存储器的程序化/抹除的耐久周期。本发明的记忆晶胞的结构与阵列架构，允许记忆晶胞以逐位的基础，向上调整及向下调整Vt。本发明提供富弹性的Vt微调策略以紧缩Vt的分布。Vt的修正操作以感测操作为起始，以判别已超出Vt范围的记忆晶胞。如果认出高-Vt的记忆晶胞，则会施加程序化脉波(ProgDn)至高-Vt的记忆晶胞，以便向下调整其Vt值。对于MLC记忆晶胞言，当字组线电压固定时，可以同时施加不同的电压至高Vt记忆晶的本体线。如果认出低-Vt的记忆晶胞，会施加程序化脉波(ProgUp)至低-Vt的记忆晶胞，以便向上调整其Vt值。对于MLC记忆晶胞言，当字组线电压固定时，可以同时施加不同的电压至低Vt记忆晶胞的汲极(或源极)线。本发明的逐位Vt修正操作具有以下优点。首先，已在正确的(Vtmin，Vtmax)Vt范围内的记忆晶胞，不会受Vt修正操作所影响。第二，超出范围的Vt，可向上或向下修正以将其带回至正确的Vt范围。第三，所有多阶的Vt修正，可同时进行。本发明逐位的Vt修正方法，能延长闪存的程序化/抹除的耐久周期。
本发明提供适用于绝缘层上覆硅上的NOR型非接触式闪存阵列的制程。本发明绝缘层上覆硅上的记忆晶胞，相对于传统在块材硅上建构的记忆晶胞，有数项优点。第一，本发明的记忆晶胞晶体管，具有对称的源极与汲极接面。想做出二倍扩散的源极或汲极接面，不需额外的光罩步骤。第二，记忆晶胞晶体管的源极/汲极接面，是低电压接面。于程序化及抹除操作时，不要求源极/汲极接面维持高电压。于程序化及抹除操作时，源极/汲极接面电压是零。第三，绝缘层上覆硅上的晶体管的装置绝缘，其由浅沟绝缘层(shallow trenchisolation，STI)与底部氧化层提供。装置绝缘时一般块状硅于闪存，常用的高电压p-井与深n-井，在绝缘层上覆硅均不复存在。这能节省约三个光罩步骤。事实上，在绝缘层上覆硅的闪存制程比大多数的块状闪存制程简单。本发明就NOR型非接触式闪存阵列，提出绝缘层上覆硅的闪存制程。在制造存储器记忆晶胞装置时，只要两个光罩步骤。第一个光罩步骤是定义poly-1的闸极结构，其沿行方向延伸，并利用poly-1层为罩幕。第一个光罩步骤是定义字组线，其沿列方向延伸，并利用poly-2WL为罩幕。此种示范的存储器记忆晶胞制程，是自我对齐制程的四倍。原因是(1)n+源极/汲极区自我对齐poly-1闸极结构，(2)相邻接行间的STI场氧化层，自我对齐poly-1闸极结构，(3)浮动闸极翼墙(旨在增加耦合率)自我对齐poly-1闸极结构，及(4)浮动闸极翼墙我对齐字组线。自我对齐制程以减少光罩步骤，与缩减自微影制程而来的错位(misalignment)，而降低成本。因此，自我对齐制程于制造高密度小尺寸的闪存更有利。
附图说明
图1是现有技术闪存记忆晶胞的结构组态的横截面。
图2是图1的现有技术闪存阵列的电路图。
图3a是显示图1的现有技术闪存记忆晶胞的程序化操作的横截面。
图3b是图1的现有技术闪存记忆晶胞的抹除操作的横截面。
图4是图2的现有技术闪存阵列的存储器阵列部的布局平面图。
图5a是自图44A-4A’线取得的横截面。
图5b是自图44B-4B’线取得的横截面。
图6是本发明闪存记忆晶胞的结构组态的横截面。
图7是本发明存储器阵列部的电路图。
图8a是本发明于程序化态及抹除态的存储器记忆晶胞的门坎电压分布的一实施例的示意图。
图8b是本发明在程序化态及抹除态的存储器记忆晶胞的门坎电压分布的另一实施例的示意图。
图9是本发明的存储器阵列的电路图；其中，于每一行，该本体线连接于该源极线。
图10a是本发明的多层存储器记忆晶胞的门坎电压分布的一实施例的示意图。
图10b是本发明的多层存储器记忆晶胞的门坎电压分布的另一实施例的示意图。
图11a是本发明同时施加不同指定电压至汲极线的平行多层晶胞程序化操作的实施例电路图。
图11b是本发明平行多层晶胞程序化操作的另一实施例电路图；其中，不同指定电压同时施加压源极线(等于本体线)。
图12是多层存储器记忆晶胞扩展门坎电压分布的示意图。
图13是本发明位-至-位的Vt修正操作的流程图；其中，ProgUp与ProgDn操作系定义于表2至表5。
图14是本发明的一实施例绝缘层上覆硅上的NOR型非接触式闪存。
图15是本发明的另一实施例绝缘层上覆硅上的NOR型非接触式闪存。
图16是本发明的一实施例存储器阵列部的布局平面图。
图17a-i是本发明闪存装置的制程不同步骤的存储器记忆晶胞的横截面图。
图18是制造图17a-i的存储器记忆晶胞的处理步骤图。
图19是本发明绝缘层上覆硅上的高电压n-型与p-型金氧半晶体管的平面图。
图20是沿图19的19A-19A’线取得的高电压n-型与p-型金氧半晶体管的装置结构的横截面。
图中：
10硅基板
11氧化层
12穿隧氧化层薄膜
121记忆晶胞
122记忆晶胞
123记忆晶胞
124记忆晶胞
125记忆晶胞
126记忆晶胞
127记忆晶胞
13浮动闸极
131步骤
132步骤
133步骤
134步骤
14绝缘薄膜
1401-1406本地汲极线
1407-1412本地源极线
1413-1418本地本体线
1501-1508本地汲极线
1509-1516本地源极线
1517-1524本地本体线
160场氧化区/浅沟槽绝缘/场氧化层
161第一多晶硅层
162源极区
163汲极区/汲极线
164场氧化层
165poly-2层/字组线层/字组线
166浮动闸极
167短路接触
168接触
169单元记忆晶胞
1701硅基板
1702氧化层
1703单晶硅层
1704场氧化层/闸极氧化层
1705第一多晶硅层
1706氧化缓冲层
1707氮化层薄膜/氮化物层/氮化层
1708闸极结构
1709硅区域
1710源极/汲极区
1711侧边(side walls)/间隙壁/边衬(sidewall spacer)
1712绝缘n+区
1713绝缘n+区
1714二氧化硅层/氧化层/薄膜
1715硼磷硅玻璃层
1716氧化层薄膜
1717硼磷硅玻璃层
1718浅沟槽绝缘
1719侧壁/边衬/翼墙
1720二氧化硅-氮化硅-二气化硅层/二氧化硅-氮化硅-二气化硅薄膜/层
1721第二多晶硅层
1801步骤
1802步骤
1803步骤
1804步骤
1805步骤
1806步骤
1807步骤
1808步骤
1809步骤
1810步骤
1811步骤
1812步骤
1813步骤
1814步骤
1815步骤
1816步骤
1817步骤
1818步骤
1819步骤
190主动区
191闸极
192闸极
193离子布植区
194离子布植区
195离子布植区
196离子布植区
197接触
198接触
200闸极氧化层
201基板
202氧化层
203区
204区
205区
206区
207闸极
208闸极
40场氧化层
41第一多晶硅层
42源极/汲极区
43第二多晶硅层
44接触
45本体接触
46浮动闸极
50硅基板
51氧化层
52隧道氧化层
53第一多晶硅层
54第一硼磷硅玻璃层
55二氧化氮层
56第二多晶硅层
57第二硼磷硅玻璃层
58金属线
60硅基板
61氧化层
62穿隧氧化层薄膜
63浮动闸极
64绝缘薄膜/场氧化层
65控制闸极
66场氧化层
720二氧化硅-氮化硅-二气化硅层
MC0记忆晶胞
MC1记忆晶胞
MC2记忆晶胞
MC3记忆晶胞
MC4记忆晶胞
MC5记忆晶胞
MC6记忆晶胞
MC7记忆晶胞
T1-T6晶体管
T7-T12晶体管
具体实施方式
请详参本发明的实施例与所附图式。本发明以较佳实施例解说，然并不意指本发明仅限于该些个实施例实施。反而是，本发明意指涵括，由本发明权利要求范围与精神所界定的不同的选择，修改与等效物等均属之。再者，本发明以下详细叙述，为使读者充份体会本发明的精神。然而，熟习本发明技艺之人士，无须指明细节，即可得知本发明的实施方式。不影响本发明的必要揭露部份下的其它实施例，于众所皆知的方法，程序，组件与电路，不详细说明。
图6显示本发明的闪存记忆晶胞。存储器记忆晶胞于绝缘层上覆硅上晶圆制造，该晶圆由硅基板60，氧化层61及p-型掺杂的硅薄膜组成。每一个存储器记忆晶胞晶体管为穿隧氧化层薄膜(tunnel oxide film)62，第一多晶硅(poly-1)浮动闸极63，多晶硅间的二氧化氮绝缘薄膜64，及第二多晶硅控制闸极65所组成。于第一多晶硅(poly-1)浮动闸极63罩幕图案形成后，由砷离子布植p-型硅薄膜，形成n+源极/汲极。p-型掺杂的硅薄膜系存储器记忆晶胞的本体。每一存储器记忆晶胞结构具有场氧化层(field oxide，FOX)66，提供相邻存储器记忆晶胞的绝缘。该场氧化层明显地不同于美国专利第5,796,142号与第5,885,868号的闪存记忆晶胞结构，因其相邻存储器记忆晶胞间的皆无场氧化层。虽本发明图6的揭露是基于使用某种材质的堆栈闸极结构，但亦可得知本发明兼容于其它闸极结构，例如，分裂闸极结构。
根据本发明的实施例，源极线与汲极线为埋藏线，即，电子抹除式只读存储器是非接触式。根据本发明的其它优良实施例，电子抹除式只读存储器记忆晶胞的一行的源极区与汲极区，如图6显示，与该电子抹除式只读存储器记忆晶胞的相邻行的源极区与汲极区绝缘，故使该电子抹除式只读存储器记忆晶胞的源极与汲极电压为可寻址，从而完全独立于该电子抹除式只读存储器的邻接记忆晶胞的源极与汲极电压。
在程序化与抹除二者的操作，存储器记忆晶胞利用均匀的通道富勒-诺得汉穿隧。信道富勒-诺得汉穿隧程序化与信道富勒-诺得汉穿隧抹除，耗用非常少的电流，每个记忆晶胞10皮安培(pA)级。因此，大量的闪存记忆晶胞可由经济区域的芯片上的充电泵，程序化与抹除，或者，该充电泵区域相较于其它程序化与抹除机制，可相当地小。利用信道程序化与信道抹除之该存储器记忆晶胞，也于耐久特性显示最小恶化，原因捕捉的载子被不同电场所中和。数据维持时间比传统ETOX存储器记忆晶胞的数据维持时间，长一倍的数量级。传统ETOX存储器记忆晶胞以信道热电子注入程序化，并以富勒-诺得汉穿隧抹除。资料维持能力的改善，是因为闸极氧化层漏电流，受双极富勒-诺得汉穿隧压力影响而减少。(“A Reliable Bi-polarity Write/EraseTechnology in Flash EEPROMs”，IEDM Tech.Digest，pp.111-114，1990).
因为存储器记忆晶胞在程序化或抹除时，不依赖源极/汲极边缘效应，所以该源极/汲极接面可对称。对称装置结构有助于简化制造流程并降低制造成本。
大多数的其它NOR-型闪存装置，在程序化或抹除时，利用边缘效应，例如 汲极-边信道热电子(drain-side channel hot-electron，CHE)程序化，源极-边富勒-诺得汉抹除，及汲极-边富勒-诺得汉程序化。信道热电子程序化每存储器记忆晶胞，会耗用超过300微安培(μA)的电流。因此，一次只有一些位能被经济区域的芯片上的充电泵程序化。边缘富勒-诺得汉穿隧每存储器记忆晶胞，会耗用10奈安培(nA)的电流。边缘富勒-诺得汉穿隧电流，大部分由流至基板的能带-至-能带穿隧(band-to-band tunneling，BBT)电流组成。所有利用边缘程序化或边缘抹除操作的存储器记忆晶胞，要求源极/汲极接面制程最佳化，以强化程序化或抹除的效率。此种最佳化一般导致非对称的源极/汲极接面，其造成制程更加复杂。
图7是本发明存储器阵列部的电路图。EEPROM存储器记忆晶胞分布于阵列的行与列中，且建造于绝缘层上覆硅上的晶圆。每一个EEPROM存储器记忆晶胞包含 汲极区，源极区，闸极区及本体区。存储器记忆晶胞排列于绝缘层上覆硅上的NOR-型额非接触式的闪存阵列。阵列架构唯一的原因是存储器记忆晶胞的所有四个端点(汲极，源极，闸极及本体)皆可由外部通过源极线(source line，SL)，汲极线(drain line，DL)，字组线(word line，WL)及本体线(body line，BL)存取。本发明字组线，电性连接于EEPROM存储器记忆晶胞列的多个闸极区。本发明字组线也可指闸极线。本体线的方向，意指行方向。字组线的方向，意指列方向。须知行列的定义单纯为便于讨论。本体线或字组线之任一，均可定义行方向，反之亦然。
图7的存储器阵列明显不同于美国专利第5,796,142号与第5,885,868号所揭露，因为两相邻行不共享其间的源极/汲极线。本发明每一行均有其汲极线源极线(source line，SL)，及本体线。它们均不共同相邻行。
本发明的唯一阵列结构，对存储器记忆晶胞，提供不同的程序化与抹除操作。依照门坎电压(Vt)改变方向，程序化与抹除操作一般可分两种：(1)程序化至高/抹除至低，及(2)程序化至低/抹除至高。图8a与图8b显示存储器记忆晶胞的程序化与抹除状态中的门坎电压分布。存储器记忆晶胞可被程序化至高Vt状态并抹除至低Vt状态，如图8a所示。存储器记忆晶胞可被程序化至低Vt状态并抹除至高Vt状态，如图8b的显示。本发明的程序化与抹除操作，利用富勒-诺得汉穿隧效应。
第二型(程序化至低/抹除至高)比第一型(程序化至高/抹除至低)更有利，因为第二型没有过度抹除的议题。抹除是闪存的集体区块操作。抹除Vt分布易较程序化Vt分布为广。若一位过度抹除(Vt＜0V)，整个行会变得易于漏电。第二型的存储器记忆晶胞抹除至高Vt态。高Vt记忆晶胞在读取模式断开(off)，因此没有过度抹除的议题。当程序化Vt太低时，第二型可能有过度抹除的议题。因此程序化较抹除的尺寸更小，程序化Vt分布会较抹除Vt分布为紧密。第一型过度抹除的议题，一般较第二型过度抹除的议题更重要。
表2为第一型(程序化至高/抹除至低)典型偏压状况。其包含两程序化状况，两抹除状况，及一个读取状况。程序化一个记忆晶胞的更高Vt，施加正高电压(如：于ProgUp1的8V与于ProgUp2的16V)于字组线(WL)，且施加相当负的高电压(如：于ProgUp1的-8V与于ProgUp2的0V)于汲极线(DL)。因为字组线正偏压，所以半导体表面感应反转层。通道区连接源极与汲极，所以通道电位与源极/汲极电位相同。因反转层的电荷屏敝本体偏压，故其不受浮动闸极干扰。本体偏压于记忆晶胞的程序化并无效果。源极线或汲极线可供应通道电位，而另一个可为浮动式。表2的实施例，自汲极线可供应信道电压，且源极线为浮动式。浮动源极由通道，对汲极电位充电。
表2
| ProgUp1 | ProgUp2 | EraseDn1 | EraseDn2 | Read | |
| WL(sel)WL(unsel)BLSLDL | 8V0V浮动浮动-8V/0V | 16V0V浮动浮动0V/8V | -8V0V8V浮动浮动 | -16V0V0V0V0V | Vdd0V0V0V1V |
对于选择字组在线的记忆晶胞，若不要被程序化，只要施加程序-抑制电压Vinh(如：ProgUp1的0V，及于ProgUp2的8V)至汲极线(或源极线)。相较于需16V程序化记忆晶胞，对于程序-抑制记忆晶胞言，控制闸极-至-信道电压为8V。通道区与浮动闸极间的电场放松了。对通道富勒-诺得汉穿隧言，经验法则说，控制闸极-至-通道偏压改变1伏特，导致程序化或抹除速度改变一个数量级。程序-抑制记忆晶胞的程序化速度，较将被程序化的记忆晶胞的程序化速度慢上8个数量级。因此，程序-抑制记忆晶胞，在程序化阶段不被程序化，通常就在10毫秒(mili-seconds，ms)内完成。
在程序化操作时，程序化脉波跟着所谓的程序化验证额感测操作。若记忆晶胞Vt高于事先决定的目标值，则记忆晶胞通过程序化验证，且此记忆晶胞将被认定为已经被程序化过的。于下个程序化脉波，会施加程序-抑制电压至汲极线，以减少在程序化记忆晶胞的电子压力。程序化脉波会持续施加至选择字组线(WL)与汲极线(DL)，直到所有的要被程序化的存储器记忆晶胞，都通过程序化验证。通常的作法是，在字组线(WL)与/或汲极线(DL)的波形脉波宽度与/或脉波高度，随程序化脉波数目增加，而逐步增加。
为抹除记忆晶胞至较低Vt，施加负高电压(如于EraseDn1的-8V及于EraseDn2的-16V)至字组线(WL)，且施加相当正的高电压(如于EraseDn1的8V与EraseDn2的0V)至本体线(BL)。由于负的控制闸极电压，所以半导体表面位于累积区。表面电位由本体偏压决定。源极/汲极偏压与本体偏压相同(如EraseDn2的状况)，或者均可为浮动(如EraseDn1的状况)。当源极与汲极浮动，因为顺向偏压的源极/汲极p-n接面，它们充电至接近本体偏压的电位。
第二型的典型偏压状况，显示于表3的程序化至低/抹除至高，其包含两种程序化状况，两种程序化抹除状况，及一种读取状况。为程序化记忆晶胞至较低Vt，要施加负高电压(如：于ProgDn1的-8 V与于ProgDn2的-16V)至字组线(WL)，及施加相当正的高电压(如：于ProgUp1的8V与于ProgUp2的0V)于本体线(BL)。因为负控制闸极电压，所以半导体表面位于累积区。表面电位与本体偏压相同。源极/汲极电压不影响记忆晶胞的程序化，所以汲极可浮动。因为顺向偏压的源极/汲极p-n接面，所以浮动源极/汲极会充电至接近本体偏压的电位。
表3
| ProgDn1 | ProgDn2 | EraseUp1 | EraseUp2 | Read | |
| WL(sel)WL(unsel)BLSLDL | -8V0V8V/0V浮动浮动 | -16V0V0V/-8V浮动浮动 | 8V0V浮动浮动-8V | 16V0V浮动浮动0V | Vdd0V0V0V1V |
对于选择字组在线不要程序化的记忆晶胞而言，施加程序-抑制电压Vinh(如：于ProgDn1的0V与于ProgDn2的-8V)于本体线。对于程序-抑制记忆晶胞而言，控制闸极-至-本体的电压仅8V，相较下，程序化记忆晶胞需16V。程序-抑制记忆晶胞的程序化速度，较程序化记忆晶胞慢约8个数量级。因此，不会程序化程序-抑制记忆晶胞。
在程序化操作，若记忆晶胞Vt低于某事先决定的目标值时，该记忆晶胞会通过程序化验证，且该记忆晶胞被认为是经程序化过的。下个程序化脉波，会施加程序-抑制电压至本体线，以降低程序化过的记忆晶胞的电性压力。程序化脉波会持续施加至选择的字组线(WL)与本体线(BL)，直到所有要程序化的记忆晶胞，通过程序化验证为止。通常做法是字组线(WL)与/或本体线(BL)的脉波高度与/或脉波宽度，会随程序化脉波数目增加而逐渐增加。
为抹去记忆晶胞至较高Vt，施加正高电压(如：于EraseUp1的8V与于EraseUp2的16V)至字组线，且施加相当负的高电压(如：于EraseUp1的-8V与于EraseUp2的0V)于汲极线(DL)。在半导体表面，正字组线电压会感应得到反转层。信道区连接源极与汲极，所以通道电位与源极与汲极的电位相同。本体偏压不影响记忆晶胞的程序化，所以本体系浮动。表3所示的源极线或汲极线是二者之一浮动。浮动源极经由连接源极与汲极的通道，对汲极的电位充电。
在程序化阶段，如表2与表3所示，未被选择字组线(包含：于未被选择区块中的字组线)为0V。若源极线(SL)，汲极线(DL)或本体线(BL)不为0V，选择区块中的未被选择字组线额存储器记忆晶胞可能会经历程序化扰动。若区块有256条字组线，未被选择额记忆晶胞，可能会经历255(＝256-1)次的程序化扰动。根据表2与表3，未被选择额记忆晶胞，最大额控制闸极-至-通道(或控制闸极-至-本体)电压为8V。程序化扰动较程序化过程晶胞可能会经历程序化扰动。若区块有256条字组线，未被选择的记忆晶胞，要慢上8个数量级。相较于108，255的数可忽略，因此程序化扰动不是我们关心的重点。
根据本发明，程序化与抹除操作二者均利用均匀通道富勒-诺得汉穿隧效应，其几乎不消耗电流，每记忆晶胞10皮安培(pA)。大量的快闪记忆晶胞，可同时被经济区域额芯片上充电泵程序化与抹除。其所用额充电泵，较信道热电子(CHE)程序化，及边缘富勒-诺得汉抹除的充电泵小得多。较小的充电泵节省硅面积并降低成本。虽然通道热电子程序化，较富勒-诺得汉程序化快上3个数量级，典型是信道热电子5μs对上富勒-诺得汉5ms。通道热电子程序化耗大得多之电流，因为程序化效率非常差，典型值是每记忆晶胞300μA。只有小部份从信道电流来的电子，得到足够能量跨越氧化层/硅电位障碍，并注入浮动闸极。因消耗大电流，所以仅有少量的位，典型值是8位(＝1字节)，可一次被经济区域的芯片上的充电泵所程序化。另一方面，程序化信道的存储器尺寸，从一位至一字组线，而字组线可由数千个字节成。虽然信道程序化的程序化速度，较信道热电子程序化为慢，但是该程序化的尺寸，远大于通道热电子程序化的尺寸。信道抹除的存储器尺寸，从一个字组线，数字组，一区块至整个芯片。程序化与抹除的尺寸，基本上由阵列组态与应用决定，且不受限于程序化与抹除的电流。
本发明在程序化/抹除/读取的操作，源极/汲极-至-本体额接面，并无高电压。源极/汲极接面不需维持高崩溃电压。源极/汲极接面可为低电压接面，并且可使用与制造低电压逻辑晶体管的源极/汲极接面，相同的制程。源极/汲极接面可为对称性。对称性的装置结构，明显有助于简化制程并降低制造成本。大多数靠边缘效应，行程序化和/或抹除的闪存记忆晶胞，具有非对称性的源极/汲极接面。就此独一无二的特征，本发明明显不同于大多数其它闪存。
未来工艺会使闪存记忆晶胞的实体尺寸持续向下减少。逻辑装置与存储器记忆晶胞额源极/汲极接面深度，必须随尺寸变小而减小，以抑制短通道效应。浅接面额接面崩溃电压会减少。电源供应电压Vdd，亦以同信道长度缩减的速率而缩减，以维持通道中与门极氧化层中的定电场。因为电源供应电压也减少，所以接面崩溃电压的减少，不会是逻辑装置的问题。过去十年，闪存记忆晶胞的隧道氧化层厚度已从110降至80。基于数据维持的考虑，隧道氧化层厚度尺寸下降速度远慢于逻辑装置。程序化/抹除高电压随隧道氧化层尺寸下降速度而缓慢下降。本发明外的其它闪存，源极/汲极接面的至少要维持高电压，如7V。高接面崩溃电压的要求，限制未来高密度闪存记忆晶胞的尺寸减小。
传统堆栈-闸极闪存记忆晶胞，电荷存在于poly-1浮动闸极。于单一节点的储存电荷特别易于失败，原因是隧道氧化物的颜色异常可能会产生放电路径，并造成数据维持问题。
一种方式改善是，利用氮化硅捕捉区域电荷的(如：亚硝酸硅半导体(多晶硅-氧化物-氮化物-氧化物-硅)闪存装置。另一种方式改善是，利用分布的电荷贮存，例如：大密度的离散硅，锗，或金属纳米晶体充电贮存位置。相较于传统堆栈闸极闪存装置，捕捉区域电荷与纳米晶体装置提供数项优点，例如：较薄的隧道氧化层，较较低的程序化/抹除电压，及较高的操作速度。本发明，充电储存媒介可为多晶硅，区域电荷捕捉材质(例如：氮化硅)，或纳米晶体。可将说明书的描述，用于具有多晶硅浮动闸极的传统堆栈闸极闪存记忆晶胞，以及区域电荷捕捉，或纳米晶体的闪存记忆晶胞。
本发明表2与表3的所有程序化/抹除/读取操作，源极额电位与本体电位同。源极线与本体线因此绑在一起。图9显示于每行的两端，本体线电性连接源极线。图9的例子，区块有32条字组线。由于n+源极区与p+井阀门(well tap)上形成的接合接触，p-型本体可电性短路至n-型源极区。每行垂直的交互连接数(正交于水平字组线)因此可从三(源极线，汲极线，及本体线)降到二(源极线与汲极线)。因为源极线与本体线系电性连接，其可为源极线，或本体线。本实施例利于放松垂直的交互连接的要求，并简化Y-选择闸极电路。
当本体线连接至源极线时，会简化存储器记忆晶胞操作状况。表4与表5分别是表2与表3的简化版本。存储器记忆晶胞操作利用富勒-诺得汉穿隧效应，行均匀信道程序化与均匀信道抹除。存储器记忆晶胞可程序化至高Vt态，并抹除至低Vt态，如：表5所显示。将记忆晶胞Vt向上移，施加正控制闸极电压，则会在半导体表面形成一通道。通道电位可自源极线或汲极线供应。如表4与表5的例子，通道电位可自源极线或汲极线供应，如：ProgUp1，ProgUp2，EraseUp1，及EraseUp2的操作。如表4与表5不要求源极与汲极接面的高崩溃电压。源极与汲极接面可为低电压的浅接面，可用与逻辑晶体管相同的制程来制造。此特点使本发明在未来工艺中，闪存能持续降低尺寸至小范围。
表4
| ProgUp1 | ProgUp2 | EraseDn1 | EraseDn2 | Read | |
| WL(sel)WL(unsel)SL(＝BL)DL | 8V0V浮动-8V/0V | 16V0V浮动0V/8V | -8V0V8V浮动 | -16V0V0V0V | Vdd0V0V1V |
表5
| ProgDn1 | ProgDn2 | EraseUp1 | EraseUp2 | Read | |
| WL(sel)WL(unsel)SL(＝BL)DL | -8V0V8V/0V浮动 | -16V0V0V/-8V浮动 | 8V0V浮动-8V | 16V0V浮动0V | Vdd0V0V1V |
NOR-型非接触式闪存架构类似美国专利第6,438,030号的图9。其存储器记忆晶胞在块状硅上制造，而非绝缘层上覆硅上。阵列的每一行位于隔离的p-井内。同一行的其存储器记忆晶胞共享该p-井，但不同行不共享。每行的p-井由0.35-0.65μm深的渠沟绝缘所分开。渠沟要比装置绝缘的p-井深。该制程需提供两种渠沟绝缘-浅渠沟绝缘用于低电压逻辑装置，深渠沟绝缘用于高电压存储器记忆晶胞。额外的深渠沟绝缘不可避免增加存储器记忆晶胞尺寸与制程复杂度。因为接面崩溃电压的要求，p-井不能太浅。根据其程序化/抹除条件，p-井到下方深n-井接面的接面崩溃电压要大于8V。程序化/抹除操作是均匀信道程序化/抹除均匀通道，其耗用极小电流。程序化操作增加存储器记忆晶胞Vt，并且抹除操作减少存储器记忆晶胞Vt。建于块状硅上的存储器阵列，有大面积的p-井到深n-井接面电容。每次程序化/抹除脉波，接面电容必须充电和放电。程序化/抹除电流位准因而增加。另方面，绝缘层上覆硅的装置，具有小区域的源极/汲极-至-本体接面电容，而非p-井到深n-井接面电容。总结，相较于本发明，美国专利第6,438,030号的块状硅的闪存存储器记忆晶胞区域较大，制作程序更复杂，制作成本更高，接面电容更大，程序化/抹除电流位准更高，且较不能改变尺寸。
可携式计算与电信市场的成长要求，驱动高密度闪存存储器的发展。过去几年，因制程进步与多层单元能力，使得储存能力显著增加。多层单元意指一个存储器记忆晶胞具有储存超过一个位的能力。多层单元(multi-levelcell，MLC)技术，由每个存储器记忆晶胞储存多位，降低硅面积消耗，因而降低成本。每个记忆晶胞二个位的多层单元，须于存储器记忆晶胞内正确储存与判别四个不同门坎电压的位准。当Vt位准数目增加时，两相邻Vt的位准的区间，也不可避免地会减少。
每个存储器记忆晶胞能储存两个位的数据，并且能置于图10a与图10b的门坎电压的状态。本发明，抹除状态可为低-Vt态或高-Vt。当抹除状态为低-Vt态，图10a说明介于储存数据与门坎电压，每记忆晶胞储存两个位的分布关系。图10b说明，当抹除状态为高-Vt态，介于储存数据与门坎电压，每记忆晶胞储存两个位的分布关系。假设“11”资料表示抹除状态。三个程序化状态包含“10”，“00”，及“01”。对两相邻Vt位准，仅一位不同。因此，由于程序化额扰动，电荷损失，或其它不良效应所致，存储器记忆晶胞的Vt位移至邻近Vt态。
对CHE程序化，存储器记忆晶胞Vt可受字组线电压的精确控制。为以CHE程序化达成多层储存，位线储存电压固定，且字组线电压随要储存的多层数据而变。比起平行MLC程序化，循序的程序化操作有较长的程序化时间，与更高的程序化扰动。平行MLC程序化方法在美国专利第5,995,412号减少MLC程序化时间。该方法，字组线电压固定，同时施加特定电压于位线，以程序化多层数据于存储器记忆晶胞。位线电压由基于输入多层数据于闩锁电路的位线电压产生电路提供。平行MLC程序化方法，适于位线电压可精确控制程序化Vt的闪存。一例是NAND闪存，其使用富勒-诺得汉穿隧效应程序化。字组线电压与位线电压的差异决定程序化Vt。若字组线电压固定，则位线电压有控制权。
本发明记忆晶胞的程序化是信道富勒-诺得汉穿隧效应。记忆晶胞Vt程序化可至较高或较低值。当记忆晶胞Vt程序化至较高值，平行MLC程序化的实做可为同时施加不同的、基于输入多层数据(multilevel data)的特定电压至汲极线或源极线(如图11a所示)。因为当字组线正偏压时，形成信道区，信道电位可从汲极线或源极线取得供应。对平行MLC程序化的美国专利第5,995,412号，仅位线，即汲极线是以供应不同特定电压，以将多层数据程序化至存储器记忆晶胞。
当进行富勒-诺得汉穿隧时，程序化Vt依靠隧道氧化层的电性压力。该压力是由字组线电压与信道的电压差轮流决定。图11a显示平行MLC程序化的一例，其中程序化操作是表4的ProgUp2。于程序化操作是，存储器记忆晶胞Vt移至较高值。四种存储器记忆晶胞的起始与终止态显示于下方的表6。
表6
| 记忆晶胞 | MC0 | MC1 | MC2 | MC3 |
| 起始Vt起始态 | 1V(11) | 1V(11) | 1V(11) | 1V(11) |
| 终止Vt终止态 | 1V(11) | 2V(10) | 3V(00) | 4V(01) |
进行平行MLC程序化之前，所有存储器记忆晶胞要在抹除态，即“11”态，1V的Vt。存储器记忆晶胞MC0之Vt维持“11”的储存数据不变，即抹除态。存储器记忆晶胞MC1即将以“10”的数据程序化，是第一程序化态。存储器记忆晶胞MC2即将以“00”的数据程序化，是第二程序化态。存储器记忆晶胞MC3即将以“01”的数据程序化，是第三程序化态。在程序化脉波，如图11a的16V，字组线电压固定。字组线电压可随程序化脉波数目增加，确保慢速位的程序化。汲极(或源极)线分别供应8V，2V，1V，及0V给存储器记忆晶胞MC0，MC1，MC2，及MC3。控制闸极-至-信道电压为8V，14V，15V，及16V。分别给存储器记忆晶胞MC0，MC1，MC2，及MC3。现今闪存技术的通道FN穿隧，经验法则是控制闸极-至-通道偏压有1 V改变，会导致程序化Vt的1V改变。因此，存储器记忆晶胞MC1，MC2，及MC3的程序化Vt，将会差开约1V。若储存数据与输入数据一致，程序-抑制电压，如图11a的8V，将施加于MC0的汲极线。美国专利第5,995,412号揭示对不要程序化的位的位线浮动。浮动节点耦合至某电压，通常接地，即0V。来自现有技术的浮动位线观念不适用本发明，因为程序-抑制电压(program-inhibit voltage)不能为非0V。本发明图11a的浮动位线不能抑制存储器记忆晶胞的程序化。
图11b显示平行MLC程序化的另一例。程序化操作是表5的ProgDn1。四种存储器记忆晶胞的起始与终止态显示于下方的表7。
表7
| 记忆晶胞 | MC4 | MC5 | MC6 | MC7 |
| 起始Vt起始态 | 4V(11) | 4V(11) | 4V(11) | 4V(11) |
| 终止Vt终止态 | 4V(11) | 3V(10) | 2V(00) | 1V(01) |
进行MLC平行程序化前，所有记忆晶胞均位于抹除态，即“11”态，有4V的高Vt。记忆晶胞MC4Vt，维持“11”的储存数据不变，为抹除态。记忆晶胞MC5以“10”的数据程序化，为第一程序化态。记忆晶胞MC6以“00”的数据程序化，其为第二程序化态。记忆晶胞MC7以“01”的数据程序化，其为第三程序化态。字组线电压固定于程序化脉波，如图11b的-8V。汲极线浮动。本体线，其以0V，6V，7V，与8V的电压分别供应记忆晶胞MC4，MC5，MC6，与MC7连接本体线。控制闸极-至-本体电压8V，14V，15V，及16V，分别给记忆晶胞MC4，MC5，MC6，及MC7。经验法则说，记忆晶胞MC5，MC6，及MC7的程序化Vt大约分开1伏特。若储存数据与输入数据一致，则图11a的s0V的程序-抑制电压(program-inhibit voltage)，将施加于记忆晶胞MC4的本体线。
当存储器记忆晶胞Vt程序化至较低值时，平行MLC程序化的实作，如图11b所示，可同时施加基于输入多层数据的不同电压至本体线(或者，若源极线连至本体线时，则可源极线)。因为当字组线负偏压时，半导体表面位于累积区，表面电位自本体线取得供应。于美国专利第5,995,412号的平行MLC程序化，未包含本体线施加不同程序化电压的情形。
以数据程序化多层闪存而言，如图10a与图10b所示，Vt分布紧密，且完全分开。然而，于后续程序化，抹除与读取操作重复执行下，如图12所示，Vt分布逐渐变宽。Vt变动的原因是程序化，抹除与读取扰动机制中的电荷增益与电荷损失，隧道氧化层捕捉额电荷，与资料维持议题。此现象亦发生于一般单层单元(Single Level Cells，SLC)，其每一个记忆晶胞存一位。然而，此现象于多层闪存更严重，闪存其中于个别Vt分布间的间距(intervals)更窄。
本发明，EEPROM存储器记忆晶胞的存储器状态的程序化，可施加第一组一个或多个电压于闸极线，并且，抹除，可施加第二组一个或多个电压于闸极线。第一组电压可高于或低于第二组电压。第一组电压可为正，第二组电压可为负。反言之，第一组电压可为负，第二组电压可为正。
EEPROM存储器记忆晶胞的程序化，由施加第一组二个或更多个电压于闸极线，可至二个或多个存储器状态。同列EEPROM存储器记忆晶胞，可程序化至二或多个存储器状态，由二个或更多个电压于不同源极线，并加定电压于连接该列EEPROM存储器记忆晶胞的闸极线。类似地，同列EEPROM存储器记忆晶胞，可程序化至二个或多个存储器状态，利用二个或更多个电压于不同汲极线或本体线，并加定电压于连接该列EEPROM存储器记忆晶胞的闸极线。
图12为Vt分布的一构个例，其中抹除态是低-Vt态。因逆向电荷增益与电荷损失效应，Vt分布已扩展。除了不要求Vtmax的“01”的最高Vt位准外，每一个Vt位准有上限Vtmax与下限Vtmin。存储器记忆晶胞Vt要在范围内，即Vtmin＜Vt＜Vtmax，使得储存数据于感测操作时，如：程序化验证，抹除验证，及读取，能正确判读。每二相邻Vt位准为一间距分开。一般言，间距中心是两相邻态的边界线。边界线标为Vtmid，1x，Vtmid，x0，与Vtmid，0x于图12。存储器记忆晶胞Vt不应落入间距区(interval region)。然而，若存储器记忆晶胞Vt不越过边界线至相邻态时，存储器记忆晶胞为可修复。
位-至-位Vt的修正操作，亦为更新操作(refresh operation)，见于美国专利第6,226,198号，旨在紧缩Vt分布。更新操作以一弱抹除脉波，施加于字组线，以将所有于该字组在线的存储器记忆晶胞的Vt往上移约0.2V。程序化操作接着施加于高于Vtmax的Vt记忆晶胞，以降低其Vt值。类似更新操作的执行，重复于多层储存的每一层。美国专利第6,226,198号的更新操作有三大缺点。第一，所有记忆晶胞Vt’s受弱抹除脉波影响，即使Vt’s已在(Vtmin，Vtmax)的分布范围内亦然。第二，记忆晶胞Vt仅可，以位-至-位程序化操作向下移动。第三，更新操作要重复于多层单元的每一层。
一般言，闪存，程序化操作进行是位-至-位，且抹除操作是以同时一区块或整个阵列进行。抹除操作不适用位-至-位方式。程序化操作可将记忆晶胞Vt向上移(如CHE程序化)或向下移(如边缘FN穿隧，但不可同时二者。本发明记忆晶胞结构与阵列架构，允许记忆晶胞Vt，以位-至-位方式，向上修或下修。本发明提供不同程序化操作(如表2至表5的ProgUp1，ProgUp2，ProgDn1，及ProgDn2)，其弹性Vt微调策略，能紧缩Vt分布。
本发明位-至-位Vt修正方法，能紧缩Vt分布。由将逾越范围的Vt带回(Vtmin，Vtmax)范围。图13显示位-至-位Vt修正操作的流程图。Vt修正操作的开始，是一连串的感测操作(步骤131)，判别逾越范围的Vt。感测操作中，不同电压，如：Vtmin，11，Vtmax，11，Vtmid(10，11)，等，是循序施加至选择的字组线。逾越范围的Vt记忆晶胞，高于Vtmax或低于Vtmin的，都会被判别。高于Vtmax的Vt记忆晶胞标为121，122，与123于图12，分别对应“11”，“10”，与“00”的状态。低于Vtmin的Vt记忆晶胞标为124，125，126，与127于图12，分别对应“11”，“10”，“00”，与“01”的状态。若无逾越范围的Vt记忆晶胞，Vt修正操作停止(步骤132)。若判别高Vt记忆晶胞，一个或多个程序化脉波(步骤133)，施加于高Vt记忆晶胞，以紧缩Vt分布。此处可用，表3与表5的程序化操作ProgDn1与ProgDn2。类似于平行MLC程序化，固定字组线电压，同时施加不同电压于高Vt记忆晶胞的本体线。所有的不同层的高Vt记忆晶胞，均同时修复。若判别低Vt记忆晶胞，一个或多个程序化脉波(步骤134)，施加于低Vt记忆晶胞，以修改Vt。此处可用，表2与表4的程序化操作ProgUp1与ProgUp2。类似于平行MLC程序化，固定字组线电压，同时施加不同电压于低Vt记忆晶胞的汲极(或源)线。所有的不同层的低Vt记忆晶胞，均同时修复。
本发明的位-至-位Vt修正操作，已无美国专利第6,226,198号的三项像主要缺点。第一，已在正确(Vtmin，Vtmax)之Vt范围内的记忆晶胞Vt，不受Vt修正操作影响。第二，逾越范围的Vt可向上或向下修回到正确之Vt范围。第三，所有多层的Vt修正，均同时进行。以上的Vt修正操作，不限于MLC，可用于单层单元(single level cells，SLC)。
图14是本发明绝缘层上覆硅上的NOR型非接触式闪存阵列。阵列分成区块或区间(sectors)。在此记忆晶胞阵列，本地汲极线1401-1406，亦叫次-汲极线(sub-drain lines)，每个连接同行的记忆晶胞的汲极。本地汲极线也经由汲极选择晶体管(drain select transistors)T1-T6，其又称为全域汲极线(global drainlines)，连接个别主汲极线DLm-1-DLm+1。本地源极线1407-1412，亦叫次-源极线(sub-source lines)，每个连接同行的记忆晶胞的源极。本地源极线也经由源极选择晶体管(drain select transistors)T7-T12，其又称为全域源极线(globalsource lines)，连接至个别主源极线SLm-1-SLm+1。本地本体线(body lines)1413-1418，又称为次-本体线(sub-body lines)，每个均连接同行的记忆晶胞的本体。本地本体线1413-1418的每个连接本地源极线1407-1412于该行的两端。因此，主源极线SLm-1-SLm+1也叫主本体线或全域本体线BLm-1-BLm+1。甚者，同列记忆晶胞的控制闸极，在区块0中，共同连接对应的字组线WL0(0)-WL31(0)，且在区块n中，共同连接对应的字组线WL0(n)-WL31(n)。在区块0中，汲极选择闸极信号线DT(0)连接汲极选择T1-T3的每一个闸极。在区块n中，汲极选择闸极信号线DT(n)连接汲极选择T4-T6的每一个闸极。在区块0中，源极选择闸极信号线ST(0)连接源极选择晶体管T7-T9的每一个闸极。在区块n中，源极选择闸极信号线ST(n)连接源极选择晶体管T10-T12的每一闸极。
图14为汲极选择晶体管T1-T6与源极选择晶体管T7-T12是全皆n-通道金氧半晶体管。图14的阵列架构，可支持表4ProgUp2/EraseDn1与ProgUp2/EraseDn2及表5ProgDn1/EraseUp2程序化/抹除操作。在上述记忆晶胞的操作，不用加负电压至SL，DL，与BL。所有加至SL，DL，和BL的电压为正电压或0V。高-电压n-信道金氧半晶体管可做选择闸极晶体管T1-T12。程序化/抹除操作，可能施加负电压于SL，DL，及BL。选择闸极电路需有n-与p-通道金氧半晶体管控制负电压。选择闸极电路变得，较图14的电路更复杂。
图14的阵列区块，每一个本地源极线有一个全域源极线，且每一个本地汲极线有一个全域汲极线。本地源极线与本地汲极线，在非接触式阵列以埋藏n+扩散(稍后解说)制成。全域源极线与全域汲极线由互连的金属线制成，例如，金属的第一层，即metal-1，可降低串联电阻。为降低记忆晶胞的尺寸，使用行译码策略(a column decoding scheme)以便记忆晶胞的x-间距不受限于图15的金属间距。图15是本发明绝缘层上覆硅上的NOR型信道程序化信道抹除非接触式闪存阵列的实施例。图15的存储器阵列，本地汲极线1501-1508，通过汲极选择晶体管T1-T8，连接全域汲极线DLm-DLm+1。本地源极线1509-1516，通过源极选择晶体管T9-T16，连接全域源极线SLm-SLm+2。本地本体线1517-1524的每个连接本地源极线1509-1516于该行的两端。区块0中，同行的记忆晶胞的控制闸极，共同连接对应字组线WL0(0)-WL31(0)；区块n中，同行的记忆晶胞的控制闸极，共同连接对应字组线WL0(n)-WL31(n)。汲极选择闸极信号线DT1(0)，DT2(0)，DT1(n)，与DT2(n)，连接汲极选择晶体管T1-T8的闸极。源极选择闸极信号线ST1(0)，ST2(0)，ST1(n)，与ST2(n)连接源极选择晶体管T9-T16的闸极。在一个阵列区块中，两本地汲极线，通过汲极选择晶体管，连接一个全域汲极线，且两本地源极线，通过源极选择晶体管，连接一个全域源极线。全域汲极线数目与全域源极线的数目，可降为一半。存储器记忆晶胞的x-间距因此不受限于金属间距。当用行解码策略，每一个全域汲极线，通过汲极选择晶体管，可连接2n本地汲极线；且每一全域源极线，透过源极选择晶体管，可连接2n本地源极线，其中n为正整数。
图16为本发明存储器阵列部的实施例布局平面图。场氧化层160提供存储器阵列区块与周边电路，如选择闸极电路的装置绝缘。场氧化层160亦提供相邻存储器阵列区块的装置绝缘。场氧化层160以相同于场绝缘的制造步骤产生于周边区，如浅沟绝缘层(shallow trench isolation，STI)。poly-1层161定义p-型本体区。n+源极区162与n+汲极区163的产生，是poly-1161完成罩幕图案后，经n+离子布植而成。n+源极区162与n+汲极区163分别为本地源极线，与本地汲极线，显示于图14与图15的阵列架构。场氧化层164自我对齐poly-1层161。场氧化层区域164的产生，系自我对齐浅沟绝缘层(self-aligned shallow trenchisolation，SA-STI)制程。自我对齐浅沟绝缘场氧化层(SA-STI field oxide)164提供每二相邻行的电性绝缘。poly-2层165定义字组线。poly-1层161与poly-2层165的交叉处定义浮动闸极166。p-型本体与n+源极162连接于短路接触(butting contact)167。汲极接触168接触n+汲极区。单元记忆晶胞(unit cell)169尺寸约8F2(x-间距约4F且y-间距约2F)，其中F是最小几何特征。
“非接触式”阵列之名是因为单元记忆晶胞169没有包含汲极或源极接触。本地源极线162，其通过于阵列两端的接触167，连接源极线。本地汲极线163，其通过阵列两端的接触168，连接全域汲极线。源极区162与汲极区163称为埋藏层(buried layers)，因为其皆埋藏于poly-2字组线165下。检视图17i的最终装置结构而可明了。另一方面，典型多晶硅闸极金氧半场效晶体管，二者的源极与汲极自我对齐多晶硅闸极，且皆未埋藏于多晶硅闸极下。
本发明，每栏皆有其自身n+源极区162与n+汲极区163，其皆未共享相邻行。每二相邻行，由其间的场氧化层164电性绝缘。上述的唯一特征明显区隔本发明与现有技术美国专利第5,796,142号与第5,885,868号，原因是每一对二相邻行，共享其间的n+源极/汲极区，且无场氧化层以电性绝缘二相邻行。
本发明非挥发性半导体存储器装置的制造方法，参照图17a-i与图18阅读说明。图17a-i为存储器记忆晶胞结构，其对应沿图16A-16A’线取出的区间的三位。图18为上述存储器记忆晶胞结构的制造处理流程。请注意图18不是完整处理流程。图18仅包含制造存储器记忆晶胞阵列的处理步骤。
起始材质是<100>方向的p-型绝缘层上覆硅上的晶圆(步骤1801)。绝缘层上覆硅上的晶圆可从晶圆键或SIMOX技术取得。图17a绝缘层上覆硅上的晶圆包含硅基板1701，第一氧化层1702，其形成于硅基板1701上的厚度约500，及形成于第一氧化层1702上的厚度约150的p-型单晶硅层(single crystalsilicon layer)1703。于STI制程的装置绝缘，场氧化层接着形成于周边区(步骤1802)。STI氧化层也形成于介于存储器阵列区块的场氧化区160。STI氧化层不在图17a。STI制程的进行，是在制程一开始，因此STI制程的热预算不影响后续的存储器记忆晶胞制程。
厚度约60至100的场氧化层1704成长于绝缘层上覆硅上的晶圆(步骤1803)，在于厚度约1500的第一多晶硅层1705沉积后完成(步骤1804)。闸极氧化层1704是存储器记忆晶胞装置的隧道氧化层。第一多晶硅层1705接着植入杂质浓度每立方公分1×1020(cm-3)或更高的磷离子。厚度约100的氧化缓冲层1706以化学气相沉积法沉积(步骤1805)。沉积厚度约500的氮化物层1707(步骤1806)。四种合成层(composite layers)(闸极氧化层1704，第一多晶硅层1705，氧化缓冲层1706，与氮化物层1707)皆于微影制程(步骤1807)，以poly-1层161为罩幕，形成图案。条纹状(stripe-like)的第一多晶硅(poly-1)闸极结构1708朝行方向延伸。
该制程接着是，以约2万电子伏特的能量，及每2×1015平方公分一剂量，并用poly-1闸极结构1708为罩幕(如图17b)，植入砷离子(步骤1808)。就存储器记忆晶胞言，植入砷离子形成n+源极/汲极区1710。在poly-1闸极结构下的p-型硅区域1709，不接受将变成存储器记忆晶胞晶体管的p型本体的n+离子植入。后来，沉积厚度约1500的氧化层薄膜，接着单向性蚀刻(步骤1809)至等于该厚度的深度，使得沉积的氧化层薄膜形成于图17c poly-1闸极结构1708的侧边(side walls)1711。
未以氮化层薄膜1707与氧化间隙壁(oxide spacers)1711覆盖的硅区域，被移除，以便通过图17d单向性硅蚀刻制程(步骤1810)形成沟槽区(grooveregions)。n+区域接着分成两电性绝缘n+区1712与1713，其变为源极与汲极区。晶圆接着，于硅蚀刻溶液进行湿蚀刻(wet etched)，以抑制后续步骤发生的晶体缺陷。
厚度约100的二氧化硅(silicon dioxide)层1714，形成于使用传统沉积技术(步骤1811)的结构，例如低压化学气相沉积法(LPCVD)或热氧化制程(thermaloxidation process)。于低温氧化硅(low temperature oxide，LTO)程序，沉积厚度约5000至8000的硼磷硅玻璃(phosphosilicate glass，BPSG)层1715(步骤1812)，以完全覆盖晶圆。硼磷硅玻璃层1715接着再流动，以达成图17e全域性平坦化(global planarity)。由于极佳阶梯覆盖率(step coverage)，硼磷硅玻璃层当成填充材质。硼磷硅玻璃的硼与磷的扩散至主动区，由硼磷硅玻璃层1715下方的氧化层1714控制。
硼磷硅玻璃层1715接着，通过氧化硅蚀刻(oxide etching)制程回蚀(步骤1813)。氧化硅蚀刻制程，可以化学机械研磨法(chemical mechanical polishing，CMP)制程开始，以达成全域性平坦化。氮化层(nitride layer)1707当成化学机械研磨法制程的蚀刻终止层(etch stop layer)。在化学机械研磨法制程之后，硼磷硅玻璃层1715接着以湿式或干式氧化硅蚀刻制程进行制程。硼磷硅玻璃蚀刻后，氮化物薄膜裸露。以此方式，仅填充沟槽的硼磷硅玻璃层1717留存。硼磷硅玻璃层1717的表面高度，位于约poly-1层1705的中间。氧化层边衬(sidewall spacer)1711与沉积的氧化层薄膜1714，也于氧化层蚀刻制程中蚀刻约相同高度(图17f)。自我对齐的浅沟槽绝缘(self-aligned shallow trench isolation，SA-STI)1718，其组成为沉积的氧化层薄膜1716与硼磷硅玻璃层1717，提供两相邻行间的装置绝缘。
沉积另一厚度约1200的多晶硅层(步骤1814)。多晶硅层也叫poly-1.5层。poly-1.5层以每立方公分1×1020或更高杂质浓度的磷离子植入。poly-1.5层接着进行单向性蚀刻(anisotropically etched)(步骤1815)，至等于该厚度的深度，使得沉积的多晶硅薄膜形成于图17g的poly-1闸极结构1708的侧壁(sidewalls)1719上。多晶硅边衬(sidewall spacer)1719电性连接第一多晶硅层(first polysilicon)1705。多晶硅边衬1719也叫浮动闸极翼墙(floating gate wing，FG wing)。浮动闸极翼墙1719增加浮动闸极的表面面积，且接着增加控制闸极-至-浮动闸极耦合率。于此过程，浮动闸极翼墙1719的形成是以自我对齐的多晶硅边衬制程(self-aligned polysilicon sidewall spacer process)。自我对齐制程无需光罩作业(photo-masking)步骤。
通过图17h的湿式蚀刻制程，移走氮化层薄膜(nitride film)1707与氧化缓冲层(oxide buffer layer)1706(步骤1816)。再者，形成二氧化硅-氮化硅-二气化硅(oxide-nitride-oxide，ONO)层1720(步骤1817)。例如，由首先再氧化多晶硅层，形成厚度约120至200的ONO层1720(poly-1层1705与浮动闸极翼墙1719)，以形成底部氧化层(bottom oxide layer)，其厚度约50至100，接着沉积厚度约100的氮化层，然后再氧化沉积的氮化层，以形成顶部氧化层(top oxide layer)，于ONO组态，其厚度约50至100。接着沉积厚度约1500的第二多晶硅(poly-2)层1721(步骤1818)，其在图17i具有达每立方公分1×1020原地剂量的砷离子的ONO薄膜1720顶上。
poly-2层1721接着形成罩幕图案于光罩蚀刻法的制程(photolithographicprocess)(步骤1819)，其使用WL层165为罩幕。例如，接着以电浆蚀刻(plasmaetching)移除不要的poly-2层1721，ONO层720，浮动闸极翼墙1719，与poly-1层1705，定义堆栈闸极。该制程接着是，温度约900至950℃的再氧化程序(reoxidation procedure)，以密封具有厚度约100至200(未显示于图式)的堆栈闸极结构。堆栈闸极结构的密封，降低浮动闸极与其它区之间的漏电流，而改善装置。
图18的示范制程流程，在制造存储器记忆晶胞装置，仅要两个光罩作业步骤：第一光罩作业步骤(步骤1807)，是以poly-1层161为罩幕，定义poly-1闸极结构1708。图16poly-1闸极结构1708沿行方向(或垂直方向)延伸。n+源极区162与n+汲极区163，其以n+源极/汲极(S/D)离子布植制造(步骤1808)，自我对齐于poly-1闸极结构1708。相邻两行的场氧化层164，其以自我对齐的浅沟槽绝缘(SA-STI)制程制造。场氧化层164自我对齐poly-1闸极结构1708。存储器阵列的全区(n+源极区162，n+汲极区163，与场氧化层164)，沿行方向自我对齐poly-1闸极结构1708，其为poly-1层161定义。
第二光罩作业步骤(步骤1819)，使用poly-2WL165为罩幕，定义字组线与堆栈闸极。图16poly-2字组线165沿列方向(或水平方向)延伸。浮动闸极166在堆栈闸极蚀刻制程中制造，其中，于未被poly-2覆盖的区域中，移除ONO层1720，浮动闸极翼墙1719，与poly-1层1705。浮动闸极166包含：于垂直poly-1闸极结构1708与水平poly-1闸极结构1708交叉区的poly-1层1705与浮动闸极翼墙1719。浮动闸极166因此自我对齐字组线。
示范的存储器记忆晶胞制程，是四倍体的自我对齐制程，原因是(1)n+源极/汲极区(162与163)自我对齐poly-1闸极结构1708，(2)自我对齐的浅沟槽绝缘(SA-STI)场氧化层64是自我对齐poly-1闸极结构1708，(3)浮动闸极翼墙1719自我对齐poly-1闸极结构1708，及(4)浮动闸极166自我对齐字组线165。自我对齐制程，藉减少光罩作业步骤及最小化光罩蚀程的错位，降低制造成本。自我对齐制程因此有利高-密度小-尺寸的闪存。
传统块材硅的闪存，高-电压n-金氧半晶体管造于高-电压p-井中，且高-电压p-MOS晶体管造于深n-井中。与低-电压n-井与低-电压深p-井相较，高-电压p-并与深n-井是更轻微掺杂且更深扩散，是为提供高-电压晶体管与存储器记忆晶胞的高崩溃电压。
本发明绝缘层上覆硅上的闪存，周边晶体管的装置绝缘，包含：低-电压与高-电压装置，以浅沟槽绝缘160与底部氧化层1702提供。高-电压p-井与深n-井皆于浅沟槽绝缘制程中移除去，结果节省约三道光罩作业步骤。绝缘层上覆硅上的高-电压周边晶体管，因而为不同设计而达成高崩溃电压。
图19为绝缘层上覆硅上的高电压n-型与p-型金氧半晶体管的电路布局图的一个实施例。高电压n-型金氧半晶体管的电路布局图包含：闸极191，主动区190，重掺杂n+离子布植区193，轻掺杂n-离子布植区195，及至源极与汲极区的接触197。高电压p-型金氧半晶体管的布局图组成为：闸极192，主动区190，重掺杂p+离子布植区194，轻掺杂p-离子布植区196，及至源极与汲极区的接触197。高电压晶体管沿图19线19A-19A’的装置横截面显示于图20。高电压金氧半晶体管有厚闸极氧化层200，其厚度约200，较低电压金氧半晶体管的闸极氧化层为厚。N型-金氧半闸极207与p型-金氧半闸极208的掺杂是以现场掺杂(in-situ doping)或离子布植法。对于高电压n型-金氧半装置，重掺杂n+源极区是以轻掺杂n-区203围绕，且重掺杂n+汲极区是以轻掺杂n-区204围绕。高电压p型-金氧半装置，重掺杂p+源极区是以轻掺杂p-区205围绕，且重掺杂p+汲极区是以轻掺杂p-区206。高电压晶体管的装置结构，主要不同于低电压晶体管的装置结构，在(1)厚闸极氧化层，(2)较长的通道长度，(2)轻掺杂(n-或p-)源极/汲极区，及(3)重掺杂(n+或p+)区，其由闸极与浅沟槽绝缘场氧化层拉回。高电压晶体管有较高的接面崩溃电压与低电压晶体管相比较，有较高的汲极-至-源极击穿电压(punchthrough voltage)。虽然图19的装置布局对称，高电压装置具有非对称的源极与汲极区。例如，若源极接面不需维持高电压，则不需将重掺杂n+或p+区从闸极与浅沟槽绝缘场氧化层拉回。
隧道氧化层质量，对于非挥发性存储器记忆晶胞效能，如：数据维持与持久特征，极度重要。对注氧隔离(SIMOX，Separation by Implantation ofOxygen)的芯片，氧化层的离子布植可造成硅晶体结构的许多损害。虽然大多数损害可以下列退火制程修复，其依然合理推论：绝缘层上覆硅上成长的氧化层质量，会劣于块材硅上成长的氧化层质量。绝缘层上覆硅上晶圆的闪存的技术报告(“An Advanced Flash Memory Technology on SOI”，IEDM Tech.Digest，pp.983-986，1998)。该技术报告展示，第一次闪存功能，是在绝缘层上覆硅上的双-多晶硅的堆栈-闸极位晶胞，使用与标准块材互补金氧半位晶胞相同设计与布局。闪存是在注氧隔离SIMOX基板上，以1500厚度的单晶硅，与4000厚度的埋藏氧化层制造。存储器记忆晶胞，是以汲极边缘的富勒-诺得汉穿隧，程序化至低-Vt态。存储器记忆晶胞，是在通道区以富勒-诺得汉穿隧，抹除至高-Vt态。耐久特征显示绝缘层上覆硅上的隧道氧化层的质量，是与块材硅氧化层的质量一样好。绝缘层上覆硅上的存储器记忆晶胞，实际展示比块材互补金氧半记忆晶胞较小的窗接近度。
本发明已经以上述特定实施例描述，本发明的描述仅为例示性，而非用于限定本发明。熟习此技艺之人士，当可明了于本发明，在不偏离本发明的创作精神与范围内，所为之种种修饰与变化，均为本发明的权利要求所涵盖。
Claims (32)
1.一种半导体装置，其具有一个电子抹除式可程序化只读存储器，其特征在于，包含：
一个电子抹除式可程序化只读存储器记忆晶胞的非接触式阵列，其位于行与列，并于一绝缘层上覆硅上的晶圆上制造，每个该电子抹除式可程序化只读存储器记忆晶胞包含：一个汲极区，一个源极区，一个闸极区，及一个本体区；
多个闸极线，该闸极线连接电子抹除式可程序化只读存储器的一列的该闸极区；
多个源极线，该源极线连接电子抹除式可程序化只读存储器记忆晶胞的一行的源极区与本体区；及
多个汲极线，该汲极线连接电子抹除式可程序化只读存储器记忆晶胞的一行的汲极区；
该源极线与该汲极线为埋藏线，且电子抹除式可程序化只读存储器记忆晶胞的一行的源极区与汲极区，绝缘于电子抹除式可程序化只读存储器记忆晶胞的相邻行的源极区与汲极区。
2.如权利要求1所述的半导体装置，其特征在于，该电子抹除式可程序化只读存储器记忆晶胞包含：绝缘层上覆硅上的晶圆上制造的堆栈闸极结构。
3.如权利要求2所述的半导体装置，其特征在于，该堆栈闸极结构包含：一个控制闸极区与一个浮动闸极区，其通过绝缘层自该控制闸极区分离。
4.如权利要求3所述的半导体装置，其特征在于，该浮动闸极区是多晶硅，氮化硅，或纳米晶体层。
5.如权利要求4所述的半导体装置，其特征在于，该绝缘层是硅氧化层薄膜。
6.如权利要求1所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器记忆晶胞的一行的源极区与汲极区，是以一个或多个氧化层，绝缘于电子抹除式可程序化只读存储器记忆晶胞的相邻该行的源极区与汲极区。
7.如权利要求1所述的半导体装置，其特征在于，该电子抹除式可程序化只读存储器记忆晶胞的一行的至少一个源极线，电性连接该电子抹除式可程序化只读存储器记忆晶胞的相同行的该本体线。
8.如权利要求7所述的半导体装置，其特征在于，该源极线与该本体线，以短路接触而电性连接。
9.如权利要求1所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器的一个或多个记忆晶胞的该汲极区与该源极区，位于相对于该闸极区与该本体区的实质对称结构。
10.如权利要求1所述的半导体装置，其特征在于，该本体区包含：第一导电型的半导体材质，且该源极区与该汲极区包含第二导电型的半导体材质，该第二导电型相反于该第一导电型。
11.如权利要求1所述的半导体装置，其特征在于，该电子抹除式可程序化只读存储器的记忆晶胞程序化后的存储器状态，是以施加第一组的一个或多个电压于该闸极线，其抹除是以施加第二组的一个或多个电压于该闸极线。
12.如权利要求11所述的半导体装置，其特征在于，该第一组电压高于该第二组电压。
13.如权利要求12所述的半导体装置，其特征在于，该第一组电压为正，且该第二组电压为负。
14.如权利要求11所述的半导体装置，其特征在于，该第一组电压低于该第二组电压。
15.如权利要求14所述的半导体装置，其特征在于，该第一组电压为负，且该第二组电压为正。
16.如权利要求11所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器的记忆晶胞程序化至二个或多个存储器状态，由此施加该第一组的二个或多个电压于该闸极线。
17.如权利要求16所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器记忆晶胞的一列，程序化至二个或多个存储器状态，是以施加二个或多个电压于不同源极线，并施加固定电压于连接至电子抹除式可程序化只读存储器记忆晶胞的该列的该闸极线。
18.如权利要求16所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器记忆晶胞的一列，程序化至二个或多个存储器状态，是以施加二个或多个电压至不同汲极线，施加一个固定电压于连接至电子抹除式可程序化只读存储器记忆晶胞的该列的该闸极线。
19.如权利要求16所述的半导体装置，其特征在于，电子抹除式可程序化只读存储器记忆晶胞的一列，其程序化至二个或多个存储器状态，是以施加二个或多个电压于不同本体线，施加一个固定电压于连接至电子抹除式可程序化只读存储器记忆晶胞的该列的该闸极线。
20.一种半导体装置，具有一个电子抹除式可程序化只读存储器，其特征在于，包含：
一个电子抹除式可程序化只读存储器记忆晶胞的非接触式阵列，其位于行与列，并于绝缘层上覆硅上的晶圆上制造，每个该电子抹除式可程序化只读存储器记忆晶胞包含：一个汲极区，一个源极区，一个闸极区，及一个本体区；
多个闸极线，该闸极线连接电子抹除式可程序化只读存储器的一列的该闸极区；
多个源极线，该源极线连接电子抹除式可程序化只读存储器记忆晶胞的一行的源极区与本体区；及
多个汲极线，该汲极线连接电子抹除式可程序化只读存储器记忆晶胞的一行的汲极区；
其中该源极线与该汲极线是埋藏线，电子抹除式可程序化只读存储器记忆晶胞的一行的源极区与汲极区，绝缘于电子抹除式可程序化只读存储器记忆晶胞的相邻行的源极区与汲极区。
21.如权利要求20所述的半导体装置，其特征在于，更包含：至少多个本体线，每一个本体线连接电子抹除式可程序化只读存储器记忆晶胞的一行的本体区，其中该电子抹除式可程序化只读存储器记忆晶胞的一行的源极线，电性连接电子抹除式可程序化只读存储器记忆晶胞的相同行的本体线。
22.如权利要求21所述的半导体装置，其特征在于，该电子抹除式可程序化只读存储器记忆晶胞的一行的源极线与本体线，以短路接触而电性连接。
23.一种适用于在半导体装置中的电子抹除式可程序化只读存储器记忆晶胞逾越范围门坎电压的修正方法，其特征在于，包含：
指定适用于该电子抹除式可程序化只读存储器记忆晶胞的每一个存储器状态门坎电压的一个容忍范围；
侦测该电子抹除式可程序化只读存储器记忆晶胞的至少一个逾越范围门坎电压；
若该侦测到的逾越范围门坎电压低于该指定容忍范围，则施加一个正电压脉波至该闸极区；及
若该侦测到的逾越范围门坎电压高于该指定容忍范围，则施加一个负电压脉波至该闸极区的步骤。
24.如权利要求23所述的方法，其特征在于，侦测至少一个逾越范围门坎电压包含施加一系列电压至该闸极线，感测该电子抹除式可程序化只读存储器记忆晶胞的该门坎电压。
25.如权利要求23所述的方法，其特征在于，更包含：
若侦测到连接至该闸极线的多个该电子抹除式可程序化只读存储器，其逾越范围门坎电压低于该指定容忍范围，则施加一个正电压脉波至一个该闸极线；及
若侦测到连接至该闸极线的多个该电子抹除式可程序化只读存储器，其逾越范围门坎电压高于该指定容忍范围，则施加一个负电压脉波至一个该闸极线的步骤。
26.如权利要求25所述的方法，其特征在于，更包含：
施加二个或多个不同电压至不同源极线，其中该不同电压对应至该记忆晶胞的不同存储器状态。
27.如权利要求25所述的方法，其特征在于，更包含：
施加二个或多个不同电压至不同汲极线，其中该不同电压对应至该记忆晶胞的不同存储器状态。
28.如权利要求25所述的方法，其特征在于，更包含：
施加二个或多个不同电压至不同本体线，其中该不同电压对应至该记忆晶胞的不同存储器状态的步骤。
29.一种制造半导体装置的方法，该半导体装置具有一个电子抹除式可程序化只读存储器，该电子抹除式可程序化只读存储器有多个电子抹除式可程序化只读存储器记忆晶胞，其特征在于，包含：
提供绝缘层上覆硅上的晶圆，其包含第一导电型的顶硅层；
一个闸极绝缘薄膜成长于该顶硅层上；
一个浮动闸极层沉积于该闸极绝缘薄膜上；
使该浮动闸极层，在第一光罩作业步骤的该闸极绝缘薄膜，形成罩幕图案，以形成行方向条纹状的浮动闸极结构；
离子布植杂质于该顶硅层，以形成一个第二导电型的重掺杂区，其中该重掺杂区自我对齐于该浮动闸极结构；
在行方向浮动闸极结构的侧壁上，形成多个绝缘浮动闸极边衬；
移除重掺杂区，该重掺杂区位于介于该绝缘浮动闸极边衬的裸露顶硅层，通过蚀刻形成电性绝缘的重掺杂区，在电性绝缘的重掺杂区间的沟槽，其中该沟槽与电性绝缘的重掺杂区，自我对齐该浮动闸极结构；
形成第一绝缘薄膜于沟槽之上，该沟槽介于两重掺杂区间，其中，该第一绝缘薄膜位于条纹方向的图案，自我对齐该浮动闸极结构；
形成一个闸极间介电层于该晶圆上；
沉积一个控制闸极层于该晶圆上；
对该控制闸极层形成罩幕图案，以形成列方向的控制闸极条纹于第二光罩作业步骤；及
移除未被该控制闸极条纹覆盖的该浮动闸极结构，通过蚀刻，使得剩余的浮动闸极结构自我对齐该控制闸极条纹的步骤。
30.如权利要求29所述的方法，其特征在于，该电子抹除式可程序化只读存储器记忆晶胞包含：在该顶硅层的电性绝缘重掺杂区形成的源极区与汲极区。
31.如权利要求29所述的方法，其特征在于，更包含：
在该浮动闸极层沉积于该闸极绝缘层上后，沉积第一牺牲绝缘薄膜于该浮动闸极层上；
使该第一牺牲绝缘薄膜在该第一光罩作业步骤形成罩幕图案，以便该浮动闸极层更包含该第一牺牲绝缘薄膜；及
在一闸极间的介电层形成于该晶圆上之前，移除该牺牲绝缘薄膜的步骤。
32.如权利要求29所述的方法，其特征在于，更包含：
在闸极间的介电层形成于该晶圆上之前，在该行方向的该浮动闸极结构的侧边，形成导电性浮动闸极边衬，其中该浮动闸极边衬电性连接该浮动闸极层，且该浮动闸极边衬，自我对齐该浮动闸极结构。
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