CN1389927A - 半导体器件及电子装置 - Google Patents

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Abstract

本发明提供了一种半导体非易失存储器,其中能够以高速低功耗进行存储信息的写入或擦除,且其中写入或擦除之后的阈值电压分散宽度非常窄。存储晶体管的沟道区被分成写入控制区和写入区二个区域。写入控制区和写入区具有不同的阈值电压。写入仅仅在写入区中进行。当积累在浮栅中的电荷量由于写入而达到特定的数值时,写入控制区关断。写入控制区被用作写入操作的开关以便自动停止写入。因此,能够获得能以高速低功耗进行写入的并在写入或擦除之后的阈值电压控制方面优越的包含存储晶体管的非易失存储器。

Description

半导体器件及电子装置
技术领域
本发明涉及到一种半导体非易失存储器，确切地说是一种能够进行电写入和电擦除的半导体非易失存储器(电可擦可编程只读存储器，以下称为EEPROM)。本发明还涉及到一种半导体器件。
背景技术
电可擦可编程非易失存储器(EEPROM)被认为是代表半导体非易失存储器的一种存储器。EEPROM是一种非易失存储器，不同于代表其它半导体存储器的DRAM(动态随机存取存储器)和SRAM(静态RAM)。因此，即使当电源关断时，EEPROM中的数据也不会丢失。而且，EEPROM在集成密度、抗冲击性、功耗、以及写入/读出速度方面，都优于代表上述EEPROM之外的非易失存储器的磁盘。由于这些特性，采用EEPROM作为诸如磁盘和DRAM的各种存储器的一种替代的趋向已经增长，并可望将来进一步发展。
借助于将电荷注入到各个存储晶体管的浮栅或从各个存储晶体管的浮栅取出电荷，能够写入和擦除EEPROM中的信息(存储信息)。利用对应于积累在浮栅中的电荷量的阈值电压来区分存储信息。于是，为了准确地读出EEPROM的存储信息，控制写入或擦除之后的阈值电压就很重要。注入电子到存储晶体管的浮栅以便提高阈值电压，在本说明书中被称为写入。另一方面，从存储晶体管的浮栅取出电子以便降低阈值电压，被称为擦除。
在构成EEPROM的各个存储晶体管中，即使当写入或擦除在相同的外加电压下进行相同的时间周期，各个存储晶体管的阈值电压也各不相同。这是因为各个存储晶体管的写入或擦除速度各不相同。当写入或擦除之后的阈值电压不在预定的范围之内时，就会读出错误的信息。
图2A示出了当在存储晶体管中进行写入时，写入时间与阈值电压之间的关系。图2A还示出了写入速度快的存储晶体管A以及写入速度慢的存储晶体管B。当写入时间被设定为t0时，写入之后的阈值电压分布在预定阈值电压Vth附近。这样，为了准确地读出存储晶体管的信息，就应该根据阈值电压的分散宽度D0来选择读出电压。
当写入或擦除之后的阈值电压的分散宽度大时，选择读出电压的范围窄。为了准确地读出信息，必须扩大各个存储状态的阈值电压之间的空间，这导致写入时间或擦除时间的增加。而且，写入或擦除中的功耗也被增大。在其中存储三个或更多个信息值的多值存储晶体管中，这是一个更为严重的问题。因此，已经有减小写入或擦除后阈值电压分散宽度的思想。
例如，对制造工艺进行改进，以便制造具有均匀特性的存储晶体管，使写入或擦除之后的阈值电压分散宽度能够被减小。如图2B所示，这相当于使写入速度快的存储晶体管A与写入速度慢的存储晶体管B之间的写入速度的差别变小。当写入时间设定为t1时，写入之后的阈值电压分布在预定阈值电压Vth附近。在此情况下，写入之后的阈值电压的分散宽度D1小于图2A所示的分散宽度D0。为了使存储晶体管的特性均匀，改进制造工艺的地方如此之多，以致于在仅仅用改进制造工艺来使阈值电压的分散宽度变小存在着限制。
在电路驱动方法被设计为在改进制造工艺的同时补偿写入时间或擦除时间的情况下，能够使写入或擦除之后的阈值电压的分散宽度进一步变小。在此方法中，存储晶体管的阈值电压被逐点检查来进行写入或擦除，继续检查直至阈值电压达到预定范围内的数值。此方法被称为检验-写入或检验-擦除。
图2C示出了在执行检验-写入过程中的写入时间与阈值电压之间的关系。写入速度快的存储晶体管A的写入速度与写入速度慢的存储晶体管B的写入速度，分别与图2B的相同。由W表示的写入操作周期以及由V表示的读出操作和阈值电压判断周期，交替地重复。当读出阈值电压超过预定阈值电压Vth时，写入操作不执行。存储晶体管A和存储晶体管B分别在写入时间t2A和t2B处完成写入。在此情况下，能够使写入之后的阈值电压分散宽度D2小于D1。但其缺点是由于读出操作和阈值电压判断而增加了写入时间。
发明内容
考虑到上述情况，本发明的目的是提供一种存储晶体管，其中能够在高速低功耗下进行写入或擦除，并在写入或擦除之后的阈值电压控制方面优越。
根据本发明，在一种其特性是当积累在浮栅中的电荷量达到特定数值时部分沟道区(沟道形成区)关断的存储晶体管中，写入或擦除在高速低功耗下被自行停止。因而使写入或擦除之后的阈值电压分散宽度窄。
在本发明中，存储晶体管的沟道区被分成二部分：写入控制区(第一区)和写入区(第二区)。写入控制区和写入区的阈值电压不同。在写入操作中对浮栅的电荷注入仅仅在写入区中进行。当积累在浮栅中的电荷量根据电荷的注入而达到特定的数值时，写入控制区关断。这一特性能够被用作写入操作中的开关，使写入能够自动停止。
图3C示出了根据本发明写入存储晶体管情况下写入时间与阈值电压(写入区)之间的关系。图3A和图3B示出了相关技术章节中所述的一定时间周期内写入和检验-写入情况下分别与图2B和图2C相同的关系。在图3C中，写入速度快的存储晶体管A的写入速度与写入速度慢的存储晶体管B的写入速度，分别与图3A和图3B的相同。在图3C中，当写入区的阈值电压达到预定阈值电压Vth时，写入自动停止。存储晶体管A和B分别在写入时间t3A和t3B完成写入。
如图3C所示，在根据本发明的存储晶体管中，写入之后的阈值电压的分散宽度D3几乎等于写入控制区与写入区之间的阈值电压差值的分散宽度，因此不依赖于各个存储晶体管写入速度之差。于是，能够使写入之后的阈值电压分散宽度D3在图3A所示的一定时间周期小于写入之后阈值电压的分散宽度D1。而且，由于不必进行读出操作和阈值电压判断，故根据本发明写入存储晶体管，在功耗和写入时间方面优越于检验-写入。
本发明提供了一种配备有多个存储晶体管的半导体器件，它包含：
包含源区、漏区以及沟道形成区的半导体；
形成在该半导体上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在该浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅。
该半导体器件包含：
沟道形成区中的第一区和第二区，和
用来截断从第一区到浮栅的电荷注入的装置(以下称为第一装置)；
用来进行从第二区到浮栅的电荷注入的装置(以下称为第二装置)；以及
用来停止从第二区到浮栅的电荷注入的装置(以下称为第三装置)。
而且，该半导体器件包含：
沟道形成区中的第一区和第二区，和
用来截断从浮栅到第一区的电荷取出的装置(以下称为第四装置)；
用来进行从浮栅到第二区的电荷取出的装置(以下称为第五装置)；以及
用来停止从浮栅到第二区的电荷取出的装置(以下称为第六装置)。
第一和第三装置以及第四和第六装置对应于一个叠层，该叠层包含包括在沟道形成区中的第一区、形成在第一区上的第一绝缘膜、形成在第一绝缘膜上的浮栅、形成在浮栅上的第二绝缘膜以及形成在第二绝缘膜上的控制栅。它们还对应于施加到源区、漏区和控制栅的电压以及保持在浮栅中的电荷量。
第二和第五装置对应于一个叠层，该叠层包含包括在沟道形成区中的第二区、形成在第二区上的第一绝缘膜、形成在第一绝缘膜上的浮栅、形成在浮栅上的第二绝缘膜以及形成在第二绝缘膜上的控制栅。它们还对应于施加到源区、漏区和控制栅的电压以及保持在浮栅中的电荷量。
本发明提供了一种配备有多个存储器单元的半导体器件，第一和第二存储晶体管串联连接于它，这些存储晶体管分别包含：
包含源区、漏区、以及沟道形成区的半导体；
形成在该半导体上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
其中第一和第二存储晶体管的浮栅分别被连接，且
其中第一和第二存储晶体管的控制栅分别被连接。
上述半导体器件包含：
用来截断从第一存储晶体管的沟道形成区到浮栅的电荷注入的装置(以下称为第七装置)；
用来进行从第一存储晶体管的沟道形成区到浮栅的电荷注入的装置(以下称为第八装置)；以及
用来停止从第二存储晶体管的沟道形成区到浮栅的电荷注入的装置(以下称为第九装置)。
而且，该半导体器件包含：
用来截断从浮栅到第一存储晶体管的沟道形成区的电荷取出的装置(以下称为第十装置)；
用来进行从浮栅到第二存储晶体管的沟道形成区的电荷取出的装置(以下称为第十一装置)；以及
用来停止从浮栅到第二存储晶体管的沟道形成区的电荷取出的装置(以下称为第十二装置)。
第七和第九装置以及第十和第十二装置对应于一个叠层，该叠层包含第一存储晶体管的沟道形成区、形成在沟道形成区上的第一绝缘膜、形成在第一绝缘膜上的浮栅、形成在浮栅上的第二绝缘膜以及形成在第二绝缘膜上的控制栅。它们还对应于施加到第一存储晶体管的源区、漏区和控制栅的电压以及保持在第一存储晶体管的浮栅中的电荷量。
第八和第十一装置对应于一个叠层，该叠层包含第二存储晶体管的沟道形成区、形成在沟道形成区上的第一绝缘膜、形成在第一绝缘膜上的浮栅、形成在浮栅上的第二绝缘膜以及形成在第二绝缘膜上的控制栅。它们还对应于施加到第二存储晶体管的源区、漏区和控制栅的电压以及保持在第二存储晶体管的浮栅中的电荷量。
附图说明
图1A是本说明书第一实施方案模式中的N型存储晶体管的平面图；
图1B是沿图1A所示A-A’线的剖面图；
图1C是沿图1A所示B-B’线的剖面图；
图1D用电路符号示出了N型存储晶体管；
图2A-2C示出了在写入存储晶体管时阈值电压与写入时间之间的关系；
图2A示出了在一定时间周期内写入情况下的上述关系；
图2B示出了在一定时间周期内写入情况下的上述关系(其中已经改进了制造工艺)；
图2C示出了检验-写入情况下的上述关系；
图3A-3C示出了在写入存储晶体管时阈值电压与写入时间之间的关系；
图3A示出了在一定时间周期内写入情况下的上述关系；
图3B示出了检验-写入情况下的上述关系；
图3C示出了根据本发明写入存储晶体管情况下的上述关系；
图4A是本说明书第二实施方案模式中的NN型存储晶体管的平面图；
图4B是沿图4A所示A-A’线的剖面图；
图4C是沿图4A所示B-B’线的剖面图；
图4D用电路符号示出了NN型存储晶体管；
图5A-5E是实施方案1中的N型存储晶体管在主要制造工艺中的剖面图；
图6A-6E是实施方案1中的N型存储晶体管在主要制造工艺中的剖面图；
图7A示出了其中采用了根据本发明的存储晶体管的NOR型快速存储器的电路图；
图7B示出了图7A的电路图形；
图8示出了采用根据本发明的存储晶体管的半导体电路；
图9示出了采用根据本发明的存储晶体管的电光装置；
图10示出了采用根据本发明的存储晶体管的电光装置；
图11A-11F示出了采用根据本发明的存储晶体管的电子装置；以及
图12A和12B示出了采用根据本发明的存储晶体管的电子装置。
具体实施方式
在此实施例模式中，将描述在根据本发明的存储晶体管中的常用单元结构和操作方法。
[实施方案模式1]
下面描述自行停止写入的N型存储晶体管，作为用来实施本发明的第一模式中的存储晶体管的例子。图1A是这一模式中的存储晶体管的平面图。图1B是沿图1A所示A-A’线的剖面图。图1C是沿图1A所示B-B’线的剖面图。图1D示出了电路符号。
在图1A、1B和1C中，沟道区102、源区103、漏区104被形成在单晶衬底101上。沟道区102、源区103、漏区104被统称为有源层。有源层被形成在单晶衬底101上的元件隔离区105环绕。沟道区102包含写入控制区106和写入区107。源区103和漏区104是N型杂质区，借助于将砷或磷掺入到单晶衬底101而形成。
第一绝缘膜(隧道氧化物膜)108被层叠在有源层上。隧道氧化物膜108上提供有浮栅109，其上层叠第二绝缘膜110。第二绝缘膜110上提供有控制栅111。
如图1A-1D所示，与在常规浮栅型存储晶体管中那样，在此模式的存储晶体管的结构中，浮栅109被插入在沟道区102与控制栅111之间。此模式的存储晶体管的特点是写入区107中的隧道氧化物膜108被形成为比写入控制区106中的隧道氧化物膜108更薄。因此，电荷到浮栅109的注入基本上仅仅从写入区107进行。
在上述“沟道区102与控制栅111之间”的描述中，二个区域之间的“与”字意味着从前一个区域到后一个区域的范围。
在写入控制区106和写入区107中，由于隧道氧化物膜108的薄膜厚度的差别以及掺入到沟道区102的杂质浓度的差别而提供有阈值电压的差别。在浮栅109中未积累电荷的状态下，写入控制区106的阈值电压为Vthc0，而写入区107中为Vtht0。以下在此模式中，Vthc0为4V，而Vtht0为0V。通常，数值可以是Vthc0＞Vtht0。
接着，描述此模式中存储晶体管的写入操作、读出操作和擦除操作。在此模式的描述中，借助于热电子注入来进行写入操作，而擦除操作利用隧道电流来进行。存储晶体管在写入之后的存储状态被设定为“1”，而写入区107的阈值电压被设定为5.8V-6.2V。浮栅中不积累电荷的状态或擦除之后的状态被设定为“0”，而写入区107的阈值电压被设定为-3V-0V。以下将参照图1D所示的电路符号来进行描述。表1示出了写入操作、擦除操作、和读出操作中工作电压的例子(控制栅电位VCG、漏电位VD和源电位VS)。当然，表1仅仅示出了工作电压的例子，工作电压并不局限于表1所示的数值。存储晶体管在写入之前的状态被设定为“0”。
表1
     VCG     VD     VS     机制
    写入      10V     8V     0V   热电子注入
    擦除     -20V    浮置     0V   隧道电流取出
    读出       5V     1V     0V       ----
为了进行写入操作，源区103(端子S)首先被连接到GND。正电位VCG(此情况下为10V)和VD(此情况下为8V)分别被施加到控制栅111(端子CG)和漏区104(端子D)。
当上述电位被施加时，在漏区104附近产生的热电子被注入到浮栅109，致使写入控制区106和写入区107的阈值电压逐渐上升。在写入控制区106的阈值电压Vthc变得等于VCG(此模式中为10V)的瞬间，写入控制区106的沟道被关闭。存储晶体管源区103与漏区104之间于是不流动电流，因此在漏区104附近不产生热电子。电荷就不注入到浮栅109。写入因而自行停止。写入区在写入之后的阈值电压被表示为Vtht＝Vtht0-Vthc0+VCG，在此模式中为6V。
如上所述，在本说明书第一实施方案模式的存储晶体管中，能够控制写入的阈值电压，使写入得以自行停止。写入之后阈值电压的分散宽度不依赖于各个存储晶体管写入速度的差异。写入之后阈值电压的分散宽度与写入控制区和写入区之间阈值电压差(Vtht0-Vthc0)的分散宽度同样窄。因而能够执行写入操作而无须检查读出操作的阈值电压，致使存储晶体管在写入时间和功耗方面优越于检验-写入。
当执行读出操作时，端子S被连接到GND，同时将5V施加到端子CG。而且，将小的正电位(在此情况下为1V)施加到端子D。在此处存储晶体管处于“0”的情况下，存储晶体管开通，电流在源与漏之间流动。另一方面，在存储晶体管处于“1”的情况下，存储晶体管关断，在源与漏之间没有电流流动。于是，利用在源与漏之间流动的电流，就能够读出存储晶体管中的存储信息。
当进行擦除时，使端子S处于电浮置状态，同时将端子D连接到GND。将负的高电位(在此情况下为-20V)施加到端子CG，则引起隧道电流从浮栅109流到漏区104，致使电荷被取出。
上述的工作电压仅仅是例子，数值不局限于上面所述。
写入的方法不局限于热电子注入方法，也可以是如第二实施方案模式所示的隧道电流方法。
虽然在此模式中描述了写入自行停止的N型存储晶体管，但也可以采用擦除自行停止的P型存储晶体管。在后一种情况下，沟道区包含擦除区和擦除控制区，致使擦除区的阈值电压可以高于擦除控制区的阈值电压。而且，使擦除区中的隧道氧化物膜的厚度比擦除控制区中的隧道氧化物膜的厚度更薄。
下面描述利用隧道电流进行擦除操作并自行停止擦除操作的P型存储晶体管。以下借助于分别用擦除控制区和擦除区替换写入控制区106和写入区107来进行描述。注意，擦除控制区中在擦除之前状态的阈值电压为Vthc0，而擦除区中为Vtht0。在此实施方案模式中，Vthc0为1V，而Vtht0为7V。通常，这些数值可以是Vthc0＜Vtht0。
使漏区处于电浮置状态，同时将源区连接到GND。将负电位VCG(在此情况下为-7V)施加到控制栅，则引起隧道电流从浮栅流到源区，致使电荷被取出。当擦除控制区的阈值电压Vthc变得等于VCG(在此情况下为-7V)的瞬间，擦除控制区中的沟道被关闭。存储晶体管的源与漏之间于是不流动电流，致使没有电荷从浮栅被取出。擦除因而自行停止。擦除区在擦除之后的阈值电压Vtht被表示为Vtht＝Vtht0-Vthc0+VCG，在此实施方案模式中为-1V。
这样，根据此模式所述的结构，就能够以高速低功耗来执行并自行停止写入或擦除，从而得到写入或擦除之后阈值电压的控制优异的存储晶体管。
[实施方案模式2]
下面描述自行停止写入的NN型存储单元，作为本发明第二实施方案模式中的存储单元(存储晶体管)的例子。图4A是这一模式中的存储单元的平面图。图4B是沿图4A所示A-A’线的剖面图。图4C是沿图4A所示B-B’线的剖面图。图4D示出了电路符号。包含二个N型存储晶体管的存储单元此处被称为NN型存储单元。同样，包含二个P型存储晶体管的存储单元此处被称为PP型存储单元。
在图4A、4B和4C中，包含写入控制存储晶体管402和写入存储晶体管403的存储单元，被形成在单晶衬底401上。写入控制存储晶体管402包含沟道区404、源区405、源/漏区406。写入存储晶体管403包含沟道区407、源/漏区406和漏区408。沟道区404和407、源区405、源/漏区406以及漏区408，被统称为有源层。有源层被形成在单晶衬底401上的元件隔离区409环绕。源区405、源/漏区406、以及漏区408，是N型杂质区，借助于将砷或磷掺入到单晶衬底401而形成。
第一绝缘膜(隧道氧化物膜)410被层叠在写入控制存储晶体管402的沟道区404和写入存储晶体管403的沟道区407上。隧道氧化物膜410上提供有电荷积累层(浮栅)411，致使电荷积累层可以覆盖写入控制存储晶体管402的沟道区404和写入存储晶体管403的沟道区407。第二绝缘膜412层叠在浮栅411上。第二绝缘膜412上提供有控制栅413。
如图4A-4D所示，与在常规浮栅型存储晶体管中那样，此模式中的存储单元包含二个存储晶体管，其中浮栅411被插入在沟道区404与控制栅413之间以及沟道区407与控制栅413之间。写入存储晶体管403中的隧道氧化物膜410被形成为比写入控制存储晶体管402中的隧道氧化物膜410更薄。因此，在写入操作中，电荷的注入基本上仅仅在写入存储晶体管403中进行。
由于隧道氧化物膜厚度的差别以及掺入到沟道区404和沟道区407中的杂质的浓度差别，故在写入控制存储晶体管402和写入存储晶体管403之间存在着阈值电压的差别。浮栅4 11中未积累电荷的状态下，存储晶体管的阈值电压在写入控制晶体管402中为Vthc0，而在写入存储晶体管403中为Vtht0。在此模式中，作为例子，Vthc0被设定为5V，而Vtht0被设定为0V。通常，数值可以是Vthc0＞Vtht0。
接着，描述此模式中存储晶体管的写入操作、读出操作和擦除操作。在此模式的描述中，利用隧道电流来进行写入操作和擦除操作。存储晶体管在写入之后的存储状态被设定为“1”，而写入存储晶体管403的阈值电压被设定为4.8V-5.2V。浮栅中未积累电荷的状态或擦除之后的状态被设定为“0”，而写入存储晶体管403的阈值电压被设定为-3V-0V。以下将参照图4D所示的电路符号来进行描述。表2示出了写入操作、读出操作和擦除操作中工作电压的例子(控制栅电位VCG、漏电位VD和源电位VS)。当然，表2仅仅示出了工作电压的例子，工作电压并不局限于表2所示的数值。存储晶体管在写入之前的状态被设定为“0”。
表2
    VCG     VD     VS     机制
    写入     0V    浮置   -10V   隧道电流注入
    擦除   -15V    浮置     0V   隧道电流取出
    读出     7V     1V     0V      ----
为了进行写入操作，适当的负电位VS(在此情况下为-10V)被施加到写入控制存储晶体管402的源区405(端子S)，而适当的电位VCG(此情况下为0V)被施加到控制栅413(端子CG)。写入存储晶体管403的漏区408(端子D)处于浮置状态。
当上述电位被施加时，写入控制存储晶体管402开通，电荷从源/漏区406经由写入存储晶体管403的隧道氧化物膜410被注入到浮栅411。写入控制存储晶体管402和写入存储晶体管403的阈值电压由于电荷注入而逐渐上升。在写入控制存储晶体管402的阈值电压Vthc变得等于VCG-VS(此模式中为10V)的瞬间，写入控制存储晶体管402的沟道被关闭(关断)。此时，在源区405与浮栅411之间存在着电位差，但隧道电流不流动。另一方面，在源/漏区406与浮栅411之间存在着很小的电位差，隧道电流不流动。于是没有电荷被注入到浮栅411。写入因而自行停止。写入存储晶体管403在写入之后的阈值电压被表示为Vtht＝Vtht0-Vthc0+VCG-VS，在此模式中为5V。
如上所述，在本说明书第二模式的存储单元中，能够控制写入时的阈值电压，使写入得以自行停止。写入之后阈值电压的分散宽度不依赖于各个存储晶体管写入速度的差异。写入之后阈值电压的分散宽度与写入控制区的阈值和写入区的阈值之间的差别的分散宽度同样窄。因而能够执行写入操作而无须用读出操作来检查，致使存储晶体管在功耗和写入时间方面优越于检验-写入。
当进行读出操作时，端子S被连接到GND，同时将7V施加到端子CG。而且，将小的正电位(在此情况下为1V)施加到端子D。在此处存储晶体管处于“0”的情况下，存储晶体管开通，电流在源与漏之间流动。另一方面，在存储晶体管处于“1”的情况下，存储晶体管关断，在源与漏之间没有电流流动。于是，利用在源与漏之间流动的电流，就能够读出存储晶体管中的存储信息。
当进行擦除操作时，使端子S处于电浮置状态，同时将端子D连接到GND。将负的高电位(在此情况下为-15V)施加到端子CG，则引起隧道电流在浮栅311和漏区408之间流动，致使电荷被取出。
上述的工作电压仅仅是例子，数值不局限于上面所述。
在根据与第一实施方案模式相同的设计规则形成此模式所述的结构的情况下，此模式中结构的尺寸大于第一实施方案模式中的尺寸，此模式中的结构从而在集成密度方面有缺点。但在此模式的结构中，由于例如能够容易地控制沟道长度，故能够减小元件之间的分散。
写入的方法不局限隧道电流方法，而是如第一模式所示也可以是热电子注入方法。
虽然在此模式中描述了写入自行停止的NN型存储单元，但也可以采用擦除自行停止的PP型存储单元。在后一种情况下，存储单元包含擦除存储晶体管和擦除控制存储晶体管，致使擦除存储晶体管的阈值电压可以高于擦除控制存储晶体管的阈值电压。而且，使擦除存储晶体管中的隧道氧化物膜的厚度比擦除控制存储晶体管中的隧道氧化物膜的厚度更薄。
下面描述利用隧道电流进行擦除操作并自行停止擦除操作的PP型存储晶体管。以下借助于分别用擦除控制区和擦除区替换图4A-4D所示的写入控制区402和写入区403来进行描述。注意，擦除控制区中在擦除之前状态的阈值电压为Vthc0，而擦除区中为Vtht0。在此实施方案模式中，Vthc0为1V，而Vtht0为4V。通常，数值可以是Vthc0＜Vtht0。
下面描述利用隧道电流进行擦除操作并自行停止擦除操作的PP型存储晶体管。使漏区处于电浮置状态，同时将源区连接到GND。将负电位VCG(在此情况下为-5V)施加到控制栅，则引起隧道电流从浮栅流到源区，致使电荷被取出。当擦除控制区的阈值电压Vthc变得等于VCG(在此情况下为-5V)的瞬间，擦除控制区中的沟道被关闭。存储晶体管的源与漏之间于是不流动电流，致使没有电荷从浮栅被取出。擦除因而自行停止。擦除区在擦除之后的阈值电压Vtht被表示为Vtht＝Vtht0-Vthc0+VCG-VS，在此实施方案模式中为-2V。
这样，根据此模式所示的结构，就能够以高速低功耗来执行并自行停止写入或擦除，从而得到写入或擦除之后阈值电压的控制优越的存储单元。
[实施方案1]
在此实施方案中将描述具有第一模式段落中所述结构且写入自行停止的N型存储晶体管的制造方法。
图5A-5E和6A-6E分别是写入自行停止的N型存储晶体管在上述第一模式的各个制造工艺中的剖面图。剖面图是沿图1A所示的B-B’线。在图5A-5E和6A-6E中，用共同的参考号来表示共同的部分。
首先，如图5A所示，用LOCOS方法在单晶衬底501上形成元件隔离区502。此元件隔离区502可以是沟槽埋置区域或用其它众所周知方法形成的区域。可以用形成在具有绝缘表面的衬底上的半导体薄膜或SOI衬底来代替单晶衬底501。在这些情况下，元件隔离区在腐蚀步骤中与有源层图形化同时形成。
然后，如图5B所示，利用CVD设备形成厚度为500的二氧化硅膜作为牺牲氧化物膜503。此时进行第一沟道掺杂，以便将存储晶体管的阈值电压移向正常关断侧。在第一沟道掺杂中，P型杂质元素(在此实施方案中是硼)被掺入到有源层504。可以根据写入区505的阈值电压的设计值，将硼的浓度控制为每立方厘米1×1017-1×1019原子。
然后，如图5C所示，提供对应于写入区505图形的光抗蚀剂506作为掩模以进行第二沟道掺杂。在第二沟道掺杂中，P型杂质元素(在此实施方案中是硼)被掺入到有源层504。可以根据写入控制区507的阈值电压的设计值，将硼的浓度控制为每立方厘米1×1017-1×1019原子。
改变掺入的杂质元素的浓度，可以引起写入区505与写入控制区507之间阈值电压的差别。借助于在后面所述的形成隧道氧化物膜的步骤中改变写入区505上和写入控制区507上的隧道氧化物膜的厚度，也可以形成阈值电压的差别。在此实施方案中，执行能够精确控制阈值电压差别的沟道掺杂，以便提供阈值电压的差别。
在如上所述完成掺入杂质元素的步骤之后，在炉子退火、激光退火、和灯退火的任何一个步骤中，或在组合上述步骤的步骤中，进行杂质元素的激活。激活层在掺杂步骤中遭受的损伤同时被修复。在此实施方案中，在氮气气氛中于800℃下进行1小时热处理。在热激活之后，清除掉牺牲氧化物膜503。
然后，如图5D所示，在第一热氧化步骤中，于氧气气氛中形成隧道氧化物膜508。此隧道氧化物膜508被形成为厚度为从写入控制区中隧道氧化物膜的厚度设计值减去后面所述第二热氧化步骤中隧道氧化物膜厚度增加值而得到的数值。在此实施方案中，此隧道氧化物膜被形成为厚度为300。
然后如图5E所示，形成对应于写入区505图形的光抗蚀剂509。光抗蚀剂509被用作掩模来清除写入区505上的隧道氧化物膜508，以便如图6A所示形成存储晶体管。
然后，如图6B所示，在氧气气氛中再次执行第二热氧化步骤，以形成隧道氧化物膜508。写入区上的氧化物膜的厚度此处被形成为设计值。在此实施方案中，此厚度是100。写入区之外的区域中的隧道氧化物膜的厚度增加比写入区中氧化物膜的厚度增加量更小，尽管前者在上述热氧化步骤中也增加。根据本发明，隧道氧化物膜的厚度与存储晶体管写入操作中的外加电压有关。实施本发明的人员可以根据说明书适当地确定隧道氧化物膜的厚度。
接着，形成导电薄膜，以便形成对应于浮栅601的形成图形的光抗蚀剂，虽然图中未示出。此光抗蚀剂被用作掩模，以便利用RIE设备或ICP设备来执行导电薄膜的各向异性腐蚀，从而如图6C所示形成浮栅601。此处的导电薄膜可以是导电的多晶硅薄膜、钨薄膜、铝薄膜、或铝基金属薄膜、或具有其叠层结构的膜。在此实施方案中采用钨薄膜。
然后如图6D所示，形成第二绝缘膜602。第二绝缘膜602可以是二氧化硅薄膜或叠层膜，通常称为ONO膜，其中二氧化硅、氮化硅、和二氧化硅被依次层叠。在此实施方案中，二氧化硅薄膜被形成为500。
接着，依次形成导电薄膜，形成对应于控制栅603图形的光抗蚀剂，然后用光抗蚀剂作为掩模，对导电薄膜进行腐蚀，以便如图6D所示形成控制栅603。此处的导电薄膜可以是导电的多晶硅薄膜、钨薄膜、铝薄膜、或铝基金属薄膜、或具有其叠层结构的膜。在此实施方案中采用钨薄膜。
然后，用浮栅601和控制栅603作为掩模，掺入N型杂质元素，以形成图6E所示的源区604和漏区605。在此实施方案中，磷被掺入到有源层504作为N型杂质元素。磷的浓度可以控制为每立方厘米1×1020-1×1022原子。沟道区606是有源层504中源区604和漏区605之外的一个区域。
可以用比源区604杂质注入更高的能量来进行漏区605的杂质注入，而且，漏区605中的结的深度可以比源区604中的结的深度更深，从而可以在漏区605和浮栅601之间形成重叠区。
虽然图中未特别示出，但借助于根据众所周知的制造方法接着形成层间膜、接触室、以及金属布线层，能够完成本发明第一实施方案的N型存储晶体管。
在此实施方案中描述了写入自行停止的N型存储晶体管的制造方法。同样的方法也能够被用来制造擦除自行停止的P型存储晶体管。在制造P型存储晶体管的情况下，可以将P型杂质元素可掺入到有源层以便形成源区和漏区。
此实施方案中描述的制造方法，同样能够被用于第二实施方案模式所述的写入自行停止的NN型存储单元。还能够被用于擦除自行停止的PP型存储单元。
根据此实施方案所述的结构，如上所述，写入或擦除能够以高速低功耗进行并自行停止。因此，可以制造在写入或擦除之后的阈值电压的控制方面优越的存储晶体管或存储单元。
[实施方案2]
在此实施方案中将描述第一模式所述的N型存储晶体管被用作其中存储包含三个或更多值的多值信息的存储晶体管的情况下的写入操作、读出操作以及擦除操作。利用热电子注入方法来进行写入，而擦除用隧道电流方法来进行，并在此实施方案中描述存储四值信息的情况。
以下参照图1所示的电路符号来进行描述。写入控制区106中在浮栅109未积累电荷状态下的阈值电压为Vthc0，而写入区107中为Vtht0。以下在此实施方案中，Vthc0为4V，而Vtht0为0V。通常，数值可以是Vthc0＞Vtht0。浮栅中未积累电荷的存储晶体管的存储状态或存储晶体管在擦除之后的存储状态被设定为“0”(以下称为存储状态“0”)，而写入区的阈值电压被设定为-3V-0V。存储晶体管在写入之后的存储状态被设定为“1”、“2”和“3”(以下称为存储状态“1”、“2”和“3”)，而写入区相应的阈值电压被设定为5.8V-6.2V、6.8V-7.2V和7.8V-8.2V。
表3示出了写入操作、擦除操作和读出操作中工作电压的例子(控制栅电位VCG、漏电位VD和源电位VS)。当然，表3仅仅示出了工作电压的例子，工作电压并不局限于表3所示的数值。存储晶体管在写入之前的状态被设定为“0”。
表3
    VCG     VD     VS     机制
写入“1”     10V     8V     0V     热电子注入
写入“2”     11V
写入“3”     12V
擦除     -20V   浮置     0V     隧道电流取出
读出“0”     10.5V/5V     1V     0V         ----
读出“1”     10.5V/5V
读出“2”     10.5V/11.5V
读出“3”     10.5V/11.5V
为了进行写入操作，源区103(端子S)首先被连接到GND。正电位VD(此实施方案中为8V)被施加到漏区104(端子D)。根据存储状态，正电位VCG被施加到控制栅111(CG)。在此实施方案中，为了得到存储状态“1”、“2”和“3”，VCG分别被设定为10V、11V和12V。
当上述电位被施加时，在漏区104附近产生的热电子被注入到浮栅109，致使写入控制区106和写入区107的阈值电压逐渐上升。在写入控制区106的阈值电压Vthc变得等于VCG的瞬间，写入控制区106的沟道被关闭。存储晶体管的源103与漏104之间于是不流动电流，致使漏区104附近不产生热电子。电荷就不注入到浮栅109。写入因而自行停止。写入区107在写入之后的阈值电压Vtht被表示为Vtht＝Vtht0-Vthc0+VCC，在此模式中，在存储状态“1”、“2”和“3”中分别为6V、7V和8V，而写入控制区106的阈值电压Vthc分别为10V、11V、12V。
如上所述，在根据本发明的存储晶体管中，即使在写入多值信息的过程中，也能够控制阈值电压，使写入得以自行停止。写入之后各个状态的阈值电压的分散宽度不依赖于各个存储晶体管写入速度的差异。写入之后各个状态的阈值电压的分散宽度与写入控制区和写入区之间阈值电压差的分散宽度同样窄。能够执行写入操作而无须用读出操作来检查，致使存储晶体管在功耗和写入时间方面优越于检验-写入。
当执行读出操作时，端子S被连接到GND，同时将小的正电位(在此情况下为1V)施加到端子D。此处将10.5V施加到端子CG作为第一读出电位。在存储晶体管的源和漏之间流动电流的情况下，存储状态应该是“0”和“1”中的一个，并在上述第一读出电位之后进一步施加5V作为第二读出电位。在存储晶体管的源和漏之间再次流动电流的情况下，存储状态应该是“0”，而在电流不流动的情况下应该是“1”。当10.5V被施加到端子CG作为第一读出电位时，在存储晶体管的源和漏之间不流动电流的情况下，存储状态是“2”和“3”中的任何一个。在此情况下，11.5V接着被施加作为第三读出电位。在电流不再流动的情况下，存储状态应该是“3”，而在电流流动的情况下应该是“2”。
如上所述，借助于根据施加到端子CG的读出电位而判断源和漏之间电流的流动，能够读出存储晶体管中的多值存储信息。由于施加到端子D的电位小，故源和漏之间流动的电流不产生热电子。因此，在读出操作中施加到端子CG的电位不引起电荷到浮栅109的注入。
在进行擦除操作的情况下，端子S处于电浮置状态，同时将端子D连接到GND。当负的高电位(在此情况下为-20V)被施加到端子CG时，隧道电流从浮栅109流到写入区107，电荷从而被取出。
上述的工作电压仅仅是例子，数值不局限于上面所述。
在此实施方案中描述了写入自行停止的N型存储晶体管。此实施方案也能够被用于擦除自行停止的P型存储晶体管。在热电子注入被用作写入方法的情况下，此实施方案还能够被用于第二模式所述的NN型存储单元或PP型存储单元。
如上所述，根据此实施方案所述的结构，能够以高速低功耗来执行写入或擦除，因此，可以制造写入或擦除之后阈值电压的控制优越的多值存储晶体管或多值存储单元。
[实施方案3]
根据本发明的存储晶体管能够被应用于各种众所周知的采用非易失存储元件的电路结构。在此实施方案中，将描述本发明被用于NOR型快速存储器的情况。
图7A是NOR型快速存储器电路的电路图，其中存储晶体管被排列成包含m列和n行的矩阵形状(m和n分别是等于或大于1的整数)。此实施方案中的存储晶体管是第一模式所述的写入自行停止的N型存储晶体管。亦即，在各个存储晶体管中，当浮栅中不积累电荷时，写入区和写入控制区的阈值电压分别是0V和4V。
在图7A中，B1所示的位线701被连接到包含排列在第一行中的存储晶体管702-704的m个存储晶体管。包含存储晶体管702-704的m个存储晶体管使用m个字线作为控制栅，此m个字线包含分别由W1-Wm示出的字线705-707。同样，Bn所示的位线708被连接到包含排列在第n行中的存储晶体管709-711的m个存储晶体管。包含存储晶体管709-711的m个存储晶体管分别使用m个字线705-707作为控制栅。在存储晶体管702-704以及709-711中，其不连接到位线701或708的端子，被连接到源线712(端子S)。
图7B示出了形成图7A所示NOR型快速存储器电路的存储晶体管的俯视图的例子。在图7B中，对应于图7A的部分用相同的参考号标注。
在图7B中，源区714和漏区715通过接触室713分别被电连接到源线712和位线701或708。716表示浮栅。
现描述上述包含根据本发明的存储晶体管的NOR型快速存储器电路的操作。利用热电子来进行写入，而擦除是利用浮栅与漏区之间流动的隧道电流来进行。在此描述中，写入是按位进行，而擦除是按块进行。
在此实施方案中，状态“1”意味着在存储晶体管中执行写入之后的状态，且写入区的阈值电压位5.8V-6.2V。另一方面，状态“0”意味着在存储晶体管的浮栅中未积累电荷的状态或擦除执行之后的状态，且阈值电压为-3V-0V。
作为具体的例子，首先在图7A和7B中描述按位写入过程中，存储晶体管702被写入“1”的情况。
源线712被连接到GND，8V被施加到位线701，而10V被施加到字线705。上述之外的(n-1)个位线和(m-1)个字线被连接到GND。
结果，在存储晶体管702的漏区附近产生热电子，并由于浮栅与有源层之间的电场而使电荷被注入到浮栅，致使可以写入“1”。没有电荷被注入到上述存储晶体管之外的(m×n-1)个存储晶体管。
在按块进行擦除的情况下，使源线712处于电浮置状态。包含m个字线705-707的m个字线被连接到-20V，而包含位线701-708的n个位线被连接到GND。结果，在所有m×n个存储晶体管中，隧道电流例如从浮栅716流到漏区615，致使状态成为“0”。
接着，用图7A和7B所示的读出存储晶体管702中的信息的方法的具体例子来描述读出操作。首先，源线712被连接到GND。然后，字线705之外的(m-1)个字线也被连接到GND，包含连接到字线705的存储晶体管702和709的n个存储晶体管之外的包含存储晶体管703、704、710和711的n×(m-1)个存储晶体管从而关断。在上述状态下，5V被施加到字线705，以便将小的正电位(例如1V)施加到位线701。当其状态为“1”时，存储晶体管702关断，致使没有电流在源与漏之间流动。但当其状态为“0”时，存储晶体管702开通，致使电流在源与漏之间流动。于是，借助于检测源与漏之间的电流，就能够读出存储晶体管702中的信息。
第二模式所述的NN型存储单元也能够被用作存储晶体管。此实施方案的电路结构能够在实施方案1所示的制造工艺中加以制造。而且，此实施方案的结构能够与实施方案2的结构组合起来实施。
如上所述，根据此实施方案所述的结构，能够以高速低功耗来执行并自行停止写入或擦除，因此，可以获得包含写入或擦除之后阈值电压的控制优越的存储晶体管的非易失半导体存储设备。
[实施方案4]
在此实施方案中，将描述根据本发明的存储晶体管在被应用于诸如RISC处理器和ASIC处理器之类的集成在一个芯片上的微处理器情况下的例子。
图8示出了微处理器的例子。此微处理器通常包含CPU核心、快速存储器、RAM、时钟控制器、高速缓冲存储器、高速缓冲控制器、串行接口以及I/O(输入/输出)端口。当然，图7所示的微处理器仅仅是一个简化的例子。实际上，根据其用途，微处理器的电路被设计成各种各样。
在图8所示的微处理器中，CPU核心801、高速缓冲存储器802、时钟控制器803、高速缓冲控制器805、串行接口806以及I/O端口807，被提供在CMOS电路中。根据本发明的存储晶体管被用于快速存储器804。包含根据本发明的存储晶体管的非易失存储器，可以被用于高速缓冲存储器802。快速存储器804和高速缓冲存储器802可以与第一和第二模式中的任何结构进行组合，用来实施本发明。此实施方案中的结构可以与实施方案1-3中的任何结构自由组合加以实施。
如上所述，根据此实施方案所述的结构，能够以高速低功耗来执行并自行停止写入或擦除，因此，可以获得包含写入或擦除之后阈值电压的控制优越的存储晶体管的微处理器。
[实施方案5]
根据本发明的存储晶体管能够与包含形成在具有绝缘表面的衬底上的TFT的半导体设备元件形成为一体，此元件，致使能够提供多功能高级小尺寸半导体设备。作为上述的例子，在此实施方案中将描述包含带有根据本发明的存储晶体管的非易失存储器、象素部分、象素部分驱动电路以及γ(伽马)补偿电路的电光设备(通常为液晶显示设备和发光设备)。
γ补偿电路是一种用来进行γ补偿的电路。γ补偿是借助于将适当的电压施加到图像信号而在施加到象素电极的电压与液晶或发光层的透射光强度之间产生线性关系的一种补偿。
图9示出了上述电光设备的方框图，其中提供了包含根据本发明的存储晶体管的非易失存储器902、象素部分905、是象素部分中驱动电路的栅信号侧驱动电路903和源信号侧驱动电路904、以及γ(伽马)补偿电路901。图像信号、时钟信号即同步信号通过FPC(柔性印刷电路)906送出。实施方案3和4所述的电路结构能够被用于非易失存储器902。
利用例如实施方案1所述的制造方法，能够将根据本发明的电光设备在具有绝缘表面的衬底上形成为一体。众所周知的方法能够被用于形成TFT步骤之后的各个步骤，包括形成液晶和EL层的步骤。
众所周知的电路结构能够被用于象素部分905、象素部分中的驱动电路903和904以及γ(伽马)补偿电路901。
在根据本发明的电光设备中，非易失存储器902存储着用来对从个人计算机的机身或电视接收天线送出的图像信号进行γ补偿的补偿数据。γ补偿电路901参考补偿数据进行对图像信号的γ补偿。
用于γ补偿的数据虽然在电光设备发货之前可能曾经被存储，但也能够被规则地重新写入。即使在相似地制造的电光设备中，液晶的光响应特性(例如透射光与外加电压之间的上述关系)有时也不可思议地不同。在这种情况下，由于在此实施方案中能够存储各个电光设备中不同的γ补偿数据，故也有可能不断获得相同的图像质量。
而且，借助于在非易失存储器中存储多个补偿数据和加入新的控制电路，还有可能根据补偿数据自由选择多个颜色。
在非易失存储器902中存储γ补偿的补偿数据的过程中，最好采用本申请人提出的日本专利申请No.156696/1998所述的器件。在上述申请中也描述了γ补偿。
由于存储在非易失存储器中的补偿数据是数字信号，故希望在同一个衬底上根据需要形成D/A转换器或A/D转换器。
此实施方案中的结构能够与实施方案1-3中的任何一个自由组合加以实施。
采用写入或擦除能够自行停止的根据本发明的存储晶体管，使得能够获得能以高速低功耗进行写入或擦除的半导体器件。
[实施方案6]
下面参照图10来描述半导体器件的例子，它配备有包含根据本发明的存储晶体管的非易失存储器并与实施方案5不同。
图10示出了此实施方案的电光设备(通常为液晶显示设备和发光设备)的方框图。此实施方案中的电光设备配备有包含根据本发明的存储晶体管的非易失存储器1003、SRAM1002、象素部分1006、是象素部分驱动电路的栅信号侧驱动电路1004和源信号侧驱动电路1005以及存储器控制电路1001。图像信号、时钟信号或同步信号通过FPC(柔性印刷电路)1007被发送。
此实施方案中的存储器控制电路1001是一种用来控制在SRAM1002和非易失存储器1003中存储图像数据和从中读出图像数据的操作的控制电路。
SRAM1002被用来进行高速数据写入。可以提供DRAM来代替SRAM，而且，在非易失存储器能够高速写入的情况下，不必提供SRAM。
利用例如实施方案1所述的制造方法，能够将此实施方案的电光设备在具有绝缘表面的衬底上形成为一体。众所周知的方法能够被用于形成TFT步骤之后的各个步骤，包括形成液晶和发光层的步骤。
虽然在此实施方案中仅仅提供了各一个，但多个源线侧驱动电路和栅线侧驱动电路可以被提供作为象素部分的驱动电路。众所周知的电路结构能够被用于SRAM1002、象素部分1006、象素部分中的驱动电路1004和1005以及存储器控制电路1001。
在此实施方案的电光设备中，个人计算机的机身或电视接收天线送出的图像信号被逐帧存储在SRAM1002中，并通过存储器控制电路1001被逐一输入到象素部分1006中加以显示。显示在象素部分1006上的至少一帧图像的图像信息，被存储在SRAM1002中。当例如6位数字信号作为图像信号被发送时，需要至少等于象素数目×6位的存储容量。根据需要，存储器控制电路1001使存储在SRAM1002中的图像信号能够被存储在非易失存储器1003中，并使存储在非易失存储器1003中的图像信号被输入到象素部分1006中加以显示。
由于存储在SRAM1002中和非易失存储器1003中的图像数据是数字信号，故希望在配备有SRAM1002和非易失存储器1003的同一个衬底上根据需要提供D/A转换器或A/D转换器。
在此实施方案的结构中，显示在象素部分1006上的图像被恒定存储在SRAM1002中，从而能够容易地保留图像。而且，借助于将存储在SRAM1002中的图像信号存储在非易失存储器1003中以及借助于将存储在非易失存储器1003中的图像信号输入到象素部分，能够容易地进行诸如记录和回放图像的操作。能够自由地进行电视暂停、记录和回放，而无须利用录像机来记录。
能够记录和回放的图像的信息量依赖于SRAM1002和非易失存储器1003的存储容量。存储至少一帧图像信号，能够记录和回放一个静止的图像。当非易失存储器1003的存储容量能够被提高到能存储几百到几千帧图像信息的程度时，则能够重放甚至几秒钟或几分钟之前已经存在的图像。
此实施方案中的结构能够与实施方案1-5中的任何一个自由组合加以实施。
采用其中写入或擦除能够自行停止的根据本发明的存储晶体管，使得能够获得能以高速低功耗进行写入或擦除的半导体设备。
[实施方案7]
根据本发明的非易失存储器能够被组合在各个领域的电子装置中作为存储媒质，用来存储和读出数据。在此实施方案中将描述这种电子装置。
能够采用根据本发明的非易失存储器的电子装置可以是显示器、录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备(例如车载音响)、个人计算机和便携式信息终端(例如移动计算机、便携式电话和电子记事本)。图11A-11F和12A-12B示出了上述例子。
图11A示出了一种显示器，它包含筐形主体1001、支座1002和显示部分1003。包含本发明的存储晶体管的非易失存储器被连接到显示部分1003或另一信号控制电路以便用来补偿图像信号或存储处理数据。
图11B示出了一种录像机，它包含主体1011、显示部分1012、声音输入部分1013、操作开关1014、电池1015和接收部分1016。本发明被组合在内置LSI衬底中以便用来存储图像数据。
图11C示出了部分(仅仅右侧)头戴式显示器，它包含主体1021、信号电缆1022、头部固定带1023、显示部分1024、光学系统1010和显示器件1026。本发明被连接到显示器件1026或另一信号控制电路以便用来补偿图像信号或存储处理数据。
图11D示出了一种配备有存储媒质的图像回放设备(具体地说是一种DVD回放设备)，它包含主体1031、存储媒质1032、操作开关1033、显示部分(a)1034和显示部分(b)1035。在此设备中，DVD(数字万能碟)或CD被用作记录媒质以便欣赏音乐或电影、玩游戏和上网。本发明被组合在内置LSI衬底中以便用来存储图像数据和处理数据。
图11E示出了一种风镜式显示器，它包含主体1041、显示部分1042、和镜臂部分1043。本发明被连接到显示部分1042或另一信号控制电路以便用来补偿图像信号或存储处理数据。
图11F示出了一种个人计算机，它包含主体1051、筐形主体1052、显示部分1053和键盘1054。本发明被组合在内置LSI衬底中以便用来存储处理数据和图像数据。
图12A示出了一种便携式电话，它包含主体1101、声音输出部分1102、声音输入部分1103、显示部分1104、操作开关1105以及天线1106。本发明被组合在内置LSI衬底中以便用来增加地址功能以记录电话号码。
图12B示出了一种声音回放设备，具体地说是一种车载音响，它包含主体1111、显示部分1112以及操作开关1113和1114。本发明被组合在内置LSI衬底中以便用来存储图像数据和处理数据。虽然在此实施方案中描述了汽车音响，但本发明也可以被用于便携或家庭音响回放设备。
如上所述，本发明的应用范围是如此广阔，以致于本发明能够被应用于各个领域的电子装置。此实施方案的电子装置能够被提供在实施方案1-6的任何组合的结构中。
于是，采用写入或擦除能够自行停止的根据本发明的存储晶体管，使得能够获得能以高速低功耗进行写入或擦除的半导体设备。
根据本发明，有可能获得写入或擦除之后阈值分散宽度非常窄且能够以高速低功耗进行写入或擦除的存储晶体管。而且，采用这种存储晶体管，使得能够获得能以高速低功耗进行写入或擦除的半导体非易失存储器。而且，安装这种存储晶体管，使得能够获得能以高速低功耗进行写入或擦除的电子装置。

Claims (42)

1.一种配备有多个存储晶体管的半导体器件，它包含：
包含源区、漏区以及沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
包括在沟道形成区中的第一区和第二区，
用来截断从第一区到浮栅的电荷注入的装置；
用来进行从第二区到浮栅的电荷注入的装置；以及
用来停止从第二区到浮栅的电荷注入的装置。
2.根据权利要求1的半导体器件，其中形成在第一区上的第一绝缘膜的厚度大于形成在第二区上的第一绝缘膜的厚度。
3.根据权利要求1的半导体器件，其中掺入到第一区和第二区的杂质元素的浓度各不相同。
4.根据权利要求1的半导体器件，其中存储晶体管存储多值信息。
5.根据权利要求1的半导体器件，其中存储晶体管被形成在选自由单晶半导体衬底、具有绝缘表面的衬底和SOI衬底组成的组的衬底上。
6.根据权利要求1的半导体器件，其中半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机和便携式信息终端组成的组的一种电子装置。
7.一种配备有多个存储晶体管的半导体器件，它包含：
包含源区、漏区以及沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
包括在沟道形成区中的第一区和第二区，
用来截断从浮栅到第一区的电荷取出的装置；
用来进行从浮栅到第二区的电荷取出的装置；
用来停止从浮栅到第二区的电荷取出的装置。
8.根据权利要求7的半导体器件，其中形成在第一区上的第一绝缘膜的厚度大于形成在第二区上的第一绝缘膜的厚度。
9.根据权利要求7的半导体器件，其中掺入到第一区和第二区的杂质元素的浓度各不相同。
10.根据权利要求7的半导体器件，其中存储晶体管存储多值信息。
11.根据权利要求7的半导体器件，其中存储晶体管被形成在选自由单晶半导体衬底、具有绝缘表面的衬底和SOI衬底组成的组的衬底上。
12.根据权利要求7的半导体器件，其中半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机和便携式信息终端组成的组的一种电子装置。
13.一种配备有多个存储单元的半导体器件，其中第一和第二存储晶体管被串联连接，它包含：
包含源区、漏区、第一存储晶体管的第一沟道形成区以及第二存储晶体管的第二沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的第一存储晶体管的第一浮栅和第二存储晶体管的第二浮栅；
形成在第一和第二浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的第一存储晶体管的第一控制栅和第二存储晶体管的第二控制栅，
用来截断从第一沟道形成区到第一浮栅的电荷注入的装置；
用来进行从第二沟道形成区到第二浮栅的电荷注入的装置；以及
用来停止从第二沟道形成区到第二浮栅的电荷注入的装置，
其中第一和第二浮栅被彼此连接，且
其中第一和第二控制栅被彼此连接。
14.根据权利要求13的半导体器件，其中第一沟道形成区上的第一绝缘膜的厚度大于第二沟道形成区上的第一绝缘膜的厚度。
15.根据权利要求13的半导体器件，其中第一沟道形成区的杂质元素的浓度不同于第二沟道形成区的杂质元素的浓度。
16.根据权利要求13的半导体器件，其中第二存储晶体管存储多值信息。
17.根据权利要求13的半导体器件，其中第一和第二存储晶体管被形成在选自由单晶半导体衬底、具有绝缘表面的衬底和SOI衬底组成的组的衬底上。
18.根据权利要求13的半导体器件，其中半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机和便携式信息终端组成的组的一种电子装置。
19.根据权利要求13的半导体器件，其中第一沟道形成区的阈值电压不同于第二沟道形成区的阈值电压。
20.根据权利要求13的半导体器件，其中半导体器件还包含当电荷量达到由第一存储晶体管的阈值与第二存储晶体管的阈值之间的差值以及由存储单元提供的电压预先确定的电荷量时，用来自行停止从第二沟道形成区到第二浮栅的电荷注入的装置。
21.一种配备有多个存储单元的半导体器件，其中第一和第二存储晶体管被串联连接，它包含：
包含源区、漏区、第一存储晶体管的第一沟道形成区以及第二存储晶体管的第二沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的第一存储晶体管的第一浮栅和第二存储晶体管的第二浮栅；
形成在第一和第二浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的第一存储晶体管的第一控制栅和第二存储晶体管的第二控制栅，
用来截断从第一浮栅到第一沟道形成区的电荷取出的装置；
用来进行从第二浮栅到第二沟道形成区的电荷取出的装置；以及
用来停止从第二浮栅到第二沟道形成区的电荷取出的装置，
其中第一和第二浮栅被彼此连接，且
其中第一和第二控制栅被彼此连接。
22.根据权利要求21的半导体器件，其中第一沟道形成区上的第一绝缘膜的厚度大于第二沟道形成区上的第一绝缘膜的厚度。
23.根据权利要求21的半导体器件，其中第一沟道形成区的杂质元素的浓度不同于第二沟道形成区的杂质元素的浓度。
24.根据权利要求21的半导体器件，其中第二存储晶体管存储多值信息。
25.根据权利要求21的半导体器件，其中第一和第二存储晶体管被形成在选自由单晶半导体衬底、具有绝缘表面的衬底和SOI衬底组成的组的衬底上。
26.根据权利要求21的半导体器件，其中的半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机、便携式信息终端组成的组的一种电子装置。
27.根据权利要求21的半导体器件，其中第一沟道形成区的阈值电压不同于阈值沟道形成区的阈值电压。
28.根据权利要求27的半导体器件，其中半导体器件还包含当电荷量达到由第一存储晶体管的阈值与第二存储晶体管的阈值之间的差值以及由存储单元提供的电压预先确定的电荷量时，用来自行停止从第二浮栅到第二沟道形成区的电荷取出的装置。
29.一种半导体器件，它包含：
形成在衬底上的具有漏区、源区以及沟道形成区的有源层；
形成在沟道形成区中的第一区和第二区；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
其中第一区中杂质元素的浓度大于第二区中杂质元素的浓度；
其中第二区上的第一绝缘膜的厚度小于第一区上的第二绝缘膜的厚度。
30.根据权利要求29的半导体器件，其中第一区的阈值大于第二区的阈值。
31.根据权利要求29的半导体器件，其中半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机和便携式信息终端组成的组的一种电子装置。
32.一种半导体器件，它包含：
形成在衬底上的包含插入在源区与源/漏区之间的第一沟道形成区以及插入在源/漏区与漏区之间的第二沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的第一浮栅和第二浮栅；
形成在第一和第二浮栅上的第二绝缘膜；
形成在第二绝缘膜上的第一控制栅和第二控制栅；
其中第一沟道形成区中杂质元素的浓度大于第二沟道形成区中杂质元素的浓度；以及
其中第二沟道形成区上的第一绝缘膜的厚度小于第一沟道形成区上的第一绝缘膜的厚度。
33.根据权利要求32的半导体器件，其中第一沟道形成区的阈值大于第二沟道形成区的阈值。
34.根据权利要求32的半导体器件，其中的半导体器件是选自由录像机、数码相机、头戴式显示器、DVD唱机、游戏机、风镜式显示器、车辆导航设备、声音回放设备、个人计算机和便携式信息终端组成的组的一种电子装置。
35.一种微处理器，它包含CPU核心、高速缓冲存储器、快速存储器、时钟控制器、高速缓冲控制器和串行接口、I/O端口，高速缓冲存储器与快速存储器中的至少一个包含：
形成在衬底上的包含漏区、源区以及沟道形成区的有源层；
形成在沟道形成区中的第一区和第二区；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
其中第一区中杂质元素的浓度大于第二区中杂质元素的浓度；
其中第二区上的第一绝缘膜的厚度小于第一区上的第二绝缘膜的厚度。
36.根据权利要求35的微处理器，其中第一区的阈值大于第二区的阈值。
37.一种包含非易失存储器的半导体器件，它包含存储晶体管、校正电路、源信号侧驱动电路、栅信号侧驱动电路、象素部分，此存储晶体管包含：
形成在衬底上的包含漏区、源区以及沟道形成区的有源层；
形成在沟道形成区中的第一区和第二区；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的浮栅；
形成在浮栅上的第二绝缘膜；以及
形成在第二绝缘膜上的控制栅，
其中第一区中杂质元素的浓度大于第二区中杂质元素的浓度；
其中第二区上的第一绝缘膜的厚度小于第一区上的第二绝缘膜的厚度。
38.根据权利要求37的半导体器件，其中第一区的阈值大于第二区的阈值。
39.一种微处理器，它包含CPU核心、高速缓冲存储器、快速存储器、时钟控制器、高速缓冲控制器和串行接口、I/O端口，高速缓冲存储器与快速存储器中的至少一个包含：
形成在衬底上的包含插入在源区与源/漏区之间的第一沟道形成区以及插入在源/漏区与漏区之间的第二沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的第一浮栅和第二浮栅；
形成在第一和第二浮栅上的第二绝缘膜；
形成在第二绝缘膜上的第一控制栅和第二控制栅；
其中第一沟道形成区中杂质元素的浓度大于第二沟道形成区中杂质元素的浓度；且
其中第二沟道形成区上的第一绝缘膜的厚度小于第一沟道形成区上的第一绝缘膜的厚度。
40.根据权利要求39的微处理器，其中第一沟道形成区的阈值大于第二沟道形成区的阈值。
41.一种包含非易失存储器的半导体器件，它包含存储晶体管、校正电路、源信号侧驱动电路、栅信号侧驱动电路、象素部分，此存储晶体管包含：
形成在衬底上的包含插入在源区与源/漏区之间的第一沟道形成区以及插入在源/漏区与漏区之间的第二沟道形成区的有源层；
形成在有源层上的第一绝缘膜；
形成在第一绝缘膜上的第一浮栅和第二浮栅；
形成在第一和第二浮栅上的第二绝缘膜；
形成在第二绝缘膜上的第一控制栅和第二控制栅；
其中第一沟道形成区中杂质元素的浓度大于第二沟道形成区中杂质元素的浓度；且
其中第二沟道形成区上的第一绝缘膜的厚度小于第一沟道形成区上的第一绝缘膜的厚度。
42.根据权利要求41的半导体器件，其中第一沟道形成区的阈值大于第二沟道形成区的阈值。
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