CN103035649A - 半导体存储装置以及半导体存储元件 - Google Patents

半导体存储装置以及半导体存储元件 Download PDF

Info

Publication number
CN103035649A
CN103035649A CN2012103672355A CN201210367235A CN103035649A CN 103035649 A CN103035649 A CN 103035649A CN 2012103672355 A CN2012103672355 A CN 2012103672355A CN 201210367235 A CN201210367235 A CN 201210367235A CN 103035649 A CN103035649 A CN 103035649A
Authority
CN
China
Prior art keywords
floating gate
semiconductor memory
memory component
channel region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103672355A
Other languages
English (en)
Other versions
CN103035649B (zh
Inventor
小林直人
津村和宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN103035649A publication Critical patent/CN103035649A/zh
Application granted granted Critical
Publication of CN103035649B publication Critical patent/CN103035649B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种非易失性半导体装置，该半导体装置不使元件的面积增大且即便不对控制栅电压进行控制也能以低电压大幅地增加写入量，另外，还能稳定地进行充分的写入。本发明的半导体存储元件，通过漏极雪崩热电子来进行写入，是一种MOS晶体管，其具有：形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜而设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以及，以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域及漏区域，上述沟道区域具有两种以上的载流子浓度分布。

Description

半导体存储装置以及半导体存储元件
技术领域
本发明涉及半导体存储装置以及半导体存储元件。特别是涉及非易失性半导体存储装置以及半导体存储元件。
背景技术
非易失性的存储器被用于各种各样的用途，例如作为IC卡等的数据存储或者作为模拟电路的调谐（tuning）来使用。这种非易失性存储器所需要的存储容量不大，在数据存储中为数千比特至数百千比特就足够，而在调谐中则数十比特就足够。若这种存储容量较小的非易失性存储器以通常的CMOS工艺来进行制作的话，由于能够在一个芯片上混载CMOS和非易失性存储器而不会增加制造工序，所以能够将成本抑制得较低。
在专利文献1中，公开了以CMOS工艺所形成的非易失性半导体装置。在此专利中，把具有浮动栅的P沟道MOS晶体管作为非易失性半导体元件，并通过热电子将电子注入到浮动栅。作为电子的注入方法，除此之外还有FN隧穿（Fowler-Nordheim Tunneling）注入及N沟道MOS晶体管的热电子注入，但它们与P沟道非易失性半导体元件相比均需要提高控制栅电压。即，P沟道非易失性半导体元件在能以较低的控制栅电压来进行写入这一点上具有优越性。进而，控制栅电压较低就意味着施加在栅极氧化膜的的电场较小，所以在栅极氧化膜的可靠性这一点上也占据优势。
现有技术文献
专利文献1：日本专利公开特表2005-533372号公报。
但是，P沟道非易失性半导体元件的问题是：写入时的控制栅电压的最佳值根据其阈值电压而变化。
写入时的控制栅电压的最佳值根据晶体管的阈值电压而变化是因为通过漏极雪崩热电子（DAHE）来进行写入的缘故，DAHE在晶体管为饱和状态时，也就是在沟道夹断的状态下发生，夹断点的位置离漏极端越远DAHE就发生得越多。也就是说，DAHE发生得较多的条件是：（1）漏极－源极间的绝对值的电压较高；（2）控制栅－源极间的绝对值的电压与从控制栅来看的绝对值的阈值电压之差为大于0的值且接近于0。写入时的控制栅电压的最佳值根据晶体管的阈值电压而变化就是源于（2）。
根据阈值电压对控制栅电压进行控制，就需要控制控制栅电压的电路及监视阈值电压的电路，将会招致外围电路的增大所以并非上策。另外，较高地设定漏极电压，则会消除上述在写入时能够较低地设定控制栅电压这一优点，仍然并非上策。
根据以上说明，问题是若在写入时控制栅电压偏离最佳值，就有写入量不充分而发生写入不良的可能性。另外，即便控制栅电压为对写入而言最佳的值，电子因写入而被注入到浮动栅，由此从控制栅来看的阈值电压将会变化。也就是说，由于控制栅电压偏离对写入而言最佳的值，所以就有可能未进行充分的写入。进而，即便从控制栅取走电子的擦除动作不充分或者过剩，仍会由于控制栅电压偏离对写入而言最佳的值，而有可能未进行充分的写入。
发明内容
本发明就是鉴于以上所述的问题点而完成的，其目的是提供如下的非易失性半导体元件，即：在P沟道非易失性半导体中，不使元件的面积增大，且即便不对控制栅电压进行控制也能够以低电压大幅地增加写入量，另外，还能够稳定地进行充分的写入。
为了解决上述课题，在本发明中，
提供一种半导体存储装置，具有多个具有源电极、漏电极、浮动栅电极的半导体存储元件，上述半导体存储元件各自的源电极、漏电极以及上述浮动栅电极分别短路，上述半导体存储元件各自具有不同的阈值电压。
另外，提供一种半导体存储元件，是一种MOS晶体管，其具有形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜而设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域以及漏区域，上述沟道区域具有两种以上的载流子浓度分布。
另外，提供一种半导体存储元件，这是一种MOS晶体管，其具有形成在第一导电型的半导体衬底上的第二导电型的第一半导体层；在上述第一半导体层上隔着绝缘膜所设置的浮动栅；形成在上述浮动栅下部的上述第一半导体层的表面的沟道区域；以与上述沟道区域接触的方式设置在上述第一半导体层上的第一导电型的源区域以及漏区域，处于上述沟道区域上的上述浮动栅具有第一导电型和第二导电型这两种导电型。
另外，提供一种第一导电型为P型，第二导电型为N型，半导体存储元件为P沟道MOS晶体管的半导体存储元件。
另外，提供一种具有上述半导体存储元件的半导体存储装置半导体存储装置。
根据本发明，能够提供如下的非易失性半导体元件，即：不使元件的面积增大，且即便不对控制栅电压进行控制也能以低电压大幅地增加写入量，另外，还能稳定地进行充分的写入。
附图说明
图1是用于说明本发明实施例所涉及的非易失性半导体元件之构成的示意性透视平面图。
图2是图1所示的非易失性半导体元件的A-A’间的示意性截面图。
图3是图1所示的非易失性半导体元件的B-B’间的示意性截面图。
图4是用于说明本发明实施例的其他形态所涉及的非易失性半导体元件之构成的示意性截面图。
图5是用于说明本发明实施例的其他形态所涉及的非易失性半导体元件之构成的示意性截面图。
图6是用于说明本发明实施例所涉及的P沟道非易失性半导体元件的利用热电子注入的写入动作的图。
图7是用于说明本发明实施例所涉及的P沟道非易失性半导体元件的读出动作的图。
图8是用于说明本发明实施例所涉及的P沟道非易失性半导体元件的使用了控制栅的擦除动作的图。
图9是用于说明本发明实施例所涉及的P沟道非易失性半导体元件的使用了PMOS晶体管的擦除动作的图
附图标记说明
1  P型半导体衬底；2  N型阱；2a  第一N型阱；2b  第二N型阱；3  沟道区域；3a  第一沟道区域；3b  第二沟道区域；4  氧化膜；4a  栅极氧化膜；4b  第一控制栅极氧化膜；4c  场氧化膜；4d  第二控制栅极氧化膜；5  栅电极；5a  第一栅电极（浮动栅）；5b  第二栅电极（控制栅）；5c  P+栅电极；5d  N+栅电极；6  P+扩散层区域；6a  P+扩散漏区域；6b  P+扩散源区域；7  N+扩散层区域；7a  第一N型阱的阱接触区域；7b  第二N型阱的阱接触区域；8  层间绝缘膜；9  接触；10  电极；10a  控制栅电极；10b  漏电极；10c  源电极。
具体实施方式
下面，使用附图详细地说明本发明所涉及的实施方式。
在图1中示出本发明的第一实施方式中的非易失性半导体元件的平面示意图。另外，分别在图2和图3中示出图1 中的A-A’截面示意图和B-B’截面示意图。
在P型半导体衬底1上形成有N型阱层2a、2b。N型阱2a、2b由在P型半导体衬底1及其表面部上形成的元件分离用的场氧化膜4c电分离。在N型阱2a的表面附近形成有与PMOS晶体管关联的要素，6a是P+扩散漏区域，6b是P+扩散源区域，7a是N+扩散阱接触区域，5a是栅电极。在栅电极5a和N型阱2a之间形成有栅极氧化膜4a，载流子浓度不同的两个沟道区域3a、3b沿着源－漏方向并列形成在栅电极下部的N型阱2a的表面。沟道区域的载流子浓度有两种，从而PMOS晶体管就具有两个阈值电压。
在N型阱2b的表面附近，N+扩散阱接触区域7b、栅电极5a和N型阱2b之间形成有氧化膜4b。栅电极5a由例如多晶硅以PMOS晶体管的栅极直至N型阱2b表面的氧化膜4b的上部连续的方式进行延伸而形成。栅电极5a与其他布线不连接而在电位上成为浮动，形成浮动栅电极。另外，由于N型阱2b和栅电极5a隔着氧化膜4b而电容耦合，所以可根据N型阱2b的电位来控制栅电极5a的电位，N型阱2b起到作为控制栅的作用。
在栅电极5a及场氧化膜4c等的上部，例如通过磷玻璃而形成层间绝缘膜8，进而，在P+扩散层区域6（6a、6b）、N+扩散层区域7（7a、7b）的上部，例如通过钨而形成用于连接电极的接触区域9，进而，例如通过金属布线而分别形成控制栅电极10a、PMOS漏电极10b、PMOS源电极10c。
这里，使用阱层作为控制栅，但还可以如图4所示，隔着氧化膜4d在栅电极5a之上配置例如由多晶硅所形成的第二栅电极5b，并作为控制栅来使用。另外，若是不需要擦除的非易失性半导体则还可以没有控制栅。
另外，虽然通过使沟道区域的载流子浓度为两种来形成具有两种阈值电压的PMOS晶体管，但还可以如图5所示，通过使P+栅电极5c、N+栅电极5d在源－漏方向上并列连续而形成，并以P+栅电极5c和N+栅电极5d的接合面位于沟道区域上部的方式进行配置，也能够根据功函数之差而形成具有两种阈值电压的PMOS晶体管。进而，还可以通过使用上面的两种方法，形成具有更多的阈值电压的PMOS晶体管。
接着，说明P沟道非易失性半导体元件的写入动作原理。在写入动作原理中有漏极雪崩热电子（DAHE）注入和FN隧穿（FN）注入，但因本发明是利用基于DAHE注入的写入，故仅说明基于DAHE注入的写入。
首先，参照图6就沟道区域的载流子浓度为一种时的DAHE注入下的写入进行说明。
在图6中，省略电极10（10a、10b、10c）进行记载，但标记与图1、2、3相同的标号并省略详细的说明。图6与图2、3的不同只是作为沟道区域的载流子的电子或者空穴之有无，其他相同。通过将P+扩散漏区域6a上所连接的电极10b的电压设为0V，并将P+扩散源区域6b以及N+扩散区域7a上所连接的电极10c保持于正的高电压，将N+扩散区域7b上所连接的控制栅电极10a保持于正的中电压，就在N型阱2a与栅极氧化膜4a的界面以及N型阱2b与氧化膜4b的界面上形成反型层。
此时，在栅电极5a上产生取决于前者的反型层和栅电极5a之间的静电电容与后者的反型层和栅电极5a之间的静电电容之比的正的中电压。其结果，由于PMOS成为传导状态，P+扩散漏区域6a附近成为高电场区域，所以由于此电场而发生热电子。
由于热电子具有较高的能量，所以通过以某种概率隧穿栅极氧化膜4a而注入到栅电极5a以使栅电极5a带负电。虽然在热电子发生时也发生热空穴（空穴），但由于空穴的隧穿概率低于电子，再者从漏区域附近来看栅电极5a具有正的电位，所以电子被引到栅电极5a而空穴被引到漏区域6a，因此电子的注入就成为支配性的。由于栅电极5a通过写入而带负电，所以从控制栅来看的写入后的阈值电压就移动到正方向。即，从增强（常截止）型向耗尽（常导通）型的方向发生移动。因由栅电极5a所组成的浮动栅与其他要素电绝缘，故这种带电状态被长期间保持。
在这里，DAHE较多地发生的条件，如前所述是：（1）漏极－源极间的绝对值的电压较高；（2）控制栅－源极间的绝对值下的电压与从控制栅来看的绝对值的阈值电压之差为大于0的值且接近于0。例如，在设漏极6a为0V，源极6b为8V，从控制栅7b来看的阈值电压为-3V（因是PMOS故为增强型）的情况下，若设控制栅7b的电压为小于5V且接近于5V的值，DAHE就最多地发生。因此，控制栅7b的电压就被设定成源极6b的电压和漏极6a的电压之间的中电压。
接着，说明沟道区域的载流子浓度为两种时的DAHE注入下的写入例子。首先，设定沟道区域3a、3b的载流子浓度以使从控制栅7b来看的PMOS的阈值电压为-3V、-6V。在此构成中，例如当设漏极6a为0V，源极6b为8V，控制栅7b的电压为4.5V来进行写入，就在已进行写入的瞬间，在沟道区域3a处DAHE较多地发生，电子被注入栅电极5a，阈值电压移动到正（耗尽型）的方向。
阈值电压一移动，在沟道区域3a处DAHE的发生量就下降，写入效率降低。但是，因沟道区域3b也与沟道区域3a同时发生阈值电压的移动，故若发生3V程度的移动，这次就在沟道区域3b处DAHE较多地发生，阈值电压进一步移动到正方向。
也就是说，若设从控制栅7b来看的PMOS的阈值电压为两种，则与一种的时候相比阈值电压的移动量增加，即能够使写入特性提高。
此方法在阈值电压为三种以上时也是可以的，例如，即便以-1V的刻度在-3V~-6V的范围设定阈值电压，并以阈值电压的初始值为-3V时的阈值电压的移动量为-1V的方式进行了写入，理想而言将发生-4V的阈值电压移动。如前所述，因漏－源极间电压越高则写入量越增加，故阈值电压的种类越多就越能够以低电压进行写入。
另外，在阈值电压有多个的情况下，通过较小地设定该阈值电压的刻度，即便在控制栅电压多少偏离目标的情况下，只要某个阈值成为适合于写入的值，就能够进行充分的写入。也就是说，还可以通过具有多个阈值电压，使控制栅电压、阈值电压具有余量（margin）。
接着，就没有P沟道非易失性半导体元件的控制栅时的写入动作进行说明。
在不需要反复进行擦除和写入的改写动作的非易失性半导体元件中，还存在没有控制栅的情况。例如，紫外线擦除型非易失性半导体元件就属于这一种。首先，通过在晶片状态下照射紫外线，以半导体晶片工艺消除栅电极5a中所蓄积的电子。在将半导体IC组装到封装以后，通过将高于通常动作电压的电压提供给非易失性半导体元件来进行写入。此非易失性半导体元件只要不从封装拿出半导体IC并照射紫外线，就无法进行擦除。也就是说，此非易失性半导体元件具有作为熔丝（fuse）元件的作用。
没有控制栅的P沟道非易失性半导体元件的写入，例如若设阈值电压为-7.0V，漏极6a为0V，源极6b为8V（浮动栅5a因不具有电荷而为0V），则如前所述就成为DAHE较多地发生的条件，所以电子被注入到浮动栅5a进行写入。但是，浮动栅5a在初始状态下为0V而与漏极6a同电位，因浮动栅5a未引来电子故电子的写入效率与上述有控制栅的情况相比要差。
因而，作为本发明的方法如前所述那样，通过使其具有多个阈值电压以一次写入而实质进行多次写入，就能够使写入效率提高。也就是说，即便是没有控制栅的P沟道非易失性半导体元件，本发明的方法也是有效的。
接着，使用图7就P沟道非易失性元件的读出动作的原理进行说明。
PMOS晶体管的电传导率因浮动栅电极5a的电子的量而异。在读出时，将P+扩散漏区域6a所连接的电极10b的电压设为0V，并对P+扩散源区域6b以及N+扩散区域7b所连接的电极10c、以及N+扩散区域7a所连接的控制栅电极10a施加正的中电压。因N型阱2a和2b为同电位，故浮动栅5a没有负电荷时的浮动栅5a的电位，理想而言就是与N型阱2a以及2b相同的电位。
在浮动栅5a没有负电荷的情况下，从控制栅来看的PMOS晶体管的阈值电压，因沟道区域3a、3b都是负故不在N型阱2a与栅极氧化膜4a的界面上形成反型层，源极6b－漏极6a间不会导通。也就是说，PMOS晶体管为截止（OFF）状态。
另一方面，在浮动栅5a因写入动作而带负电的情况下，从控制栅来看的PMOS晶体管的阈值电压，如果沟道区域3a、3b的至少一个为正就在N型阱2a与栅极氧化膜4a的界面形成反型层。此时，在栅电极5a上产生取决于N型阱2a的反型层和栅电极5a之间的静电电容与N型阱2b的反型层和栅电极5a之间的静电电容之比的正的中电压。其结果，源6b－漏6a间导通而PMOS晶体管为导通（ON）状态。这样，就可通过检测PMOS晶体管的截止/导通状态来进行数据的读出。
根据以上说明，在具有多个阈值电压的PMOS非易失性半导体中，浮动栅5a上没有电荷时的阈值电压就必须全部为负。如在写入动作的说明所示例那样，在具有多个阈值电压的情况下，阈值电压的初始值全部为负，且最初发生写入动作的沟道区域的阈值电压设定得最高（接近于0一侧），所以不会对读出动作带来任何妨碍。另外，导通状态的检测在至少一个沟道区域出现电流路径即可，所以不需要在写入时使全部的阈值电压为正。
接着，使用图8、9就P沟道非易失性半导体元件的擦除动作进行说明。擦除动作有两种，但均基于FN隧穿。
图8示出使用了控制栅的擦除动作。若设漏电极10b以及源电极10c的电压为0V，并在控制栅电极10a施加高电压，就在浮动栅5a与N+扩散区域7a之间产生高电场而流过FN隧穿电流。其结果，浮动栅5a的电荷被除去使数据得以擦除。
图9示出使用了PMOS晶体管的擦除动作，若设控制栅电极10a为0V，并在漏电极10b以及源电极10c施加高电压，就在浮动栅5a与P+扩散区域6a、6b之间产生高电场而流过FN隧穿电流。其结果，浮动栅5a的电荷被除去使数据得以擦除。在没有控制栅的情况下，也能够通过此方法来进行擦除。
上面，一边举出具体例子一边就本发明的实施例进行了说明。但是，本发明并不限定于这些具体例子。例如，即便是N沟道非易失性半导体元件，本发明在原理上也可获得同样的作用效果。另外，虽然为了使其具有多个阈值电压而阶梯状地形成沟道区域的载流子浓度及栅电极的极性，但即便斜坡状地形成载流子浓度及极性也可获得同样的作用效果。
如以上所详述那样，根据本发明，能够提供如下的非易失性半导体元件，即：不使元件的面积增大且即便不对控制栅电压进行控制也能以低电压大幅地增加写入量，另外，还能稳定地进行充分的写入。

Claims (8)

1.一种半导体存储元件，具有通过漏极雪崩热电子来进行写入的MOS晶体管，包括：
半导体衬底；
N型第一半导体层，形成于所述半导体衬底；
浮动栅，隔着第一绝缘膜设置在所述第一半导体层上；
沟道区域，形成在所述浮动栅下部的所述第一半导体层的表面；以及
P型源区域及漏区域，以与所述沟道区域接触的方式设置在所述第一半导体层上，
所述半导体存储元件特征在于，
所述MOS晶体管由沿着连结所述源区域以及所述漏区域的方向的、从所述浮动栅来看具有不同的阈值的两个以上的部分构成。
2.如权利要求1所述的半导体存储元件，其特征在于，
所述两个以上的部分通过所述沟道区域具有两种以上的不同的载流子浓度的分布而产生。
3.如权利要求1所述的半导体存储元件，其特征在于，
沿着连结所述源区域以及所述漏区域的方向的、从所述浮动栅来看具有不同的阈值的两个以上的部分，通过处于所述沟道区域上的所述浮动栅具有P型和N型两种导电性而产生。
4.如权利要求1所述的半导体存储元件，其特征在于，
沿着连结所述源区域以及所述漏区域的方向的、从所述浮动栅来看具有不同的阈值的两个以上的部分，通过所述沟道区域具有两种以上的不同的载流子浓度的分布，而且处于所述沟道区域上的所述浮动栅具有P型和N型两种导电性而产生。
5.如权利要求1所述的半导体存储元件，其特征在于，还包括：
N型第二半导体层，形成在所述衬底上；以及
第二绝缘膜，设置在所述第二半导体层上，
所述浮动栅延伸至所述第二绝缘膜之上，所述第二半导体层作为控制所述浮动栅的电位的控制栅而起作用。
6.如权利要求1至5中任一项所述的半导体存储元件，其特征在于，
在所述浮动栅的上表面或者侧面隔着绝缘膜而形成有控制栅。
7.一种半导体存储装置，具有多个具有源电极、漏电极、浮动栅电极的半导体存储元件，所述半导体存储元件各自的所述源电极、所述漏电极以及所述浮动栅电极分别短路，其特征在于，所述半导体存储元件的各个具有不同的阈值电压。
8.如权利要求7所述的半导体存储装置，其特征在于，
所述半导体存储元件具有控制栅，所述半导体存储元件各自的所述控制栅的电极短路。
CN201210367235.5A 2011-09-30 2012-09-28 半导体存储装置以及半导体存储元件 Expired - Fee Related CN103035649B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011218241A JP2013077780A (ja) 2011-09-30 2011-09-30 半導体記憶装置及び半導体記憶素子
JP2011-218241 2011-09-30

Publications (2)

Publication Number Publication Date
CN103035649A true CN103035649A (zh) 2013-04-10
CN103035649B CN103035649B (zh) 2016-12-21

Family

ID=47991757

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210367235.5A Expired - Fee Related CN103035649B (zh) 2011-09-30 2012-09-28 半导体存储装置以及半导体存储元件

Country Status (5)

Country Link
US (1) US8823073B2 (zh)
JP (1) JP2013077780A (zh)
KR (1) KR101942580B1 (zh)
CN (1) CN103035649B (zh)
TW (1) TWI555094B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6286292B2 (ja) * 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304484B1 (en) * 1999-12-27 2001-10-16 Hyundai Electronics Industries Co., Ltd. Multi-bit flash memory cell and programming method using the same
CN1389927A (zh) * 2001-05-31 2003-01-08 株式会社半导体能源研究所 半导体器件及电子装置
US20050104118A1 (en) * 1995-03-07 2005-05-19 California Institute Of Technology, A California Non-Profit Corporation Floating-gate semiconductor structures
CN101826527A (zh) * 2008-12-22 2010-09-08 东部高科股份有限公司 半导体器件、制造半导体器件的方法和闪存器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1392599A (en) * 1971-07-28 1975-04-30 Mullard Ltd Semiconductor memory elements
JPH05136429A (ja) * 1991-11-08 1993-06-01 Oki Electric Ind Co Ltd 半導体記憶装置およびその動作方法
JP3691285B2 (ja) * 1999-04-30 2005-09-07 旭化成マイクロシステム株式会社 不揮発性半導体記憶装置
JP3594550B2 (ja) * 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法
US6806117B2 (en) * 2002-12-09 2004-10-19 Progressant Technologies, Inc. Methods of testing/stressing a charge trapping device
DE10352785A1 (de) * 2003-11-12 2005-06-02 Infineon Technologies Ag Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich
JP4800017B2 (ja) * 2005-11-25 2011-10-26 エルピーダメモリ株式会社 半導体記憶装置
US20070246778A1 (en) * 2006-04-21 2007-10-25 Meng-Chi Liou Electrostatic discharge panel protection structure
US8004032B1 (en) * 2006-05-19 2011-08-23 National Semiconductor Corporation System and method for providing low voltage high density multi-bit storage flash memory
JP5476665B2 (ja) * 2007-04-02 2014-04-23 株式会社デンソー 不揮発性半導体記憶装置及びそのデータ書き換え方法
US7645662B2 (en) * 2007-05-03 2010-01-12 Dsm Solutions, Inc. Transistor providing different threshold voltages and method of fabrication thereof
US7733700B2 (en) * 2007-07-18 2010-06-08 Flashsilicon, Inc. Method and structures for highly efficient hot carrier injection programming for non-volatile memories
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
JP2009129981A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置
US8218369B2 (en) * 2010-01-25 2012-07-10 Yield Microelectronics Corp. Non-volatile memory low voltage and high speed erasure method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050104118A1 (en) * 1995-03-07 2005-05-19 California Institute Of Technology, A California Non-Profit Corporation Floating-gate semiconductor structures
US6304484B1 (en) * 1999-12-27 2001-10-16 Hyundai Electronics Industries Co., Ltd. Multi-bit flash memory cell and programming method using the same
CN1389927A (zh) * 2001-05-31 2003-01-08 株式会社半导体能源研究所 半导体器件及电子装置
CN101826527A (zh) * 2008-12-22 2010-09-08 东部高科股份有限公司 半导体器件、制造半导体器件的方法和闪存器件

Also Published As

Publication number Publication date
CN103035649B (zh) 2016-12-21
TW201334085A (zh) 2013-08-16
US8823073B2 (en) 2014-09-02
KR101942580B1 (ko) 2019-01-25
KR20130035928A (ko) 2013-04-09
JP2013077780A (ja) 2013-04-25
TWI555094B (zh) 2016-10-21
US20130082317A1 (en) 2013-04-04

Similar Documents

Publication Publication Date Title
US7432552B2 (en) Body biasing structure of SOI
US7092291B2 (en) Nonvolatile semiconductor memory device, charge injection method thereof and electronic apparatus
US7447064B1 (en) System and method for providing a CMOS compatible single poly EEPROM with an NMOS program transistor
CN104241284A (zh) 双模晶体管装置及其操作方法
KR100883282B1 (ko) Ｅｅｐｒｏｍ
US20100039868A1 (en) Low voltage, low power single poly EEPROM
CN103415916A (zh) 半导体装置以及半导体装置的制造方法
CN103378105A (zh) 非挥发性存储器及非挥发性存储器的制造方法
CN103035649A (zh) 半导体存储装置以及半导体存储元件
US20070194378A1 (en) Eeprom memory cell for high temperatures
JP4571396B2 (ja) 電界型単電子箱多値メモリ回路およびその制御方法
KR20050008459A (ko) 불휘발성 반도체 기억장치
CN101160665A (zh) 半导体装置
US9450052B1 (en) EEPROM memory cell with a coupler region and method of making the same
KR101700992B1 (ko) 비휘발성 메모리 및 비휘발성 메모리의 제조 방법
US20070267677A1 (en) Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
JP2006339554A (ja) 不揮発性半導体記憶装置及びその動作方法
US9966476B2 (en) Semiconductor memory device having first and second floating gates of different polarity
TWI569377B (zh) 非揮發性記憶體單元
JP6232200B2 (ja) 不揮発性半導体記憶装置
KR19980087417A (ko) 반도체 메모리 및 반도체 메모리용 소거방법
US8390052B2 (en) Nonvolatile semiconductor memory device
JPS60182777A (ja) 不揮発性半導体メモリ
KR20040078786A (ko) 플래시 메모리 소자의 고전압 트랜지스터
US20130020628A1 (en) Process for fabricating a transistor comprising nanocrystals

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160304

Address after: Chiba County, Japan

Applicant after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba, Chiba, Japan

Applicant before: Seiko Instruments Inc.

C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: DynaFine Semiconductor Co.,Ltd.

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161221

CF01 Termination of patent right due to non-payment of annual fee