TWI555094B - Semiconductor memory device and semiconductor memory element - Google Patents

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Naoto Kobayashi
Kazuhiro Tsumura
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Description

半導體記憶裝置及半導體記憶元件
本發明係關於半導體記憶裝置及半導體記憶元件。尤其，關於非揮發性半導體裝置及非揮發性半導體元件。
非揮發性之記憶體在各種用途被利用，當作例如IC卡等之資料的記憶，或是類比電路之調諧被使用。如此之非揮發性記憶體所需之記憶容量並不大，資料記憶從數千至數百千位元，在調諧中數十位元則足夠。若可以以一般之CMOS製程製作如此之記憶容量小的非揮發性記憶體，因不用增加製造工程可以以一晶片混載CMOS和非揮發性記憶體，故可以將成本抑制成低。
在專利文獻1中，揭示有以CMOS製程所形成之非揮發性半導體裝置。在該專利中，以持有浮置閘極之P通道MOS電晶體當作非揮發性半導體元件，藉由熱載子將電子注入至浮置閘極。就以電子之注入方法而言，雖然其他有Fowler-Nordheim(FN)穿隧注入、N通道MOS電晶體之熱載子注入，但是該些中任一者比起P通道非揮發性半導體元件必須提高控制閘極電壓。即是，P通道非揮發性半導體元件在能夠以低控制閘極電壓進行寫入之點具有優勢。並且，因控制閘極電壓低係指施加於閘極氧化膜之電場小之意，故即使在閘極氧化膜之信賴性之點上也具優勢。
〔先前技術文獻〕 〔專利文獻〕
［專利文獻1〕日本特表2005-533372號公報
但是，P通道非揮發性半導體元件有藉由其臨界值電壓，寫入時之控制閘極電壓之最佳值產生變化之問題。
寫入時之控制閘極電壓之最佳值藉由電晶體之臨界值電壓而變化係因為藉由汲極崩潰熱載子(drain avalanche hot-carrier，DAHE)進行寫入之故，DAHE於電晶體飽和狀態之時，即是通道夾斷(pinch-off)之狀態下產生，夾斷點之位置離汲極端越遠，產生DAHE越多。即是，產生多量DAHE之條件係(1)在汲極、源極間之絕對值下之電壓高，(2)在控制閘、源極間之絕對值下的電壓和在從控制閘極觀看之絕對值下的臨界值電壓之差大於0之值，且接近於0。寫入時之控制閘極電壓之最佳值藉由電晶體之臨界值電壓而變化係取決於(2)。
因應臨界值電壓而對控制閘極電壓進行控制，必須要有對控制閘極電壓進行控制之電路，或監視臨界值電壓之電路，故會導致周邊電路之增大，並非適當的對策。再者，設定高汲極電壓，會取消上述寫入時可以將控制閘極電壓設定成低之優點，仍非適當的對策。
藉由上述，於寫入時，當控制閘極電壓偏離最佳值 時，寫入量不充分，有可能會引起寫入不良之問題。再者，即使控制閘極電壓為最適合寫入之值，藉由寫入電子被注入至浮置閘極，依此從浮置閘極觀看到之臨界值電壓變化。即是，因控制閘極電壓偏離最適合於寫入之值，故有可能無法進行充分之寫入。並且，即使從控制閘極抽取電子之消去動作不足，或是過剩，因控制閘極電壓仍偏離最適合於寫入之值，故有可能無法進行充分之寫入。
本發明係鑒於上述之點而創作出，其目的係提供一種屬於P通道非揮發性半導體，不會增大元件之面積，並且即使不對控制閘極電壓進行控制，亦可以以低電壓大幅度地增加寫入量，再者可以安定地進行充分之寫入的非揮發性半導體元件。
為了解決上述課題，本發明係一種半導體記憶裝置，屬於具有複數持有源極電極、汲極電極、浮置閘極電極的半導體記憶元件，上述半導體記憶元件之各個的源極電極、汲極電極以及上述浮置閘極電極各自短路的半導體電路裝置，上述半導體記憶元件之各個持有不同的臨界值電壓。
再者，為一種半導體記憶元件，屬於具有下述構件之MOS電晶體：被形成在第1導電型之半導體基板的第2導電型之第1半導體層；隔著絕緣膜被設置在上述第1半導體層上之浮置閘極；被形成在上述浮置閘極下部之上述第 1半導體層之表面的通道區域；及以接觸於上述通道區域之方式，被設置在上述第1半導體層上之第1導電型之源極區域及汲極區域，上述通道區域持有兩種類以上之載子濃度之分布。
再者，為一種半導體記憶元件，屬於具有下述構件之MOS電晶體：被形成在第1導電型之半導體基板的第2導電型之第1半導體層；隔著絕緣膜被設置在上述第1半導體層上之浮置閘極；被形成在上述浮置閘極下部之上述第1半導體層之表面的通道區域；及以接觸於上述通道區域之方式，被設置在上述第1半導體層上之第1導電型之源極區域及汲極區域，位於上述通道區域上之上述浮置閘極具有第1導電型和第2導電型之雙方。
再者，設為第1導電型為P型、第2導電型為N型、半導體記憶元件為P通道MOS電晶體的半導體記憶元件。
再者，設為上述半導體記憶裝置具有上述半導體記憶元件的半導體記憶裝置。
若藉由本發明時，則可以提供一種不會增大元件之面積，並且即使不對控制閘極電壓進行控制，亦可以以低電壓大幅度地增加寫入量，再者，可以安定地進行充分之寫入的非揮發性半導體元件。
以下，使用圖面詳細說明與本發明有關之實施型態。
第1圖表示本發明之第1實施例中之非揮發性半導體元件之平面模式圖。再者，第2圖表示第1圖中之A-A’之剖面模式圖，第3圖表示B-B’之剖面模式圖。
在P型半導體基板1上形成N型井層2a、2b。N型井2a、2b係藉由P型半導體基板1及被形成在其表面部之元件分離用之場氧化膜4c而電性分離。在N型井2a之表面附近形成有與PMOS電晶體有關之要素，6a為P+擴散汲極區域，6b為P+擴散源極區域，7a為N+擴散井接觸區域，5a為閘極電極。在閘極電極5a和N型井2a之間形成閘極氧化膜4a，在閘極電極之下部之N型井2a之表面排列於源極、汲極方向形成有載子濃度不同之兩個通道區域3a、3b。藉由通道區域之載子濃度具有兩種類，該PMOS電晶體持有兩個臨界值電壓。
在N型井2b之表面附近，形成有N+擴散井接觸區域7b，和閘極電極5a和N型井2b之間的氧化膜4b。閘極電極5a係藉由例如多晶矽被形成PMOS電晶體之閘極被連續延伸至N型井2b表面之氧化膜4b之上部。閘極電極5a不與其他配線連接成為電位性浮置，形成有浮置閘極電極。再者，N型井2b和閘極電極5a因隔著氧化膜4b而成為電容耦合，故能夠藉由N型井2b之電位控制閘極電極5a之電位，N型井2b發揮當作控制閘極的作用。
在閘極電極5a或場氧化膜4c等之上部，藉由例如磷 酸玻璃形成層間絕緣膜8，並且在P+擴散區域6(6a、6b)、N+擴散區域7(7a、7b)之上部，藉由例如鎢形成用以連接電極之接觸區域9，並且藉由例如金屬配線各形成有控制閘極電極10a、PMOS汲極電極10b、PMOS源極電極10c。
在此，雖然使用井層當作控制閘極，但是即使如第4圖所示般，隔著氧化膜4d在閘極電極5a上配置藉由例如多晶矽所形成之第2閘極電極5b，當作控制閘極使用亦可。再者，若為不需要消去之非揮發性半導體，即使不設置控制閘極亦可。
再者，雖然藉由將通道區域之載子濃度設為兩種類，形成持有兩種類臨界值電壓之PMOS電晶體，但是如第5圖所示般，即使藉由配置成在源極、汲極方向排列P+閘極電極5c、N+閘極電極5d，連續形成，並在通道區域上部配置位置P+閘極電極5c和N+閘極電極5d之接合面，藉由功函數之差，亦可以形成持有兩種類臨界值電壓的PMOS電晶體。並且，藉由使用上述之兩方的手法，亦可以形成持有更多臨界值電壓的PMOS電晶體。
接著，說明P通道非揮發性半導體元件之寫入動作原理。在寫入動作原理中雖然有汲極崩潰熱載子(DAHE)注入和FN穿隧(FN)注入，但是因本發明係利用DAHE注入執行寫入，故僅針對藉由DAHE注入所執行之寫入予以說明。
首先，針對通道區域之載子濃度為一種類之時之 DAHE注入的寫入，參照第6圖而予以說明。
在第6圖中，雖然省略記載電極10(10a、10b、10c)，但是賦予與第1、2、3圖相同之符號而省略詳細說明。第6圖和第2、3圖不同僅在於有無屬於通道區域之載子的電子或電洞，其他則相同。藉由將連接於P+擴散汲極區域6a之電極10b之電壓設為0V，將連接於P+擴散源極區域6b及N+擴散區域7a之電極10c設為正的高電壓，然後將連接於N+擴散區域7b之控制閘極電極10a保持在正的中電壓，在N型井2a和閘極氧化膜4a之界面及N型井2b和氧化膜4b之界面形成反轉層。
此時，藉由前者之反轉層和閘極電極5a之間的靜電電容，和後者之反轉層和閘極電極5a之間的靜電電容之比而決定之正的中電壓在閘極電極5a產生。其結果，PMOS成為傳導狀態，因P+擴散汲極區域6a附近成為高電場區域，故藉由該電場，產生熱載子。
因熱載子具有高能量，故藉由以某確率對閘極氧化膜4a進行穿隧，被注入至閘極電極5a而使閘極電極5a帶負電。雖然於產生熱載子之時也產生熱孔(電洞)，但是由於電洞比起電子穿隧確率低，再者從汲極區域附近觀看閘極電極5a具有正的電位，故電子被拉引至閘極電極5a，電洞被拉引至汲極區域6a，因此電子之注入成為支配性。閘極電極5a因藉由寫入而帶負電，故從控制閘極觀看的寫入後之臨界值電壓移動至正的方向。即是，引起從增強型(正常截止)型朝空乏(正常導通)型之方向移動。由 閘極電極5a所構成之浮置閘極因與其他要素電性絕緣，故如此之帶電狀態被長期間保持。
在此，產生多量DAHE之條件係如上述般，(1)在汲極、源極間之絕對值下之電壓高，(2)在控制閘極、源極間之絕對值下的電壓和在從控制閘極觀看之絕對值下的臨界值電壓之差大於0之值，且接近於0。例如，將汲極6a設為0V，將源極6b設為8V，從控制閘極7b觀看之臨界值電壓為-3V(因係PMOS，故為增強型)之時，若將控制閘極7b之電壓設為小於5V且接近於5V之值時，則產生最多DAHE。如此一來，控制閘極7b之電壓被設定在源極6b之電壓和汲極6a之電壓之間的中電壓。
接著，說明通道區域之載子濃度為兩種類之時在DAHE注入下的寫入例。首先，以從控制閘極7b觀看的PMOS之臨界值電壓成為-3V、-6V之方式，設定通道區域3a、3b之載子濃度。在該構成中，例如汲極6a以0V，源極6b以8V，控制閘極7b之電壓以4.5V進行寫入之時，在進行寫入之瞬間，在通道區域3a產生多量DAHE，電子被注入至閘極電極5a，臨界值電壓移動至正(空乏型)之方向。
當臨界值電壓移動時，在通道區域3a中，DAHE之產生量下降，寫入效率下降。但是，因通道區域3b也與通道區域3a同時引起臨界值電壓之移動，故當引起3V左右之移動時，此次則在通道區域3b產生多量DAHE，臨界值電壓又移動至正的方向。
即是，當將控制閘極7b觀看的PMOS之臨界值電壓設為兩種類時，比起一種類之時，增加了臨界值電壓之移動量，即是可以提升寫入特性。
該手法即使在臨界值電壓為三種類以上之時亦可實施，例如，即使以-1V刻度將臨界值電壓設定成-3V~-6V，並以臨界值電壓之初期值為-3V之時的臨界值電壓之移動量成為-1V之方式，進行寫入，理想上亦引起-4V之臨界值電壓移動。如上述般，因汲極、源極間電壓越高寫入量越增加，故臨界值電壓之種類越多越可以低電壓進行寫入。
再者，在臨界值電壓為複數之時，藉由將其臨界值電壓之刻度設定成小刻度，即使控制閘極電壓多少從期待值偏離時，若任何的臨界值成為適合寫入之值時，則可以進行充分的寫入。即是，藉由具有複數臨界值電壓，亦可以使控制閘極電壓、臨界值電壓持有容限。
接著，針對P通道非揮發性半導體元件無控制閘極之時的寫入動作予以說明。
在不需要進行重複消去和寫入之重寫動作的非揮發性半導體元件中，也存在有無控制閘極者。例如，紫外線消去型非揮發性半導體元件相當於此。首先，藉由在晶圓狀態下照射紫外線，在半導體晶圓製程下消去被蓄積於閘極電極5a的電子。於將半導體IC安裝在封裝體之後，藉由對非揮發性半導體元件供給高於通常動作電壓的電壓，進行寫入。該非揮發性半導體元件係從封裝體伸出半導體IC，只要不照射紫外線，就無法進行消去。即是，該非揮 發性半導體元件持有當作熔絲元件之作用。
無控制閘極之P通道非揮發性半導體元件之寫入例如將臨界值電壓設為-7.0V，將汲極6a設為0V，將源極6b設為8V(因浮置閘極5a不持有電荷，故為0V)時，則如上述般，因成為產生多量DAHE之條件，故在浮置閘極5a被注入電子，進行寫入。但是，浮置閘極5a在初期狀態下，在0V與汲極6a同電位，因浮置閘極5a不拉引電子，故電子之寫入效率比起上述的具有控制閘極之時較差。
在此，就以本發明之手段而言，如上述般，藉由持有複數臨界值電壓，並以一次寫入進行實質複數次寫入，則可以提升寫入之效率。即是，即使為無控制閘極之P通道非揮發性半導體元件，本發明之手段亦有效。
接著，針對P通道非揮發性半導體元件之讀出動作的原理，使用第7圖予以說明。
PMOS電晶體之電性傳導度按浮置閘極電極5a之電子量而不同。於讀出時，將被連接於P+擴散汲極區域6a之電極10b之電壓設為0V，對被連接於P+擴散源極區域6b及N+擴散區域7b之電極10c，以及被連接於N+擴散區域7a之控制閘極電極10a施加正的中電壓。因N型井2a和2b為同電位，故浮置閘極5a無負的電荷之時的浮置閘極5a之電位，理想上與N型井2a及2b同電位。
於浮置閘極5a無負的電荷之時，從控制閘極觀看之PMOS電晶體之臨界值電壓，因在通道區域3a、3b中之任 一者皆為負，故不在N型井2a和閘極氧化膜4a之界面形成反轉層，不會有源極6b、汲極6a間導通之情形。即是，PMOS電晶體成為OFF狀態。
另外，藉由寫入動作，於浮置閘極5a帶負電之時，從控制閘極觀看的PMOS電晶體之臨界值電壓若通道區域3a、3b之至少一方為正時，則在N型井2a和閘極氧化膜4a之界面形成反轉層。此時，藉由N型井2a之反轉層和閘極電極5a之間的靜電電容，和N型井2b之反轉層和閘極電極5a之間的靜電電容之比而決定之正的中電壓在閘極電極5a產生。其結果，源極6b、汲極6a間導通，且PMOS電晶體成為ON狀態。如此一來，藉由感測PMOS電晶體之ON/OFF狀態，能夠進行資料之讀出。
藉由上述，在具有複數臨界值電壓之PMOS非揮發性半導體中，於浮置閘極5a無電荷之時的臨界值電壓必須所有為負。如在寫入動作之說明中例示般，於具有複數臨界值電壓之時，因臨界值電壓之初期值所有為負，並且在最初引起寫入動作之通道區域中的臨界值電壓被設定成最高(接近0之側)，故在讀出動作不會造成任何問題。再者，ON狀態之感測因若在至少一個通道區域具有電流路徑即可，故於寫入時不需要將所有之臨界值電壓設為正。
接著，針對P通道非揮發性半導體元件之消去動作，使用第8圖、第9圖予以說明。消去動作有兩種方式，任一者皆係藉由FN穿隧而進行。
第8圖係針對使用控制閘極之消去動作而表示。當將 汲極電極10b及源極電極10c之電壓設為0V，對控制閘極電壓10a施加高電壓時，則在浮置閘極5a和N+擴散區域7a之間產生高電場而流通FN穿隧電流。其結果，浮置閘極5a之電荷被除去而資料被消去。
第9圖係針對使用PMOS電晶體之消去動作而表示，當將控制閘極電極10a設為0V，對汲極電極10b及源極電極10c施加高電壓時，在浮置閘極5a和P+擴散區域6a、6b之間產生高電場而流通FN穿隧電流。其結果，浮置閘極5a之電荷被除去而資料被消去。於無浮置閘極之時，也可以藉由該方法進行消去。
以上，邊舉出具體例邊針對本發明之實施例予以說明。但是，本發明並不限定於該些具體例。例如，本發明即使為N通道非揮發性半導體元件，在原理上亦可以取得相同之作用效果。再者，為了持有複數臨界值電壓，雖然階段狀地形成通道區域之載子濃度或閘極電極之極性，但是即使傾斜狀地形成載子濃度或極性，亦可以取得相同之作用效果。
如上述詳細敘述般，若藉由本發明時，則可以提供一種不會增大元件之面積，並且即使不對控制閘極電壓進行控制，亦可以以低電壓大幅度地增加寫入量，再者，可以安定地進行充分之寫入的非揮發性半導體元件。
1‧‧‧P型半導體基板
2‧‧‧N型井
2a‧‧‧第1N型井
2b‧‧‧第2N型井
3‧‧‧通道區域
3a‧‧‧第1通道區域
3b‧‧‧第2通道區域
4‧‧‧氧化膜
4a‧‧‧閘極氧化膜
4b‧‧‧第1控制閘氧化膜
4c‧‧‧場氧化膜
4d‧‧‧第2控制閘氧化膜
5‧‧‧閘極電極
5a‧‧‧第1閘極電極(浮置閘極)
5b‧‧‧第2閘極電極(控制閘極)
5c‧‧‧P+閘極電極
5d‧‧‧N+閘極電極
6‧‧‧P+擴散層區域
6a‧‧‧P+擴散汲極區域
6b‧‧‧P+擴散源極區域
7‧‧‧N+擴散層區域
7a‧‧‧第1N型井之井接觸區域
7b‧‧‧第2N型井之井接觸區域
8‧‧‧層間絕緣膜
9‧‧‧接觸區域
10‧‧‧電極
10a‧‧‧控制閘極電極
10b‧‧‧汲極電極
10c‧‧‧源極電極
第1圖為用以說明與本發明之實施例有關之非揮發性 半導體元件之構成的模式性透過俯視圖。
第2圖為第1圖所示之非揮發性半導體元件之A-A’間的模式性剖面圖。
第3圖為第1圖所示之非揮發性半導體元件之B-B’間的模式性剖面圖。
第4圖為用以說明與本發明之實施例的另外型態有關之非揮發性半導體元件之構成的模式性剖面圖。
第5圖為用以說明與本發明之實施例的另外型態有關之非揮發性半導體元件之構成的模式性剖面圖。
第6圖為用以說明與本發明之實施例有關之P通道非揮發性半導體元件之熱載子注入所產生之寫入動作的圖示。
第7圖為用以說明與本發明之實施例有關之P通道非揮發性半導體元件之讀出動作的圖示。
第8圖為用以說明與本發明之實施例有關之P通道非揮發性半導體元件的使用控制閘之消去動作的圖示。
第9圖為用以說明與本發明之實施例有關之P通道非揮發性半導體元件的使用PMOS電晶體之消去動作的圖示。
1‧‧‧P型半導體基板
2a‧‧‧第1N型井
2b‧‧‧第2N型井
3a‧‧‧第1通道區域
3b‧‧‧第2通道區域
4c‧‧‧場氧化膜
5a‧‧‧第1閘極電極(浮置閘極)
6a‧‧‧P+擴散汲極區域
6b‧‧‧P+擴散源極區域
7a‧‧‧第1N型井之井接觸區域
7b‧‧‧第2N型井之井接觸區域
9‧‧‧接觸區域
10a‧‧‧控制閘極電極
10b‧‧‧汲極電極
10c‧‧‧源極電極

Claims (4)

  1. 一種半導體記憶元件，具有藉由汲極崩潰熱載子(drain avalanche hot-carrier)進行寫入的MOS電晶體，該MOS電晶體係由下述構件所構成：半導體基板；被形成在上述半導體基板之N型的第1半導體層；隔著第1絕緣膜被設置在上述第1半導體層上之浮置閘極；被形成在上述浮置閘極下部之上述第1半導體層之表面的通道區域；及以接觸於上述通道區域之方式，被設置在上述第1半導體層上之P型的源極區域及汲極區域，該半導體記憶元件之特徵為：上述MOS電晶體係由沿著連結上述源極區域及上述汲極區域之方向，且從上述浮置閘極觀看具有不同的臨界值的兩個以上之部分所構成，上述兩個以上之部分係藉由位於上述通道區域上之上述浮置閘極由P型之區域或N型之區域所構成而臨界值不同，上述P型和上述N型之區域並列配置，兩者之接合面沿著連結上述源極區域和上述汲極區域之源極、汲極方向方向而被配置。
  2. 如申請專利範圍第1項所記載之半導體記憶元件，其中上述兩個以上之部分又藉由上述通道區域持有兩種類以上之不同的載子濃度分布而產生。
  3. 如申請專利範圍第1或2項所記載之半導體記憶元件，其中又具有：被形成在上述基板之N型的第2半導體層；和被設置在上述第2半導體層上之第2絕緣膜，上述浮置閘極係延伸至上述第2絕緣膜上，上述第2半導體層當作控制上述浮置閘極之電位的控制閘極而發揮作用。
  4. 如申請專利範圍第1或2項所記載之半導體記憶元件，其中在上述浮置閘極之上面或側面隔著絕緣膜而形成有控制閘極。
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