JP3691285B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、EEPROM(Electrically Erasable Programmable ROM) 、フラッシュEEPROMのようなフローティングゲートを有する不揮発性半導体記憶装置に関するものである。
【0002】
【従来の技術】
従来からの不揮発性半導体メモリのセルは、図7に示すように、半導体基板1上に、チャネル領域2、ソース3、およびドレイン4が形成され、チャネル領域2上には、トンネル酸化膜5、フローティングゲート6、酸化膜7、およびコントロールゲート8が順次形成されたMOSトランジスタからなる。また、フローティングゲート6は、自由電子が多量なN型にドーピングされている。
【0003】
このようなMOSトランジスタでは、データの書き込み時には、コントロールゲート8に正電圧を印加することにより、トンネル酸化膜5を経由してフローティングゲート6に電子が注入されて蓄積される。一方、データの消去時には、ドレイン4に正電圧を印加することにより、フローティングゲート6からトンネル酸化膜5を介して電子を引き抜くことができる。データの書き込み状態と消去状態とではメモリセルのしきい値電圧が異なるため、メモリとして使用することができる。
【0004】
【発明が解決しようとする課題】
ところで、従来のメモリセルでは、データの書き込み時には、コントロールゲート8からの正電圧Vppは、図8に示すように、フローティングゲート6に容量結合で伝えられ、フローティングゲート6に印加される電圧Vfgは、Vfg=C3/(C3+C4)×Vppとなり、フローティングゲート6の印加電圧Vfgは、静電容量C4が小さいほど大きくなる。なお、C3はコントロールゲート8とフローティングゲート6との間の静電容量、C4はフローティングゲート6と半導体基板1との間の静電容量である。
【0005】
このように、データの書き込み時には、フローティングゲート6に上記のような電圧が印加されるが、フローティングゲート6がN型からなる場合には、トンネル酸化膜5とフローティングゲート6との界面のフローティングゲート6側に空乏層が形成されるので、トンネル酸化膜5に伝える電圧が低下し、フローティングゲート6への電子の注入効率が悪くなる。
【0006】
一方、データの消去時には、ドレイン4に正電圧を印加するが、この際には、N型からなるフローティングゲート6内には空乏層が形成されないが、N型からなるドレイン4に空乏層が形成され、フローティングゲート6内の電子の引き抜き効率が悪くなる。
このように、フローティングゲート6に対する電子の注入効率やそれからの電子の引き抜き効率が悪いと、その分、余計な高電圧が必要となり、消費電力の増大を招く。また、その効率を高めるためにトンネル酸化膜5を薄くすると、トンネル酸化膜5自体の信頼性が低下するという新たな不都合がある。
【0007】
ところで、特開平10−256400号公報に記載のように、フローティングゲートとしてP型多結晶シリコンを使用する技術が知られている。この従来技術では、データの書き込み時にはフローティングゲート6に空乏層が形成されないが、データの消去時には、P型からなるフローティングゲート6内には空乏層が形成される上に、N型からなるドレイン4に空乏層が形成されるので、フローティングゲート6により多大な電圧降下を招いてしまうという不都合がある。
【0008】
そこで、本発明の目的は、上記の点に鑑み、電力消費を増大することなく、データの書き込み時にはフローティングゲートに電子を効率的に注入でき、他方、データの消去時にはフローティングゲートから電子を効率的に引き抜くことができる不揮発性半導体記憶装置を提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1に記載の発明は、基板上に形成され、ソース領域、チャネル領域、及びドレイン領域を含む活性化領域と、前記チャネル領域上に形成され、書き込み時または消去時に電子が通過するトンネル領域を含む第1絶縁層と、この第1絶縁層上に形成され、N型領域とP型領域を含むフローティングゲートと、このフローティングゲート上に形成された第2絶縁層と、この第2絶縁層上に形成されたコントロールゲートと、を備え、前記N型領域と前記P型領域は共に前記トンネル領域に接するとともに、前記トンネル領域を介して前記チャネル領域上に配置され、かつ、前記N型領域と前記P型領域との配列方向が、前記ソース領域、前記チャネル領域、及びドレイン領域の配列方向に対して直交していることを特徴とするものである。
【0011】
このように本発明では、第1絶縁層(トンネル酸化膜)上に形成されるフローティングゲートを、N型領域とP型領域とから形成するようにした。
このため、データの書き込み時には、N型領域には通常の空乏層が形成されるが、P型領域には空乏層は形成されないので、P型領域に効率的に電子の注入が行われる。
【0012】
他方、データの消去時には上記とは逆に、P型領域には通常の空乏層が形成されるが、N型領域には空乏層が形成されないので、N型のフローティングゲートからの電子の引き抜きが効率的に行われ、全体として電子の引き抜き効率が低下することがない。
【0013】
【発明の実施の形態】
以下、本発明の実施形態について図面に参照して説明する。
図1は、本発明の不揮発性半導体記憶装置の実施形態の構成を示す平面図である。図2は、図1のA−A線の断面図である。図3は、図1のB−B線の断面図である。
【0014】
この実施形態にかかる不揮発性半導体記憶装置のメモリセルは、図1および図2に示すように、P型半導体基板1の表面にチャネル領域2を形成する部分が設けられ、このチャネル領域2を挟むように所定の間隔をおいてP型半導体基板1の表面側に、N型領域からなるソース領域3とN型領域からなるドレイン領域4とを形成させている。
【0015】
チャネル領域2上に第1絶縁層であるトンネル酸化膜5が形成され、このトンネル酸化膜5上にフローティングゲート6が形成されている。フローティングゲート6は、図1に示すように、ソース領域3とドレイン領域4との配列される方向とは直交する方向に形成されている。また、フローティングゲート6は、図3に示すように、N型領域61と、P型領域62とから形成されている。
【0016】
フローティングゲート6上には、図2および図3に示すように、第2絶縁層である酸化膜7が形成され、この酸化膜7上にはコントロールゲート8が形成されている。
なお、N型領域61とP型領域62とは、その周囲がトンネル酸化膜5および酸化膜7の他に図示しない酸化膜に囲まれ、絶縁された状態になっている。また、図2に示すように、半導体1の表面は酸化膜9により被覆されている。
【0017】
このように構成される実施形態における半導体基板1とコントロールゲート8との間の電気的な等価回路は、図4に示すようになる。図4において、C1はN型領域61と半導体基板1との間の静電容量、C2はP型領域62と半導体基板1との間の静電容量、およびC3はフローティングゲート6とコントロールゲート8との間の静電容量である。図5(A)はデータの書き込み時の等価回路であり、同図(B)はデータの消去時の等価回路である。
【0018】
次に、上述の実施形態の不揮発性半導体記憶装置の動作について、図面を参照しながら説明する。
まず、データの書き込み時には、コントロールゲート8に正電圧(例えば20ボルト)が印加されてドレイン4は0〔V〕となるので、N型領域61には通常の空乏層が形成されるが、P型領域62には空乏層は形成されない。このため、ドレイン4からトンネル酸化膜5を経由してP型領域62に効率的に電子の注入が行われる(図3参照)。このときの等価回路は、図5(A)に示すようになり、コンデンサC1が主に機能することなる。
【0019】
このように、P型領域62に注入された電子は、その一部がN型領域61に移動してすぐに平衡状態に達する。
なお、データの書き込み時には、N型領域61には殆ど電子は注入されない。その理由は、コントロールゲート8の印加される正電圧は瞬間的ではあるが0〜20〔V〕まで徐々に増加されるため、トンネル電流が開始するしきい値は、例えば、P型領域62では12.5〔V〕であり、N型領域61では13.0〔V〕であり、P型領域62のほうが0.5〔V〕低く、先にP型領域62側に電子の注入がなされるためである。ひとたび電子の注入がなされると、フローティングゲート6がマイナス電荷で電位が下がるため、コントロールゲート8の電位をさらに上げても電子の注入はなされない。
【0020】
一方、データの消去時には、ドレイン4に正電圧が印加されてコントロールゲート8は0〔V〕となるので、P型領域62には通常の空乏層が形成されるが、N型領域61には空乏層が形成されない。このため、N型領域61内の電子を、トンネル酸化膜5を介してチャネル領域2に効率的に引き抜くことができるので、全体として電子の引き抜く効率が低下することがない。このときの等価回路は、図5(B)に示すようになり、容量C2が主に機能することなる。
【0021】
なお、データの消去時には、P型領域62からの電子の引き抜きは殆ど行われない。その理由は、半導体基板1に正電圧が印加されてコントロールゲート8は0〔V〕であり、半導体基板1の印加電圧が0〜20〔V〕に徐々に増加されるため、しきい値電圧が、例えばP型領域62では14.5〔V〕であり、N型領域61では14.0〔V〕であり、N型領域61のほうが0.5〔V〕低いので、N型領域61から先に電子の引き抜きが起こるためである。
【0022】
以上説明したように、この実施形態では、トンネル酸化膜5上のフローティングゲート6を、N型領域61とP型領域62とから形成するようにした。このため、データの書き込み時には、P型領域62に空乏層が形成されないために、そこにおける電圧降下がなく、高電圧回路の低消費電力化が可能となる。
また、この実施形態では、トンネル酸化膜5上のフローティングゲート6を、N型領域61とP型領域62とに2分割したので、トンネル酸化膜5からなるトンネル領域が電気的に2分割されたことになり、この分割された各トンネル領域の面積は従来の1/2程度に減少する。この減少は、データの書き込み時またはその消去時において、トンネル酸化膜5への印加電圧を実効的に増加させることになる。このため、データの書き込み時と消去時において、フローティングゲート6に対する電子の注入効率を高くできる上に、その電子の引き抜き効率を高くでき、かつ、データの書き込み時と消去時の状態でのしきい値電圧の差を大きくすることができる。
【0023】
次に、この実施形態にかかる不揮発性半導体記憶装置の製造方法の一例について、図6を参照して説明する。ここで、図6は、その右側の各図が製造工程の平面図を示し、その左側はその各平面図に対応する断面図を示す。例えば、図6(A)の断面図は、その右側の平面図のC−C線の断面図である。
まず、LOCOS(Local Oxidation of Silicon) 法により、P型半導体基板1上に酸化膜からなる素子分離領域11を形成させ、この素子分離領域11で囲まれたP型半導体基板1上の素子形成領域12に、膜厚が100Å程度のトンネル酸化膜5を形成する(図6(A)参照)。このトンネル酸化膜5の形成は、温度が850℃の下でウエット酸化により形成する。
【0024】
次に、素子分離領域11およびトンネル酸化膜5の表面の全体に、フローティングゲート6となる多結晶シリコン13を、温度が650℃の下でその厚さが3500Å程度となるように、CVD(気相成長法)により堆積させる。
多結晶シリコン13がウェハ全面に付いている状態で、フォトレジストとN領域マスクを用いてトンネル酸化膜5の領域を半分に分割するようにレジスト14を形成させる(図6(B)参照)。トンネル酸化膜5の領域の2分割は、メモリセルとなるチャネルの向き、すなわちソース3とドレイン4の向きと平行となる向きとする。
【0025】
そして、図6(B)に示すように、多結晶シリコン層13のうちの半分をレジスト14で被覆した状態で、その残りの半分の多結晶シリコン層13上に、N型の不純物として例えばヒ素(As+ )のイオン注入を行い、N型領域61となる部分を形成する。このイオンの注入は、イオンに60keV程度の加速エネルギーを与えて行い、イオンの注入量は5×1015/cm2 程度とする。
【0026】
次に、図6(C)に示すように、N型領域61となるべき部分をフォトレジスト15により被覆する一方、フォトレジスト14を除去する。そして、このフォトレジスト14を除去した多結晶シリコン層13上に、図6(C)に示すように、P型の不純物として例えばBF2+のイオン注入を行い、P型領域62となる部分を形成する。このイオンの注入は、イオンに15keV程度の加速エネルギーを与えて行い、イオンの注入量は4×1015/cm2 程度とする。
【0027】
次に、多結晶シリコン13が全面に付いた状態で、N型領域61およびP型領域62となる部分の表面に、図6(D)に示すように、酸化膜7となるべき酸化膜16を形成させる。この酸化膜16は、温度が1000℃の下で、ドライ酸化により膜厚が300Å程度となるように形成する。
次に、図6(D)に示すように、その酸化膜16上に、コントロールゲート8となる3500Åの厚みの多結晶シリコン膜17を、650℃の温度の下で堆積させる。この堆積後に、多結晶シリコン17内に、オキシ塩化リンの化合物(POCL3 )をガス状にして、高温(950℃)でリンを不純物としてドーピングする。このときの不純物濃度は、高濃度(20ohm/sq)となるようにする。その後、メモリセル領域を形成するために、図6(D)に示すように、マスクでフォトレジスト18を形成する。
【0028】
次に、ドライエッチングにより、多結晶シリコン17から 多結晶シリコン13までエッチングし、フォトレジスト18に応じたパターンを形成する。引き続き、酸化膜5上に、ソース領域3とドレイン領域4の形成用のマスクでフォトレジストを形成する。
このフォトレジストを用いて、P型半導体基板1の表面に、N型不純物としてリン(P+ )のイオン注入を行ってソース3を形成する(図6(E)参照)。このイオン注入は、イオンに40keV程度の加速エネルギーを与えて行い、イオンの注入量は513個/cm2 程度とする。引き続き、P型半導体基板1の表面に、N型不純物としてヒ素(As+ )のイオン注入を行ってドレイン4を形成する。このイオン注入は、イオンに35keV程度の加速エネルギーを与えて行い、イオンの注入量は215個/cm2 程度とする。
【0029】
その後は、通常のメタル配線の形成工程に移行するが、この形成工程は一般的であるので、ここではその説明は省略する。
なお、以上述べた本実施形態では、チャネル領域上にトンネル酸化膜が形成されるメモリセルで説明したが、例えば埋め込みN領域上にトンネル酸化膜を形成するメモリセルにも適用できる。また、本実施形態では、1つのトンネル酸化膜上に分割してN型領域とP型領域を形成したが、トンネル酸化膜を2つ設け、それぞれにN型領域とP型領域を形成しても良い。
【0030】
【発明の効果】
以上述べたように、本発明では、第1絶縁層(トンネル酸化膜)上に形成されるフローティングゲートを、N型領域とP型領域とから形成するようにしたので、データの書き込み時には、P型領域に空乏層が形成されないために、そこにおける電圧降下がなく、高電圧回路の低消費電力化が可能となる。
【0031】
また、本発明では、第1絶縁層上のフローティングゲートを2分割したことにより第1絶縁層からなるトンネル領域が電気的に2分割されるので、分割された各トンネル領域の面積が従来の1/2程度に減少し、この減少は第1絶縁層への印加電圧を実効的に増加させる。このため、フローティングゲートへの電子の注入効率を高くできる上にその電子の引き抜き効率を高くでき、かつ、データの書き込み時と消去時の状態でのしきい値電圧の差を大きくすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態の構成を示す平面図である。
【図2】図1のA−A線の断面図である。
【図3】図1のB−B線の断面図である。
【図4】この実施形態の半導体基板とコントロールゲートとの間の電気的な等価回路である。
【図5】(A)はデータの書き込み時の等価回路であり、(B)はデータの消去時の等価回路である。
【図6】本発明の実施形態の製造工程を示す断面図である。
【図7】従来技術の断面図である。
【図8】図7の半導体基板とコントロールゲートとの間の電気的な等価回路である。
【符号の説明】
1 P型半導体基板(基板)
2 チャネル領域
3 ソース領域
4 ドレイン領域
5 トンネル酸化膜
6 フローティングゲート
7 酸化膜
8 コントロールゲート
61 N型領域
62 P型領域
Claims (1)
- 基板上に形成され、ソース領域、チャネル領域、及びドレイン領域を含む活性化領域と、
前記チャネル領域上に形成され、書き込み時または消去時に電子が通過するトンネル領域を含む第1絶縁層と、
この第1絶縁層上に形成され、N型領域とP型領域を含むフローティングゲートと、
このフローティングゲート上に形成された第2絶縁層と、
この第2絶縁層上に形成されたコントロールゲートと、
を備え、
前記N型領域と前記P型領域は共に前記トンネル領域に接するとともに、前記トンネル領域を介して前記チャネル領域上に配置され、
かつ、前記N型領域と前記P型領域との配列方向が、前記ソース領域、前記チャネル領域、及びドレイン領域の配列方向に対して直交していることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12498199A JP3691285B2 (ja) | 1999-04-30 | 1999-04-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12498199A JP3691285B2 (ja) | 1999-04-30 | 1999-04-30 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315741A JP2000315741A (ja) | 2000-11-14 |
JP3691285B2 true JP3691285B2 (ja) | 2005-09-07 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12498199A Expired - Fee Related JP3691285B2 (ja) | 1999-04-30 | 1999-04-30 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3691285B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5838078B2 (ja) * | 2010-12-21 | 2015-12-24 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
JP2013077780A (ja) * | 2011-09-30 | 2013-04-25 | Seiko Instruments Inc | 半導体記憶装置及び半導体記憶素子 |
-
1999
- 1999-04-30 JP JP12498199A patent/JP3691285B2/ja not_active Expired - Fee Related
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---|---|
JP2000315741A (ja) | 2000-11-14 |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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R360 | Written notification for declining of transfer of rights |
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R371 | Transfer withdrawn |
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