JPH0864697A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0864697A JPH0864697A JP6221010A JP22101094A JPH0864697A JP H0864697 A JPH0864697 A JP H0864697A JP 6221010 A JP6221010 A JP 6221010A JP 22101094 A JP22101094 A JP 22101094A JP H0864697 A JPH0864697 A JP H0864697A
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000003860 storage Methods 0.000 title description 2
- 230000015654 memory Effects 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 32
- 230000003647 oxidation Effects 0.000 claims description 39
- 238000007254 oxidation reaction Methods 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 16
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 41
- 229910052710 silicon Inorganic materials 0.000 abstract description 41
- 239000010703 silicon Substances 0.000 abstract description 41
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 82
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229910052814 silicon oxide Inorganic materials 0.000 description 28
- 239000010410 layer Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 10
- 230000005684 electric field Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 低電圧での単一電源動作が可能なフラッシュ
メモリを比較的少ない工程数で簡単に製造する。 【構成】 トンネル酸化膜７上の多結晶シリコン膜８及
びシリコン窒化膜９をパターン１０ａ、１０ｂに形成し
た後、パターン１０ａ、１０ｂ間の基板１を熱酸化して
ゲート酸化膜１１を形成する。シリコン窒化膜９を除去
した後に多結晶シリコン膜１４を形成してから、溝部１
７で互いに分離された浮遊ゲート１６を形成する。さら
に、ＯＮＯ膜１８及び制御ゲートとなる多結晶シリコン
膜１９を成膜する。
メモリを比較的少ない工程数で簡単に製造する。 【構成】 トンネル酸化膜７上の多結晶シリコン膜８及
びシリコン窒化膜９をパターン１０ａ、１０ｂに形成し
た後、パターン１０ａ、１０ｂ間の基板１を熱酸化して
ゲート酸化膜１１を形成する。シリコン窒化膜９を除去
した後に多結晶シリコン膜１４を形成してから、溝部１
７で互いに分離された浮遊ゲート１６を形成する。さら
に、ＯＮＯ膜１８及び制御ゲートとなる多結晶シリコン
膜１９を成膜する。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memory)
等の不揮発性半導体記憶装置の製造方法に関する。
ically Erasable and Programmable Read Only Memory)
等の不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、メモリセルに記憶され
たデータを電気的に書き込み及び消去することが可能で
あるとともに、電源を切ってもデータが半永久的に消え
ない不揮発性を有する半導体記憶装置である。このよう
なＥＥＰＲＯＭのうち、全ビット一括又はブロック単位
でデータの消去を行うようにしたフラッシュ型ＥＥＰＲ
ＯＭ（以下「フラッシュメモリ」と称する。）は、１つ
のメモリセルがＭＯＳトランジスタ１つだけで構成でき
るため、高集積化に適している。
たデータを電気的に書き込み及び消去することが可能で
あるとともに、電源を切ってもデータが半永久的に消え
ない不揮発性を有する半導体記憶装置である。このよう
なＥＥＰＲＯＭのうち、全ビット一括又はブロック単位
でデータの消去を行うようにしたフラッシュ型ＥＥＰＲ
ＯＭ（以下「フラッシュメモリ」と称する。）は、１つ
のメモリセルがＭＯＳトランジスタ１つだけで構成でき
るため、高集積化に適している。
【０００３】近年、携帯用機器などに用いるために電源
電圧を低電圧化し、５Ｖ単一電源でフラッシュメモリを
動作させる要求が強くなってきている。しかし、例えば
スタック型メモリセルを有するフラッシュメモリでは、
５Ｖ単一電源化を実現するために、データ消去時に大電
流が流れるソースに高電圧を印加する必要があることが
障害になる。この問題を解決するために、データ消去時
にメモリセルの制御ゲートに負電圧を印加するという方
法がある。ところが、この方法は、負電圧発生回路、高
耐圧トランジスタ及び３重ウェル構造等を必要とし、回
路的にも複雑となる。そこで、比較的簡単な装置構造で
５Ｖ単一電源化を実現するためのメモリセルとして、
“A High Capacitive-Coupling Ratio (HiCR) Cell for
3V-Only 64 Mbit and Future Flash Memories" (Yoshi
aki S. et.al. 1993 IEDM Technical Digest,pp.19-22)
に記載のような構造を有するメモリセルが提案されてい
る。上記文献に記載のメモリセルの製造方法を、図８を
参照して簡単に説明する。
電圧を低電圧化し、５Ｖ単一電源でフラッシュメモリを
動作させる要求が強くなってきている。しかし、例えば
スタック型メモリセルを有するフラッシュメモリでは、
５Ｖ単一電源化を実現するために、データ消去時に大電
流が流れるソースに高電圧を印加する必要があることが
障害になる。この問題を解決するために、データ消去時
にメモリセルの制御ゲートに負電圧を印加するという方
法がある。ところが、この方法は、負電圧発生回路、高
耐圧トランジスタ及び３重ウェル構造等を必要とし、回
路的にも複雑となる。そこで、比較的簡単な装置構造で
５Ｖ単一電源化を実現するためのメモリセルとして、
“A High Capacitive-Coupling Ratio (HiCR) Cell for
3V-Only 64 Mbit and Future Flash Memories" (Yoshi
aki S. et.al. 1993 IEDM Technical Digest,pp.19-22)
に記載のような構造を有するメモリセルが提案されてい
る。上記文献に記載のメモリセルの製造方法を、図８を
参照して簡単に説明する。
【０００４】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板１０１上にＬＯＣＯＳ法によってフィールド酸
化膜１０２を形成した後、ゲート酸化膜１０３、多結晶
シリコン膜１０４、シリコン酸化膜１０５及びシリコン
窒化膜１０６をパターン形成する。
コン基板１０１上にＬＯＣＯＳ法によってフィールド酸
化膜１０２を形成した後、ゲート酸化膜１０３、多結晶
シリコン膜１０４、シリコン酸化膜１０５及びシリコン
窒化膜１０６をパターン形成する。
【０００５】次に、図８（ｂ）に示すように、熱酸化膜
１０８をパターン形成した後、多結晶シリコン膜１０４
等をマスクとしてＮ型不純物をイオン注入し、不純物拡
散層１０９を形成する。しかる後、多結晶シリコン膜１
０４等のサイドウォール膜１１０をシリコン窒化膜で形
成する。さらに、サイドウォール膜１１０を耐酸化膜と
したＬＯＣＯＳ法で、比較的膜厚の厚いシリコン酸化膜
１１９を形成する。
１０８をパターン形成した後、多結晶シリコン膜１０４
等をマスクとしてＮ型不純物をイオン注入し、不純物拡
散層１０９を形成する。しかる後、多結晶シリコン膜１
０４等のサイドウォール膜１１０をシリコン窒化膜で形
成する。さらに、サイドウォール膜１１０を耐酸化膜と
したＬＯＣＯＳ法で、比較的膜厚の厚いシリコン酸化膜
１１９を形成する。
【０００６】次に、図８（ｃ）に示すように、シリコン
窒化膜１０６及びサイドウォール膜１１０を除去した
後、熱酸化膜１０８及びシリコン酸化膜１０５を除去
し、更に、犠牲酸化膜（図示せず）を形成及び除去して
から、シリコン基板１０１上のサイドウォール膜１１０
を除去した表面に急速熱酸化法等でトンネル酸窒化膜
（oxynitride）１１２を形成する。しかる後、全面に多
結晶シリコン膜１１３を形成する。尚、トンネル酸窒化
膜１１２は良好な膜質が要求されるためにＣＶＤ法での
形成には適しない。
窒化膜１０６及びサイドウォール膜１１０を除去した
後、熱酸化膜１０８及びシリコン酸化膜１０５を除去
し、更に、犠牲酸化膜（図示せず）を形成及び除去して
から、シリコン基板１０１上のサイドウォール膜１１０
を除去した表面に急速熱酸化法等でトンネル酸窒化膜
（oxynitride）１１２を形成する。しかる後、全面に多
結晶シリコン膜１１３を形成する。尚、トンネル酸窒化
膜１１２は良好な膜質が要求されるためにＣＶＤ法での
形成には適しない。
【０００７】次に、図８（ｄ）に示すように、多結晶シ
リコン膜１１３を異方性エッチングすることにより、多
結晶シリコン膜１０４等のサイドウォールシリコン膜１
１４を形成する。
リコン膜１１３を異方性エッチングすることにより、多
結晶シリコン膜１０４等のサイドウォールシリコン膜１
１４を形成する。
【０００８】次に、図８（ｅ）に示すように、多結晶シ
リコン膜１０４上のトンネル酸窒化膜１１２を除去した
後、全面に多結晶シリコン膜１１５を成膜する。
リコン膜１０４上のトンネル酸窒化膜１１２を除去した
後、全面に多結晶シリコン膜１１５を成膜する。
【０００９】次に、図８（ｆ）に示すように、多結晶シ
リコン膜１１５を浮遊ゲートの形状にパターニングす
る。しかる後、多結晶シリコン膜１１５上にＯＮＯ膜等
の絶縁膜１１６を形成し、さらに絶縁膜１１６上にワー
ド線となる制御ゲート１１７をパターン形成する。
リコン膜１１５を浮遊ゲートの形状にパターニングす
る。しかる後、多結晶シリコン膜１１５上にＯＮＯ膜等
の絶縁膜１１６を形成し、さらに絶縁膜１１６上にワー
ド線となる制御ゲート１１７をパターン形成する。
【００１０】以上の工程による製造されたフラッシュメ
モリのメモリセルは、トンネル酸窒化膜１１２の面積が
きわめて狭く形成されているので、浮遊ゲート（多結晶
シリコン膜１０４、サイドウォールシリコン膜１１４、
多結晶シリコン膜１１５からなる）及びチャネル領域間
の容量を非常に小さくすることができる。その結果、ト
ンネル酸窒化膜１１２での電界集中が大きくなってファ
ウラー・ノードハイムトンネリング（ＦＮトンネリン
グ）現象による電子の引き抜き及び注入を効率よく行う
ことができ、メモリセルを低電圧で動作させることが可
能になって、例えば５Ｖ単一電源化を実現できる。尚、
上述のフラッシュメモリの製造方法は、ＭＮＯＳ型のＥ
ＥＰＲＯＭにも適用することが可能である。
モリのメモリセルは、トンネル酸窒化膜１１２の面積が
きわめて狭く形成されているので、浮遊ゲート（多結晶
シリコン膜１０４、サイドウォールシリコン膜１１４、
多結晶シリコン膜１１５からなる）及びチャネル領域間
の容量を非常に小さくすることができる。その結果、ト
ンネル酸窒化膜１１２での電界集中が大きくなってファ
ウラー・ノードハイムトンネリング（ＦＮトンネリン
グ）現象による電子の引き抜き及び注入を効率よく行う
ことができ、メモリセルを低電圧で動作させることが可
能になって、例えば５Ｖ単一電源化を実現できる。尚、
上述のフラッシュメモリの製造方法は、ＭＮＯＳ型のＥ
ＥＰＲＯＭにも適用することが可能である。
【００１１】
【発明が解決しようとする課題】しかし、上記文献に記
載のフラッシュメモリの製造方法は、サイドウォール膜
１１０を形成した後に熱酸化を行ってシリコン酸化膜１
１９を形成し、さらにサイドウォール膜１１０を除去し
た後にトンネル酸窒化膜１１２を形成するという多くの
煩雑な工程を必要とする。特に、上記方法は、サイドウ
ォール膜の形成及びＬＯＣＯＳ法による熱酸化といった
工程を夫々２回づつ行うために製造に非常に長時間を必
要とし、スループットが低いという問題があった。
載のフラッシュメモリの製造方法は、サイドウォール膜
１１０を形成した後に熱酸化を行ってシリコン酸化膜１
１９を形成し、さらにサイドウォール膜１１０を除去し
た後にトンネル酸窒化膜１１２を形成するという多くの
煩雑な工程を必要とする。特に、上記方法は、サイドウ
ォール膜の形成及びＬＯＣＯＳ法による熱酸化といった
工程を夫々２回づつ行うために製造に非常に長時間を必
要とし、スループットが低いという問題があった。
【００１２】また、上記文献に記載のフラッシュメモリ
の製造方法においては、特に熱酸化膜１０８及びシリコ
ン酸化膜１０５を除去する工程でシリコン酸化膜１１９
が同時にエッチングされるため、シリコン酸化膜１１９
の膜厚が不必要に薄くなってしまう。その結果、シリコ
ン酸化膜１１９を介して対向する不純物拡散層１０９と
多結晶シリコン膜１１５との間の蓄電容量が大きくなっ
てしまい、トンネル酸窒化膜１１２での電界集中が阻害
され、メモリセルを所望の低電圧で動作させることがで
きないという問題があった。
の製造方法においては、特に熱酸化膜１０８及びシリコ
ン酸化膜１０５を除去する工程でシリコン酸化膜１１９
が同時にエッチングされるため、シリコン酸化膜１１９
の膜厚が不必要に薄くなってしまう。その結果、シリコ
ン酸化膜１１９を介して対向する不純物拡散層１０９と
多結晶シリコン膜１１５との間の蓄電容量が大きくなっ
てしまい、トンネル酸窒化膜１１２での電界集中が阻害
され、メモリセルを所望の低電圧で動作させることがで
きないという問題があった。
【００１３】そこで、本発明の目的は、低電圧での単一
電源動作が可能な不揮発性半導体記憶装置を比較的少な
い工程数で簡単に製造することのできる方法を提供する
ことである。
電源動作が可能な不揮発性半導体記憶装置を比較的少な
い工程数で簡単に製造することのできる方法を提供する
ことである。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の不揮発性半導体記憶装置の製造方法は、第
１導電型の半導体基板上にトンネル絶縁膜を形成する工
程と、上記半導体基板全面に第１の導電性膜及び耐酸化
膜を順次形成する工程と、上記第１の導電性膜及び上記
耐酸化膜を選択的に除去し、上記第１の導電性膜及び上
記耐酸化膜のパターンを形成する工程と、上記第１の導
電性膜及び上記耐酸化膜のパターンの間の上記半導体基
板上に、上記トンネル絶縁膜よりも膜厚の大きいゲート
絶縁膜を熱酸化によって形成する工程と、上記耐酸化膜
を除去する工程と、上記第１の導電性膜上に第２の導電
性膜を形成する工程と、少なくとも上記第２の導電性膜
を選択的に除去し、上記トンネル絶縁膜及び上記ゲート
絶縁膜上に上記第１の導電性膜及び上記第２の導電性膜
からなる浮遊ゲートを形成する工程と、上記第２の導電
性膜上に容量絶縁膜を形成する工程と、上記容量絶縁膜
上に制御ゲートとなる第３の導電性膜をパターン形成す
る工程とを有する。
に、本発明の不揮発性半導体記憶装置の製造方法は、第
１導電型の半導体基板上にトンネル絶縁膜を形成する工
程と、上記半導体基板全面に第１の導電性膜及び耐酸化
膜を順次形成する工程と、上記第１の導電性膜及び上記
耐酸化膜を選択的に除去し、上記第１の導電性膜及び上
記耐酸化膜のパターンを形成する工程と、上記第１の導
電性膜及び上記耐酸化膜のパターンの間の上記半導体基
板上に、上記トンネル絶縁膜よりも膜厚の大きいゲート
絶縁膜を熱酸化によって形成する工程と、上記耐酸化膜
を除去する工程と、上記第１の導電性膜上に第２の導電
性膜を形成する工程と、少なくとも上記第２の導電性膜
を選択的に除去し、上記トンネル絶縁膜及び上記ゲート
絶縁膜上に上記第１の導電性膜及び上記第２の導電性膜
からなる浮遊ゲートを形成する工程と、上記第２の導電
性膜上に容量絶縁膜を形成する工程と、上記容量絶縁膜
上に制御ゲートとなる第３の導電性膜をパターン形成す
る工程とを有する。
【００１５】本発明の一態様においては、斜めイオン注
入法によって、少なくとも上記制御ゲートの方向のメモ
リセル間の素子分離をする素子分離構造の端部近傍部分
の上記半導体基板内に第２導電型の不純物拡散層を形成
する工程を更に有する。
入法によって、少なくとも上記制御ゲートの方向のメモ
リセル間の素子分離をする素子分離構造の端部近傍部分
の上記半導体基板内に第２導電型の不純物拡散層を形成
する工程を更に有する。
【００１６】本発明の一態様においては、上記制御ゲー
ト及び少なくとも上記制御ゲートの方向のメモリセル間
の素子分離をする素子分離構造をマスクとしたイオン注
入法によって、上記制御ゲート及び上記素子分離構造で
囲まれた領域の上記半導体基板内に第２導電型の不純物
拡散層を形成する工程を更に有する。
ト及び少なくとも上記制御ゲートの方向のメモリセル間
の素子分離をする素子分離構造をマスクとしたイオン注
入法によって、上記制御ゲート及び上記素子分離構造で
囲まれた領域の上記半導体基板内に第２導電型の不純物
拡散層を形成する工程を更に有する。
【００１７】
【作用】本発明では、トンネル絶縁膜上に形成した第１
の導電性膜を選択的に除去した箇所にゲート絶縁膜を熱
酸化によって形成するので、従来のようにサイドウォー
ル膜を形成した後に熱酸化を行ってシリコン酸化膜を形
成し、さらにサイドウォール膜を除去するという多くの
煩雑な工程を行う必要がない。また、製造中にトンネル
絶縁膜以外の部分が不必要にエッチングされてその部分
の膜厚が薄くなってしまうことがないので、トンネル絶
縁膜での電界集中が阻害されることがない。
の導電性膜を選択的に除去した箇所にゲート絶縁膜を熱
酸化によって形成するので、従来のようにサイドウォー
ル膜を形成した後に熱酸化を行ってシリコン酸化膜を形
成し、さらにサイドウォール膜を除去するという多くの
煩雑な工程を行う必要がない。また、製造中にトンネル
絶縁膜以外の部分が不必要にエッチングされてその部分
の膜厚が薄くなってしまうことがないので、トンネル絶
縁膜での電界集中が阻害されることがない。
【００１８】また、斜めイオン注入法によって、素子分
離構造の端部近傍部分の半導体基板内に不純物拡散層を
形成することにより、素子分離構造の端部近傍部分の半
導体基板内に簡便且つ自己整合的に不純物拡散層を形成
することができるとともに、素子分離構造に沿った複数
のメモリセルに共有される不純物拡散層が形成されるた
めにメモリセル毎にコンタクトを設けることが不要とな
ってメモリセルをより高集積化することができるように
なる。
離構造の端部近傍部分の半導体基板内に不純物拡散層を
形成することにより、素子分離構造の端部近傍部分の半
導体基板内に簡便且つ自己整合的に不純物拡散層を形成
することができるとともに、素子分離構造に沿った複数
のメモリセルに共有される不純物拡散層が形成されるた
めにメモリセル毎にコンタクトを設けることが不要とな
ってメモリセルをより高集積化することができるように
なる。
【００１９】また、制御ゲート及び素子分離構造をマス
クとしたイオン注入法を行い、不純物の横方向拡散によ
ってトンネル絶縁膜と不純物拡散層とのオーバーラップ
部分を形成するので、イオン注入された半導体基板表面
にトンネル絶縁膜を形成することがなくなり、膜厚の良
好なトンネル絶縁膜を形成できる。
クとしたイオン注入法を行い、不純物の横方向拡散によ
ってトンネル絶縁膜と不純物拡散層とのオーバーラップ
部分を形成するので、イオン注入された半導体基板表面
にトンネル絶縁膜を形成することがなくなり、膜厚の良
好なトンネル絶縁膜を形成できる。
【００２０】
【００２１】以下、本発明の実施例を図面を参照して説
明する。
明する。
【００２２】図１は、第１実施例のフラッシュメモリの
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ
−Ａ線での断面図である。
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ
−Ａ線での断面図である。
【００２３】図１（ａ）において、フィールド酸化膜６
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界がフィールド酸化膜
６に沿った方向となるように形成されている（図１
（ｂ）参照）。
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界がフィールド酸化膜
６に沿った方向となるように形成されている（図１
（ｂ）参照）。
【００２４】Ｎ型不純物拡散層であるソース・ドレイン
５は、フィールド酸化膜６の長手方向に沿ってフィール
ド酸化膜６の端部近傍部分のシリコン基板１表面に形成
されている。即ち、ソース・ドレイン５は、フィールド
酸化膜６の長手方向に配列された多数のメモリセルに夫
々共有されている。また、ソース・ドレイン５の一方
（ドレイン）は、所定ブロック毎に設けられたビットコ
ンタクト（図示せず）を介してビット線（図示せず）に
接続されており、他方（ソース）も所定ブロック毎に設
けられたソースコンタクト（図示せず）を介してソース
線（図示せず）に接続されている。この構成により、各
メモリセル毎のビットコンタクト及びソースコンタクト
が不要となってフィールド酸化膜６の長手方向での高集
積化を図ることができる。
５は、フィールド酸化膜６の長手方向に沿ってフィール
ド酸化膜６の端部近傍部分のシリコン基板１表面に形成
されている。即ち、ソース・ドレイン５は、フィールド
酸化膜６の長手方向に配列された多数のメモリセルに夫
々共有されている。また、ソース・ドレイン５の一方
（ドレイン）は、所定ブロック毎に設けられたビットコ
ンタクト（図示せず）を介してビット線（図示せず）に
接続されており、他方（ソース）も所定ブロック毎に設
けられたソースコンタクト（図示せず）を介してソース
線（図示せず）に接続されている。この構成により、各
メモリセル毎のビットコンタクト及びソースコンタクト
が不要となってフィールド酸化膜６の長手方向での高集
積化を図ることができる。
【００２５】図１（ｂ）において、各メモリセルは、Ｐ
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０と、フィールド酸化膜６の端
部近傍部分のシリコン基板１表面に形成されたソース・
ドレイン５とを有している。また、ゲート酸化膜１１上
には、多結晶シリコン膜１４及び多結晶シリコン膜８
ａ、８ｂの境界まで上方に延びた２本のシリコン酸化膜
１２が形成されている。さらに、メモリセルの全体は、
層間絶縁膜２１で覆われている。
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０と、フィールド酸化膜６の端
部近傍部分のシリコン基板１表面に形成されたソース・
ドレイン５とを有している。また、ゲート酸化膜１１上
には、多結晶シリコン膜１４及び多結晶シリコン膜８
ａ、８ｂの境界まで上方に延びた２本のシリコン酸化膜
１２が形成されている。さらに、メモリセルの全体は、
層間絶縁膜２１で覆われている。
【００２６】図１（ａ）及び（ｂ）から明らかなよう
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について形状が矩形で
例えば０．１μｍ×０．６μｍ程度（制御ゲート２０の
幅に相当）にきわめて狭く形成されているので、浮遊ゲ
ート１６及びソース・ドレイン５間の容量を非常に小さ
くすることができる。その結果、トンネル酸化膜７ａ、
７ｂでの電界集中が大きくなってＦＮトンネリング現象
による電子の引き抜き及び注入をより効率よく行うこと
ができ、例えば３．３Ｖの低電圧での単一電源動作が可
能になる。尚、トンネル酸化膜７ａ、７ｂは、そのいず
れか一方だけが形成されていればよく、その場合にはト
ンネル酸化膜での電界集中をさらに高めることができ
る。
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について形状が矩形で
例えば０．１μｍ×０．６μｍ程度（制御ゲート２０の
幅に相当）にきわめて狭く形成されているので、浮遊ゲ
ート１６及びソース・ドレイン５間の容量を非常に小さ
くすることができる。その結果、トンネル酸化膜７ａ、
７ｂでの電界集中が大きくなってＦＮトンネリング現象
による電子の引き抜き及び注入をより効率よく行うこと
ができ、例えば３．３Ｖの低電圧での単一電源動作が可
能になる。尚、トンネル酸化膜７ａ、７ｂは、そのいず
れか一方だけが形成されていればよく、その場合にはト
ンネル酸化膜での電界集中をさらに高めることができ
る。
【００２７】図１に示すメモリセルは、浮遊ゲート１６
と制御ゲート２０との間に挟まれたＯＮＯ膜１８の面積
を比較的大きくとることができるので、浮遊ゲート１６
及び制御ゲート２０間の容量を大きくできて低電圧動作
を促進できる。また、フィールド酸化膜６の端部近傍部
分にソース・ドレイン５を形成し、それらの間にチャネ
ルが形成されるようにしているので、制御ゲート２０の
長手方向でメモリセルの面積を狭くすることができて装
置のより一層の高集積化が可能になる。
と制御ゲート２０との間に挟まれたＯＮＯ膜１８の面積
を比較的大きくとることができるので、浮遊ゲート１６
及び制御ゲート２０間の容量を大きくできて低電圧動作
を促進できる。また、フィールド酸化膜６の端部近傍部
分にソース・ドレイン５を形成し、それらの間にチャネ
ルが形成されるようにしているので、制御ゲート２０の
長手方向でメモリセルの面積を狭くすることができて装
置のより一層の高集積化が可能になる。
【００２８】次に、本実施例のフラッシュメモリの製造
方法を、図１（ｂ）に対応した断面を工程順に示す図２
及び図３を参照しながら説明する。
方法を、図１（ｂ）に対応した断面を工程順に示す図２
及び図３を参照しながら説明する。
【００２９】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１上に熱酸化法又はＣＶＤ法によって、膜厚３
０〜５０ｎｍ程度のパッド酸化膜２を全面に形成した
後、ＣＶＤ法によって、膜厚１００〜３００ｎｍ程度の
シリコン窒化膜３を全面に形成する。しかる後、フォト
レジスト４を全面に塗布する。
コン基板１上に熱酸化法又はＣＶＤ法によって、膜厚３
０〜５０ｎｍ程度のパッド酸化膜２を全面に形成した
後、ＣＶＤ法によって、膜厚１００〜３００ｎｍ程度の
シリコン窒化膜３を全面に形成する。しかる後、フォト
レジスト４を全面に塗布する。
【００３０】次に、図２（ｂ）に示すように、フォトリ
ソグラフィーによって素子分離領域とすべき領域のフォ
トレジスト４を除去し、残存したフォトレジスト４をマ
スクとして異方性ドライエッチングを行うことによって
シリコン窒化膜３を選択的に除去する。しかる後、シリ
コン窒化膜３及びフォトレジスト４をマスクとして、例
えば砒素等のＮ型不純物を斜めからイオン注入すること
によりシリコン基板１内に打ち込み、シリコン基板１の
表面に不純物拡散層であるソース・ドレイン５を形成す
る。この時の条件としては、砒素を打ち込む場合、エネ
ルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０15ｃｍ
-2に設定する。
ソグラフィーによって素子分離領域とすべき領域のフォ
トレジスト４を除去し、残存したフォトレジスト４をマ
スクとして異方性ドライエッチングを行うことによって
シリコン窒化膜３を選択的に除去する。しかる後、シリ
コン窒化膜３及びフォトレジスト４をマスクとして、例
えば砒素等のＮ型不純物を斜めからイオン注入すること
によりシリコン基板１内に打ち込み、シリコン基板１の
表面に不純物拡散層であるソース・ドレイン５を形成す
る。この時の条件としては、砒素を打ち込む場合、エネ
ルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０15ｃｍ
-2に設定する。
【００３１】さらに、打ち込みの角度θは、シリコン窒
化膜３及びフォトレジスト４の膜厚の合計（高さ）を
ａ、隣接パターン間隔をｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シリコン窒化膜３及びフォトレ
ジスト４の厚みがそれぞれ１００ｎｍ及び１００ｎｍ
（ａ＝０．２０μｍ）で、間隔ｂが１μｍの時、θはお
よそ１１〜１２°となり、シリコン窒化膜３及びフォト
レジスト４の厚みがそれぞれ３００ｎｍ及び５５０ｎｍ
（ａ＝０．８５μｍ）で、間隔ｂが１μｍの時、θはお
よそ４０〜４１°となる。尚、フォトレジスト４を除去
してから斜めイオン注入を行うことにより、イオン注入
角度を適宜調節してもよい。
化膜３及びフォトレジスト４の膜厚の合計（高さ）を
ａ、隣接パターン間隔をｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シリコン窒化膜３及びフォトレ
ジスト４の厚みがそれぞれ１００ｎｍ及び１００ｎｍ
（ａ＝０．２０μｍ）で、間隔ｂが１μｍの時、θはお
よそ１１〜１２°となり、シリコン窒化膜３及びフォト
レジスト４の厚みがそれぞれ３００ｎｍ及び５５０ｎｍ
（ａ＝０．８５μｍ）で、間隔ｂが１μｍの時、θはお
よそ４０〜４１°となる。尚、フォトレジスト４を除去
してから斜めイオン注入を行うことにより、イオン注入
角度を適宜調節してもよい。
【００３２】このようにシリコン基板１に対して斜め方
向からイオン注入を行うことにより、シリコン窒化膜３
及びフォトレジスト４がマスクとなって、それらの端部
近傍部分に、互いに離隔したソース・ドレイン５が自己
整合的に形成される。そして、この時に打ち込まれた不
純物が後の熱処理によって若干横方向に拡散し、パッド
酸化膜２の下方に一部が重なった形のソース・ドレイン
５が形成される。
向からイオン注入を行うことにより、シリコン窒化膜３
及びフォトレジスト４がマスクとなって、それらの端部
近傍部分に、互いに離隔したソース・ドレイン５が自己
整合的に形成される。そして、この時に打ち込まれた不
純物が後の熱処理によって若干横方向に拡散し、パッド
酸化膜２の下方に一部が重なった形のソース・ドレイン
５が形成される。
【００３３】次に、図２（ｃ）に示すように、フォトレ
ジスト４を除去する。
ジスト４を除去する。
【００３４】次に、図２（ｄ）に示すように、シリコン
窒化膜３を耐酸化マスクとしたＬＯＣＯＳ法によってシ
リコン基板１を熱酸化し、膜厚４５０〜６００ｎｍ程度
のフィールド酸化膜６を形成する。これにより、ソース
・ドレイン５は、フィールド酸化膜６の長手方向に沿っ
てフィールド酸化膜６の端部近傍部分のシリコン基板１
表面に形成される。このとき、パッド酸化膜２により、
熱酸化時の熱ストレスが緩和される。しかる後、パッド
酸化膜２及びシリコン窒化膜３を除去する。尚、メモリ
セル間の素子分離をする素子分離構造としては、フィー
ルド酸化膜６に限らず、シリコン基板１上に絶縁膜を介
して形成されたシールド電極によって素子分離を行う、
所謂フィールドシールド素子分離構造であってもよい。
窒化膜３を耐酸化マスクとしたＬＯＣＯＳ法によってシ
リコン基板１を熱酸化し、膜厚４５０〜６００ｎｍ程度
のフィールド酸化膜６を形成する。これにより、ソース
・ドレイン５は、フィールド酸化膜６の長手方向に沿っ
てフィールド酸化膜６の端部近傍部分のシリコン基板１
表面に形成される。このとき、パッド酸化膜２により、
熱酸化時の熱ストレスが緩和される。しかる後、パッド
酸化膜２及びシリコン窒化膜３を除去する。尚、メモリ
セル間の素子分離をする素子分離構造としては、フィー
ルド酸化膜６に限らず、シリコン基板１上に絶縁膜を介
して形成されたシールド電極によって素子分離を行う、
所謂フィールドシールド素子分離構造であってもよい。
【００３５】次に、図３（ａ）に示すように、フィール
ド酸化膜６に囲まれた素子領域のシリコン基板１上に犠
牲酸化膜（図示せず）を形成及び除去した後、フィール
ド酸化膜６に囲まれたシリコン基板１上に熱酸化法によ
って膜厚１０ｎｍ程度のトンネル酸化膜７を形成する。
尚、トンネル酸化膜７は、シリコン酸化膜をアンモニア
雰囲気下での急速熱処理法によって窒化した酸窒化膜で
もよい。このように、酸窒化膜をトンネル膜として用い
ることにより、リーク電流の発生を抑制することができ
てメモリセルの信頼性を高めることができる。しかる
後、膜厚５０〜１００ｎｍ程度の多結晶シリコン膜８を
ＣＶＤ法によって全面に形成し、さらに膜厚５０ｎｍ程
度のシリコン窒化膜９をＣＶＤ法によって全面に形成す
る。また、多結晶シリコン膜８には、不純物を導入しな
がらのＣＶＤ法によって或いはＣＶＤ法による成膜後の
固相ドープによって、例えばリン等の不純物を導入す
る。
ド酸化膜６に囲まれた素子領域のシリコン基板１上に犠
牲酸化膜（図示せず）を形成及び除去した後、フィール
ド酸化膜６に囲まれたシリコン基板１上に熱酸化法によ
って膜厚１０ｎｍ程度のトンネル酸化膜７を形成する。
尚、トンネル酸化膜７は、シリコン酸化膜をアンモニア
雰囲気下での急速熱処理法によって窒化した酸窒化膜で
もよい。このように、酸窒化膜をトンネル膜として用い
ることにより、リーク電流の発生を抑制することができ
てメモリセルの信頼性を高めることができる。しかる
後、膜厚５０〜１００ｎｍ程度の多結晶シリコン膜８を
ＣＶＤ法によって全面に形成し、さらに膜厚５０ｎｍ程
度のシリコン窒化膜９をＣＶＤ法によって全面に形成す
る。また、多結晶シリコン膜８には、不純物を導入しな
がらのＣＶＤ法によって或いはＣＶＤ法による成膜後の
固相ドープによって、例えばリン等の不純物を導入す
る。
【００３６】次に、図３（ｂ）に示すように、ソース・
ドレイン５が形成されていないシリコン基板１上、及
び、フィールド酸化膜６上の多結晶シリコン膜８及びシ
リコン窒化膜９を除去し、多結晶シリコン膜８及びシリ
コン窒化膜９をフィールド酸化膜６の長手方向に延びた
スリット状パターン１０ａ、１０ｂに加工する。これに
よって、多結晶シリコン膜８は、パターン１０ａ下の多
結晶シリコン膜８ａと、パターン１０ｂ下の多結晶シリ
コン膜８ｂとに分断される。尚、フィールド酸化膜６上
の多結晶シリコン膜８及びシリコン窒化膜９は必ずしも
除去する必要はない。また、パターン１０ａ、１０ｂ
は、いずれか一方だけ形成するようにしてもよい。
ドレイン５が形成されていないシリコン基板１上、及
び、フィールド酸化膜６上の多結晶シリコン膜８及びシ
リコン窒化膜９を除去し、多結晶シリコン膜８及びシリ
コン窒化膜９をフィールド酸化膜６の長手方向に延びた
スリット状パターン１０ａ、１０ｂに加工する。これに
よって、多結晶シリコン膜８は、パターン１０ａ下の多
結晶シリコン膜８ａと、パターン１０ｂ下の多結晶シリ
コン膜８ｂとに分断される。尚、フィールド酸化膜６上
の多結晶シリコン膜８及びシリコン窒化膜９は必ずしも
除去する必要はない。また、パターン１０ａ、１０ｂ
は、いずれか一方だけ形成するようにしてもよい。
【００３７】次に、図３（ｃ）に示すように、パターン
１０ａ、１０ｂ間の溝部の底面に露出するトンネル酸化
膜７をエッチング除去した後、熱酸化法によって膜厚２
０〜３０ｎｍ程度で幅０．４μｍ程度のゲート酸化膜１
１を形成する。このように、パターン１０ａ、１０ｂを
形成する際のエッチングで損傷を受けたトンネル酸化膜
７を除去した後にゲート酸化膜１１を形成することによ
り、膜質の優れたゲート酸化膜１１を形成することがで
きる。これにより、ゲート酸化膜１１は、幅０．２μｍ
程度のトンネル酸化膜７で挟まれる形になる。尚、溝部
の底面に露出するトンネル酸化膜７を除去せずに熱酸化
を行ってゲート酸化膜１１を形成してもよい。この熱酸
化によって、多結晶シリコン膜８ａ、８ｂの側壁にはシ
リコン酸化膜１２が形成されるとともに、トンネル酸化
膜７はゲート酸化膜１１を挟んだ２箇所のトンネル酸化
膜７ａ、７ｂに分断される。
１０ａ、１０ｂ間の溝部の底面に露出するトンネル酸化
膜７をエッチング除去した後、熱酸化法によって膜厚２
０〜３０ｎｍ程度で幅０．４μｍ程度のゲート酸化膜１
１を形成する。このように、パターン１０ａ、１０ｂを
形成する際のエッチングで損傷を受けたトンネル酸化膜
７を除去した後にゲート酸化膜１１を形成することによ
り、膜質の優れたゲート酸化膜１１を形成することがで
きる。これにより、ゲート酸化膜１１は、幅０．２μｍ
程度のトンネル酸化膜７で挟まれる形になる。尚、溝部
の底面に露出するトンネル酸化膜７を除去せずに熱酸化
を行ってゲート酸化膜１１を形成してもよい。この熱酸
化によって、多結晶シリコン膜８ａ、８ｂの側壁にはシ
リコン酸化膜１２が形成されるとともに、トンネル酸化
膜７はゲート酸化膜１１を挟んだ２箇所のトンネル酸化
膜７ａ、７ｂに分断される。
【００３８】次に、図３（ｄ）に示すように、多結晶シ
リコン膜８ａ、８ｂ上のシリコン窒化膜９を熱リン酸で
除去した後、多結晶シリコン膜８ａ、８ｂ上での膜厚が
５０〜１００ｎｍ程度の多結晶シリコン膜１４をＣＶＤ
法で全面に形成する。このとき、パターン１０ａ、１０
ｂ間の溝部は、多結晶シリコン膜１４によって埋め込ま
れる。この多結晶シリコン膜１４も多結晶シリコン膜８
と同様にリン等の不純物を導入する。
リコン膜８ａ、８ｂ上のシリコン窒化膜９を熱リン酸で
除去した後、多結晶シリコン膜８ａ、８ｂ上での膜厚が
５０〜１００ｎｍ程度の多結晶シリコン膜１４をＣＶＤ
法で全面に形成する。このとき、パターン１０ａ、１０
ｂ間の溝部は、多結晶シリコン膜１４によって埋め込ま
れる。この多結晶シリコン膜１４も多結晶シリコン膜８
と同様にリン等の不純物を導入する。
【００３９】次に、図３（ｅ）に示すように、フィール
ド酸化膜６上の多結晶シリコン膜１４及びシリコン酸化
膜１２を、フォトレジスト（図示せず）を用いた異方性
エッチングによって除去する。これによって、フィール
ド酸化膜６の長手方向に延びたスリット状パターンを有
するとともに、多結晶シリコン膜１４及び多結晶シリコ
ン膜８ａ、８ｂからなる浮遊ゲート１６を形成する。
尚、フィールド酸化膜６上の多結晶シリコン膜１４及び
シリコン酸化膜１２は、少なくとも隣接する浮遊ゲート
１６間を離隔する溝部１７が形成されるように除去すれ
ばよい。従って、シリコン酸化膜１２は必ずしも除去す
る必要はなく、また、多結晶シリコン膜８ａ、８ｂの一
部を除去してもよい。
ド酸化膜６上の多結晶シリコン膜１４及びシリコン酸化
膜１２を、フォトレジスト（図示せず）を用いた異方性
エッチングによって除去する。これによって、フィール
ド酸化膜６の長手方向に延びたスリット状パターンを有
するとともに、多結晶シリコン膜１４及び多結晶シリコ
ン膜８ａ、８ｂからなる浮遊ゲート１６を形成する。
尚、フィールド酸化膜６上の多結晶シリコン膜１４及び
シリコン酸化膜１２は、少なくとも隣接する浮遊ゲート
１６間を離隔する溝部１７が形成されるように除去すれ
ばよい。従って、シリコン酸化膜１２は必ずしも除去す
る必要はなく、また、多結晶シリコン膜８ａ、８ｂの一
部を除去してもよい。
【００４０】次に、図３（ｆ）に示すように、浮遊ゲー
ト１６を構成する多結晶シリコン膜１４及び多結晶シリ
コン膜８ａ、８ｂの表面に酸化膜換算膜厚１５〜２０ｎ
ｍ程度のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜）１８を形成する。このとき、ＯＮＯ膜
１８を構成する下層のシリコン酸化膜は温度９００〜１
０００℃程度の熱酸化又はＣＶＤ法で膜厚１０ｎｍ程度
に形成し、シリコン窒化膜はＣＶＤ法で膜厚１０ｎｍ程
度に形成し、上層のシリコン酸化膜は温度９００〜１０
００℃程度の熱酸化又はＣＶＤ法で膜厚５ｎｍ程度に形
成する。尚、ＯＮＯ膜１８は、図３（ｄ）に示す工程に
おいて多結晶シリコン膜１４を形成した後に、その上に
形成してもよい。
ト１６を構成する多結晶シリコン膜１４及び多結晶シリ
コン膜８ａ、８ｂの表面に酸化膜換算膜厚１５〜２０ｎ
ｍ程度のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜）１８を形成する。このとき、ＯＮＯ膜
１８を構成する下層のシリコン酸化膜は温度９００〜１
０００℃程度の熱酸化又はＣＶＤ法で膜厚１０ｎｍ程度
に形成し、シリコン窒化膜はＣＶＤ法で膜厚１０ｎｍ程
度に形成し、上層のシリコン酸化膜は温度９００〜１０
００℃程度の熱酸化又はＣＶＤ法で膜厚５ｎｍ程度に形
成する。尚、ＯＮＯ膜１８は、図３（ｄ）に示す工程に
おいて多結晶シリコン膜１４を形成した後に、その上に
形成してもよい。
【００４１】次に、図３（ｇ）に示すように、全面に多
結晶シリコン膜１９を形成した後、フォトレジスト（図
示せず）をマスクとする異方性エッチングを行って、多
結晶シリコン膜１９、ＯＮＯ膜１８及び浮遊ゲート１６
を選択的にエッチング除去し、フィールド酸化膜６の長
手方向と直交する方向に延びたスリット状パターンに加
工する。これによって、多結晶シリコン膜１９を制御ゲ
ート（ワード線）２０（図１参照）の形状に加工すると
ともに、浮遊ゲート１９をフィールド酸化膜６の長手方
向と直交する方向においてメモリセル毎に分断する。
尚、多結晶シリコン膜１９の代わりにポリサイド膜を用
いてワード線の低抵抗化を図るようにしてもよい。しか
る後、全面に層間絶縁膜２１を形成し、さらに配線（図
示せず）を設けて図１に示すようなフラッシュメモリが
製造される。
結晶シリコン膜１９を形成した後、フォトレジスト（図
示せず）をマスクとする異方性エッチングを行って、多
結晶シリコン膜１９、ＯＮＯ膜１８及び浮遊ゲート１６
を選択的にエッチング除去し、フィールド酸化膜６の長
手方向と直交する方向に延びたスリット状パターンに加
工する。これによって、多結晶シリコン膜１９を制御ゲ
ート（ワード線）２０（図１参照）の形状に加工すると
ともに、浮遊ゲート１９をフィールド酸化膜６の長手方
向と直交する方向においてメモリセル毎に分断する。
尚、多結晶シリコン膜１９の代わりにポリサイド膜を用
いてワード線の低抵抗化を図るようにしてもよい。しか
る後、全面に層間絶縁膜２１を形成し、さらに配線（図
示せず）を設けて図１に示すようなフラッシュメモリが
製造される。
【００４２】本実施例では、トンネル酸化膜７上に形成
した多結晶シリコン膜８を選択的に除去した箇所にゲー
ト酸化膜１１を熱酸化によって形成するので、比較的少
ない工程により且つ短時間で低電圧での単一電源動作が
可能なフラッシュメモリを形成することができる。ま
た、製造中にトンネル酸化膜７ａ、７ｂ以外の部分が不
必要にエッチングされてその部分の膜厚が薄くなってし
まうことがないので、トンネル酸化膜７ａ、７ｂにおい
て大きな電界集中を起こすことができる。
した多結晶シリコン膜８を選択的に除去した箇所にゲー
ト酸化膜１１を熱酸化によって形成するので、比較的少
ない工程により且つ短時間で低電圧での単一電源動作が
可能なフラッシュメモリを形成することができる。ま
た、製造中にトンネル酸化膜７ａ、７ｂ以外の部分が不
必要にエッチングされてその部分の膜厚が薄くなってし
まうことがないので、トンネル酸化膜７ａ、７ｂにおい
て大きな電界集中を起こすことができる。
【００４３】また、斜めイオン注入法によって、フィー
ルド酸化膜６の端部近傍部分のシリコン基板１内にソー
ス・ドレイン５を形成するので、フィールド酸化膜６の
端部近傍部分のシリコン基板１内に簡便且つ自己整合的
にソース・ドレイン５を形成することができるととも
に、フィールド酸化膜６に沿った複数のメモリセルに共
有されるソース・ドレイン５が形成されるためにメモリ
セル毎にビットコンタクトやソースコンタクトを設ける
必要がない。従って、メモリセルをより高集積化するこ
とができる。
ルド酸化膜６の端部近傍部分のシリコン基板１内にソー
ス・ドレイン５を形成するので、フィールド酸化膜６の
端部近傍部分のシリコン基板１内に簡便且つ自己整合的
にソース・ドレイン５を形成することができるととも
に、フィールド酸化膜６に沿った複数のメモリセルに共
有されるソース・ドレイン５が形成されるためにメモリ
セル毎にビットコンタクトやソースコンタクトを設ける
必要がない。従って、メモリセルをより高集積化するこ
とができる。
【００４４】次に、このフラッシュメモリの書き換え動
作を説明する。ここでは、浮遊ゲート電極に電子がない
状態を書き込み状態とし、浮遊ゲート電極に電子が蓄積
している状態を消去状態と定義する。
作を説明する。ここでは、浮遊ゲート電極に電子がない
状態を書き込み状態とし、浮遊ゲート電極に電子が蓄積
している状態を消去状態と定義する。
【００４５】まず、図１に示すメモリセルにデータを書
き込むには、Ｖcg＝０Ｖ、Ｖd ＝８〜９Ｖ、Ｖs ＝ｏｐ
ｅｎ、Ｖsub ＝０Ｖに夫々バイアスする。尚、Ｖcgは制
御ゲート２０に印加する電圧、Ｖd はドレイン電圧、Ｖ
s はソース電圧、Ｖsub は基板電位である。すると、予
め浮遊ゲート電極１６に蓄積していた電子がドレイン５
と浮遊ゲート電極１６とのオーバーラップ部分のトンネ
ル酸化膜７ｂを通じてＦＮトンネル電流によって、ドレ
イン５へと引き抜かれる。その結果、消去状態で例えば
７Ｖ程度であったメモリセルのしきい値電圧が２Ｖ程度
へと変化し、メモリセルは書き込み状態（“１”）とな
る。
き込むには、Ｖcg＝０Ｖ、Ｖd ＝８〜９Ｖ、Ｖs ＝ｏｐ
ｅｎ、Ｖsub ＝０Ｖに夫々バイアスする。尚、Ｖcgは制
御ゲート２０に印加する電圧、Ｖd はドレイン電圧、Ｖ
s はソース電圧、Ｖsub は基板電位である。すると、予
め浮遊ゲート電極１６に蓄積していた電子がドレイン５
と浮遊ゲート電極１６とのオーバーラップ部分のトンネ
ル酸化膜７ｂを通じてＦＮトンネル電流によって、ドレ
イン５へと引き抜かれる。その結果、消去状態で例えば
７Ｖ程度であったメモリセルのしきい値電圧が２Ｖ程度
へと変化し、メモリセルは書き込み状態（“１”）とな
る。
【００４６】次に、メモリセルに記憶されたデータを消
去するには、Ｖs ＝０Ｖ、Ｖcg＝１１〜１２Ｖ、Ｖsub
＝０Ｖ、Ｖd ＝０Ｖに夫々バイアスする。すると、ソー
ス５及びドレイン５と浮遊ゲート１６とのオーバーラッ
プ部分のトンネル酸化膜７ａ、７ｂを通じてＦＮトンネ
ル電流により、電子が浮遊ゲート電極１６に注入され
る。その結果、メモリセルのしきい値電圧が２Ｖ程度か
ら７Ｖ程度へと変化し、メモリセルは消去状態
（“０”）となる。
去するには、Ｖs ＝０Ｖ、Ｖcg＝１１〜１２Ｖ、Ｖsub
＝０Ｖ、Ｖd ＝０Ｖに夫々バイアスする。すると、ソー
ス５及びドレイン５と浮遊ゲート１６とのオーバーラッ
プ部分のトンネル酸化膜７ａ、７ｂを通じてＦＮトンネ
ル電流により、電子が浮遊ゲート電極１６に注入され
る。その結果、メモリセルのしきい値電圧が２Ｖ程度か
ら７Ｖ程度へと変化し、メモリセルは消去状態
（“０”）となる。
【００４７】次に、メモリセルに記憶されたデータの読
み出しを行うには、浮遊ゲート１６へのホットエレクト
ロン注入が起こらないように、Ｖcg＝３Ｖ、Ｖd ＝１
Ｖ、Ｖs ＝Ｖsub ＝０Ｖに夫々バイアスする。そして、
ドレイン電流の有無によって、メモリセルが書き込み状
態又は消去状態のいずれであるかを判定する。
み出しを行うには、浮遊ゲート１６へのホットエレクト
ロン注入が起こらないように、Ｖcg＝３Ｖ、Ｖd ＝１
Ｖ、Ｖs ＝Ｖsub ＝０Ｖに夫々バイアスする。そして、
ドレイン電流の有無によって、メモリセルが書き込み状
態又は消去状態のいずれであるかを判定する。
【００４８】図４は、第２実施例のフラッシュメモリの
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＢ
−Ｂ線での断面図である。
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＢ
−Ｂ線での断面図である。
【００４９】図４（ａ）において、フィールド酸化膜６
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界が制御ゲート２０に
沿った方向となるように形成されている（図４（ｂ）参
照）。
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界が制御ゲート２０に
沿った方向となるように形成されている（図４（ｂ）参
照）。
【００５０】Ｎ型不純物拡散層であるソース・ドレイン
５は、フィールド酸化膜６の長手方向に沿ってフィール
ド酸化膜６の端部近傍部分のシリコン基板１表面に形成
されている。即ち、ソース・ドレイン５は、フィールド
酸化膜６の長手方向に配列された多数のメモリセルに夫
々共有されている。また、ソース・ドレイン５は、図示
しないビットコンタクト等を介してビット線等に接続さ
れている。
５は、フィールド酸化膜６の長手方向に沿ってフィール
ド酸化膜６の端部近傍部分のシリコン基板１表面に形成
されている。即ち、ソース・ドレイン５は、フィールド
酸化膜６の長手方向に配列された多数のメモリセルに夫
々共有されている。また、ソース・ドレイン５は、図示
しないビットコンタクト等を介してビット線等に接続さ
れている。
【００５１】図４（ｂ）において、各メモリセルは、Ｐ
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、図４（ａ）に示すように、フィールド酸
化膜６の端部近傍部分のシリコン基板１表面に形成され
たソース・ドレイン５を有している。また、ゲート酸化
膜１１上には、多結晶シリコン膜１４及び多結晶シリコ
ン膜８ａ、８ｂの境界まで上方に延びた２本のシリコン
酸化膜１２が形成されている。さらに、メモリセルの全
体は、層間絶縁膜２１で覆われている。
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、図４（ａ）に示すように、フィールド酸
化膜６の端部近傍部分のシリコン基板１表面に形成され
たソース・ドレイン５を有している。また、ゲート酸化
膜１１上には、多結晶シリコン膜１４及び多結晶シリコ
ン膜８ａ、８ｂの境界まで上方に延びた２本のシリコン
酸化膜１２が形成されている。さらに、メモリセルの全
体は、層間絶縁膜２１で覆われている。
【００５２】図４（ａ）及び（ｂ）から明らかなよう
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．４μｍ程度の領域が２つである。尚、この場
合も、トンネル酸化膜７ａ、７ｂは、そのいずれか一方
だけに形成されていればよい。
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．４μｍ程度の領域が２つである。尚、この場
合も、トンネル酸化膜７ａ、７ｂは、そのいずれか一方
だけに形成されていればよい。
【００５３】次に、本実施例のフラッシュメモリの製造
方法を、図４（ｂ）に対応した断面を工程順に示す図５
を参照しながら説明する。
方法を、図４（ｂ）に対応した断面を工程順に示す図５
を参照しながら説明する。
【００５４】まず、図５（ａ）に示すように、第１実施
例と同様の方法でＰ型シリコン基板１の表面に斜めイオ
ン注入法によって不純物拡散層であるソース・ドレイン
（図示せず）を形成した後、フィールド酸化膜（図示せ
ず）を形成する。しかる後、フィールド酸化膜に囲まれ
た素子領域のシリコン基板１上に犠牲酸化膜（図示せ
ず）を形成及び除去した後、フィールド酸化膜に囲まれ
たシリコン基板１上に熱酸化法によって膜厚１０ｎｍ程
度のトンネル酸化膜７を形成する。しかる後、膜厚５０
〜１００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法によ
って全面に形成し、さらに膜厚５０ｎｍ程度のシリコン
窒化膜９をＣＶＤ法によって全面に形成する。
例と同様の方法でＰ型シリコン基板１の表面に斜めイオ
ン注入法によって不純物拡散層であるソース・ドレイン
（図示せず）を形成した後、フィールド酸化膜（図示せ
ず）を形成する。しかる後、フィールド酸化膜に囲まれ
た素子領域のシリコン基板１上に犠牲酸化膜（図示せ
ず）を形成及び除去した後、フィールド酸化膜に囲まれ
たシリコン基板１上に熱酸化法によって膜厚１０ｎｍ程
度のトンネル酸化膜７を形成する。しかる後、膜厚５０
〜１００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法によ
って全面に形成し、さらに膜厚５０ｎｍ程度のシリコン
窒化膜９をＣＶＤ法によって全面に形成する。
【００５５】次に、図５（ｂ）に示すように、浮遊ゲー
トを形成すべき領域以外の領域、及び、浮遊ゲートを形
成すべき領域のうちゲート酸化膜を形成すべき領域の多
結晶シリコン膜８及びシリコン窒化膜９を除去し、多結
晶シリコン膜８及びシリコン窒化膜９をフィールド酸化
膜６の長手方向と直交する方向に延びたスリット状パタ
ーン１０ａ、１０ｂに加工する。これによって、多結晶
シリコン膜８は、パターン１０ａ下の多結晶シリコン膜
８ａと、パターン１０ｂ下の多結晶シリコン膜８ｂとに
分断される。尚、浮遊ゲートを形成すべき領域以外の領
域の多結晶シリコン膜８及びシリコン窒化膜９は必ずし
も除去する必要はない。また、パターン１０ａ、１０ｂ
は、いずれか一方だけ形成するようにしてもよい。
トを形成すべき領域以外の領域、及び、浮遊ゲートを形
成すべき領域のうちゲート酸化膜を形成すべき領域の多
結晶シリコン膜８及びシリコン窒化膜９を除去し、多結
晶シリコン膜８及びシリコン窒化膜９をフィールド酸化
膜６の長手方向と直交する方向に延びたスリット状パタ
ーン１０ａ、１０ｂに加工する。これによって、多結晶
シリコン膜８は、パターン１０ａ下の多結晶シリコン膜
８ａと、パターン１０ｂ下の多結晶シリコン膜８ｂとに
分断される。尚、浮遊ゲートを形成すべき領域以外の領
域の多結晶シリコン膜８及びシリコン窒化膜９は必ずし
も除去する必要はない。また、パターン１０ａ、１０ｂ
は、いずれか一方だけ形成するようにしてもよい。
【００５６】次に、図５（ｃ）に示すように、パターン
１０ａ、１０ｂ間の溝部の底面に露出するトンネル酸化
膜７を除去した後、熱酸化法によって膜厚２０〜３０ｎ
ｍ程度のゲート酸化膜１１を形成する。これにより、パ
ターン１０ａ、１０ｂ間の幅０．４μｍ程度のゲート酸
化膜１１は、幅０．４μｍ程度のトンネル酸化膜７で挟
まれる形になる。尚、溝部の底面に露出するトンネル酸
化膜７を除去せずに熱酸化を行ってゲート酸化膜１１を
形成してもよい。この熱酸化によって、多結晶シリコン
膜８ａ、８ｂの側壁にはシリコン酸化膜１２が形成され
るとともに、トンネル酸化膜７はゲート酸化膜１１を挟
んだ２つのトンネル酸化膜７ａ、７ｂに分断される。
１０ａ、１０ｂ間の溝部の底面に露出するトンネル酸化
膜７を除去した後、熱酸化法によって膜厚２０〜３０ｎ
ｍ程度のゲート酸化膜１１を形成する。これにより、パ
ターン１０ａ、１０ｂ間の幅０．４μｍ程度のゲート酸
化膜１１は、幅０．４μｍ程度のトンネル酸化膜７で挟
まれる形になる。尚、溝部の底面に露出するトンネル酸
化膜７を除去せずに熱酸化を行ってゲート酸化膜１１を
形成してもよい。この熱酸化によって、多結晶シリコン
膜８ａ、８ｂの側壁にはシリコン酸化膜１２が形成され
るとともに、トンネル酸化膜７はゲート酸化膜１１を挟
んだ２つのトンネル酸化膜７ａ、７ｂに分断される。
【００５７】次に、図５（ｄ）に示すように、多結晶シ
リコン膜８ａ、８ｂ上のシリコン窒化膜９を熱リン酸で
除去した後、多結晶シリコン膜８ａ、８ｂ上での膜厚が
５０〜１００ｎｍ程度の多結晶シリコン膜１４をＣＶＤ
法で全面に形成する。このとき、パターン１０ａ、１０
ｂ間の溝部は、多結晶シリコン膜１４によって埋め込ま
れる。
リコン膜８ａ、８ｂ上のシリコン窒化膜９を熱リン酸で
除去した後、多結晶シリコン膜８ａ、８ｂ上での膜厚が
５０〜１００ｎｍ程度の多結晶シリコン膜１４をＣＶＤ
法で全面に形成する。このとき、パターン１０ａ、１０
ｂ間の溝部は、多結晶シリコン膜１４によって埋め込ま
れる。
【００５８】次に、フィールド酸化膜６上の多結晶シリ
コン膜１４及びシリコン酸化膜１２を、フォトレジスト
（図示せず）を用いた異方性エッチングによって除去す
る（図３（ｅ）参照）。これによって、フィールド酸化
膜６の長手方向に延びたスリット状パターンを有すると
ともに、多結晶シリコン膜１４及び多結晶シリコン膜８
ａ、８ｂからなる浮遊ゲート１６を形成する。
コン膜１４及びシリコン酸化膜１２を、フォトレジスト
（図示せず）を用いた異方性エッチングによって除去す
る（図３（ｅ）参照）。これによって、フィールド酸化
膜６の長手方向に延びたスリット状パターンを有すると
ともに、多結晶シリコン膜１４及び多結晶シリコン膜８
ａ、８ｂからなる浮遊ゲート１６を形成する。
【００５９】次に、図５（ｅ）に示すように、浮遊ゲー
ト１６を構成する多結晶シリコン膜１４及び多結晶シリ
コン膜８ａ、８ｂの表面に酸化膜換算膜厚１５〜２０ｎ
ｍ程度のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜）１８を形成する。尚、ＯＮＯ膜１８
は、図５（ｄ）に示す工程において多結晶シリコン膜１
４を形成した後に、その上に形成してもよい。さらに、
全面に多結晶シリコン膜１９を形成する。
ト１６を構成する多結晶シリコン膜１４及び多結晶シリ
コン膜８ａ、８ｂの表面に酸化膜換算膜厚１５〜２０ｎ
ｍ程度のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜）１８を形成する。尚、ＯＮＯ膜１８
は、図５（ｄ）に示す工程において多結晶シリコン膜１
４を形成した後に、その上に形成してもよい。さらに、
全面に多結晶シリコン膜１９を形成する。
【００６０】次に、図５（ｆ）に示すように、フォトレ
ジスト（図示せず）をマスクとする異方性エッチングを
行って、多結晶シリコン膜１９、ＯＮＯ膜１８及び浮遊
ゲート１６を選択的にエッチング除去し、フィールド酸
化膜６の長手方向と直交する方向に延びたスリット状パ
ターンに加工する。これによって、多結晶シリコン膜１
９を制御ゲート（ワード線）２０の形状に加工するとと
もに、浮遊ゲート１９をフィールド酸化膜６の長手方向
と直交する方向においてメモリセル毎に分断する。しか
る後、全面に層間絶縁膜２１を形成し、さらに配線（図
示せず）を設けて図４に示すようなフラッシュメモリが
製造される。
ジスト（図示せず）をマスクとする異方性エッチングを
行って、多結晶シリコン膜１９、ＯＮＯ膜１８及び浮遊
ゲート１６を選択的にエッチング除去し、フィールド酸
化膜６の長手方向と直交する方向に延びたスリット状パ
ターンに加工する。これによって、多結晶シリコン膜１
９を制御ゲート（ワード線）２０の形状に加工するとと
もに、浮遊ゲート１９をフィールド酸化膜６の長手方向
と直交する方向においてメモリセル毎に分断する。しか
る後、全面に層間絶縁膜２１を形成し、さらに配線（図
示せず）を設けて図４に示すようなフラッシュメモリが
製造される。
【００６１】本実施例では、トンネル酸化膜７上に形成
した多結晶シリコン膜８を選択的に除去した箇所にゲー
ト酸化膜１１を熱酸化によって形成するので、比較的少
ない工程により且つ短時間で低電圧での単一電源動作が
可能なフラッシュメモリを形成することができる。ま
た、製造中にトンネル酸化膜７ａ、７ｂ以外の部分が不
必要にエッチングされてその部分の膜厚が薄くなってし
まうことがないので、トンネル酸化膜７ａ、７ｂにおい
て大きな電界集中を起こすことができる。
した多結晶シリコン膜８を選択的に除去した箇所にゲー
ト酸化膜１１を熱酸化によって形成するので、比較的少
ない工程により且つ短時間で低電圧での単一電源動作が
可能なフラッシュメモリを形成することができる。ま
た、製造中にトンネル酸化膜７ａ、７ｂ以外の部分が不
必要にエッチングされてその部分の膜厚が薄くなってし
まうことがないので、トンネル酸化膜７ａ、７ｂにおい
て大きな電界集中を起こすことができる。
【００６２】図６は、第３実施例のフラッシュメモリの
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＣ
−Ｃ線での断面図である。
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＣ
−Ｃ線での断面図である。
【００６３】図６（ａ）において、フィールド酸化膜６
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界がフィールド酸化膜
６に沿った方向となるように形成されている（図６
（ｂ）参照）。
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界がフィールド酸化膜
６に沿った方向となるように形成されている（図６
（ｂ）参照）。
【００６４】Ｎ型不純物拡散層であるソース・ドレイン
５は、制御ゲート２０及びフィールド酸化膜６に囲まれ
た領域のシリコン基板１表面に形成されている。即ち、
ソース・ドレイン５は、フィールド酸化膜６の長手方向
に配列された２つのメモリセルに夫々共有されている。
ここで、ソース・ドレイン５は、浮遊ゲート１６下のゲ
ート酸化膜１１及びトンネル酸化膜７ａ、７ｂと０．０
５〜０．３μｍ程度部分的にオーバーラップしている。
また、ソース・ドレイン５の一方（ドレイン）は、制御
ゲート２０及びフィールド酸化膜６に囲まれた領域毎に
設けられたビットコンタクト（図示省略）を介してビッ
ト線（図示せず）に接続されており、他方（ソース）も
ソースコンタクト（図示省略）を介してソース線（図示
せず）に接続されている。
５は、制御ゲート２０及びフィールド酸化膜６に囲まれ
た領域のシリコン基板１表面に形成されている。即ち、
ソース・ドレイン５は、フィールド酸化膜６の長手方向
に配列された２つのメモリセルに夫々共有されている。
ここで、ソース・ドレイン５は、浮遊ゲート１６下のゲ
ート酸化膜１１及びトンネル酸化膜７ａ、７ｂと０．０
５〜０．３μｍ程度部分的にオーバーラップしている。
また、ソース・ドレイン５の一方（ドレイン）は、制御
ゲート２０及びフィールド酸化膜６に囲まれた領域毎に
設けられたビットコンタクト（図示省略）を介してビッ
ト線（図示せず）に接続されており、他方（ソース）も
ソースコンタクト（図示省略）を介してソース線（図示
せず）に接続されている。
【００６５】図６（ｂ）において、各メモリセルは、Ｐ
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、浮遊ゲート１６下のゲート酸化膜１１及
びトンネル酸化膜７ａ、７ｂと０．０５〜０．３μｍ程
度部分的にオーバーラップしてシリコン基板１表面に形
成されたソース・ドレイン５を有している。また、ゲー
ト酸化膜１１上には、多結晶シリコン膜１４及び多結晶
シリコン膜８ａ、８ｂの境界まで上方に延びた２本のシ
リコン酸化膜１２が形成されている。さらに、メモリセ
ルの全体は、層間絶縁膜２１で覆われている。
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、浮遊ゲート１６下のゲート酸化膜１１及
びトンネル酸化膜７ａ、７ｂと０．０５〜０．３μｍ程
度部分的にオーバーラップしてシリコン基板１表面に形
成されたソース・ドレイン５を有している。また、ゲー
ト酸化膜１１上には、多結晶シリコン膜１４及び多結晶
シリコン膜８ａ、８ｂの境界まで上方に延びた２本のシ
リコン酸化膜１２が形成されている。さらに、メモリセ
ルの全体は、層間絶縁膜２１で覆われている。
【００６６】図６（ａ）及び（ｂ）から明らかなよう
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．６μｍ程度の領域が２つである。
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．６μｍ程度の領域が２つである。
【００６７】次に、本実施例のフラッシュメモリの製造
方法について説明する。本実施例における製造方法は、
ソース・ドレイン５の形成工程以外は、図２及び図３で
説明した第１実施例と同じである。従って、ここでは、
第１実施例と相違する工程だけを説明する。
方法について説明する。本実施例における製造方法は、
ソース・ドレイン５の形成工程以外は、図２及び図３で
説明した第１実施例と同じである。従って、ここでは、
第１実施例と相違する工程だけを説明する。
【００６８】本実施例では、図２（ｂ）の工程で斜めイ
オン注入によりソース・ドレイン５を形成するのではな
く、図３（ｇ）までの工程が終了した段階で制御ゲート
２０及びフィールド酸化膜６をマスクとして通常のイオ
ン注入を行う。このときのイオン注入の条件は、イオン
注入の角度以外は第１実施例で説明したのと同様でよ
い。そして、この時に打ち込まれた不純物が後の熱処理
によって若干横方向に拡散し、ゲート酸化膜１１及びト
ンネル酸化膜７ａ、７ｂの下方に一部が重なった形のソ
ース・ドレイン５が形成される。従って、本実施例によ
ると、不純物の横方向拡散によってトンネル酸化膜７
ａ、７ｂとソース・ドレイン５とのオーバーラップ部分
を形成するので、イオン注入されたシリコン基板１表面
を熱酸化してトンネル酸化膜７を形成することがなくな
り、トンネル酸化膜の膜質が第１及び第２実施例の場合
よりも向上する。よって、リーク電流が極めて少なく信
頼性の高いメモリセルを得ることができる。
オン注入によりソース・ドレイン５を形成するのではな
く、図３（ｇ）までの工程が終了した段階で制御ゲート
２０及びフィールド酸化膜６をマスクとして通常のイオ
ン注入を行う。このときのイオン注入の条件は、イオン
注入の角度以外は第１実施例で説明したのと同様でよ
い。そして、この時に打ち込まれた不純物が後の熱処理
によって若干横方向に拡散し、ゲート酸化膜１１及びト
ンネル酸化膜７ａ、７ｂの下方に一部が重なった形のソ
ース・ドレイン５が形成される。従って、本実施例によ
ると、不純物の横方向拡散によってトンネル酸化膜７
ａ、７ｂとソース・ドレイン５とのオーバーラップ部分
を形成するので、イオン注入されたシリコン基板１表面
を熱酸化してトンネル酸化膜７を形成することがなくな
り、トンネル酸化膜の膜質が第１及び第２実施例の場合
よりも向上する。よって、リーク電流が極めて少なく信
頼性の高いメモリセルを得ることができる。
【００６９】図７は、第４実施例のフラッシュメモリの
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＢ
−Ｂ線での断面図である。
メモリセルアレイ部分の部分的な概略構成を示す図であ
り、図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＢ
−Ｂ線での断面図である。
【００７０】図７（ａ）において、フィールド酸化膜６
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界が制御ゲート２０に
沿った方向となるように形成されている（図７（ｂ）参
照）。
の長手方向と直交する方向には、複数のメモリセルに共
有された制御ゲート（ワード線）２０が形成されてい
る。そして、制御ゲート２０の下部であって、フィール
ド酸化膜６に挟まれた素子領域上には各メモリセルの浮
遊ゲート１６が形成されている。また、各浮遊ゲート１
６下のシリコン基板１表面には、隣接するトンネル酸化
膜７ａ、７ｂよりも膜厚の大きいゲート酸化膜１１が、
トンネル酸化膜７ａ、７ｂとの境界が制御ゲート２０に
沿った方向となるように形成されている（図７（ｂ）参
照）。
【００７１】Ｎ型不純物拡散層であるソース・ドレイン
５は、制御ゲート２０及びフィールド酸化膜６に囲まれ
た領域のシリコン基板１表面に形成されている。即ち、
ソース・ドレイン５は、フィールド酸化膜６の長手方向
に配列された２つのメモリセルに夫々共有されている。
ここで、ソース・ドレイン５は、浮遊ゲート１６下のゲ
ート酸化膜１１及びトンネル酸化膜７ａ、７ｂと０．０
５〜０．３μｍ程度部分的にオーバーラップしている。
また、ソース・ドレイン５の夫々は、制御ゲート２０及
びフィールド酸化膜６に囲まれた領域毎に設けられたビ
ットコンタクト等（図示省略）を介してビット線等（図
示せず）に接続されている。
５は、制御ゲート２０及びフィールド酸化膜６に囲まれ
た領域のシリコン基板１表面に形成されている。即ち、
ソース・ドレイン５は、フィールド酸化膜６の長手方向
に配列された２つのメモリセルに夫々共有されている。
ここで、ソース・ドレイン５は、浮遊ゲート１６下のゲ
ート酸化膜１１及びトンネル酸化膜７ａ、７ｂと０．０
５〜０．３μｍ程度部分的にオーバーラップしている。
また、ソース・ドレイン５の夫々は、制御ゲート２０及
びフィールド酸化膜６に囲まれた領域毎に設けられたビ
ットコンタクト等（図示省略）を介してビット線等（図
示せず）に接続されている。
【００７２】図７（ｂ）において、各メモリセルは、Ｐ
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、図７（ａ）に示すように、浮遊ゲート１
６下のゲート酸化膜１１及びトンネル酸化膜７ａ、７ｂ
と０．０５〜０．３μｍ程度部分的にオーバーラップし
てシリコン基板１表面に形成されたソース・ドレイン５
を有している。また、ゲート酸化膜１１上には、多結晶
シリコン膜１４及び多結晶シリコン膜８ａ、８ｂの境界
まで上方に延びた２本のシリコン酸化膜１２が形成され
ている。さらに、メモリセルの全体は、層間絶縁膜２１
で覆われている。
型シリコン基板１上にトンネル酸化膜７ａ、７ｂ及びゲ
ート酸化膜１１を介して形成された浮遊ゲート１６（多
結晶シリコン膜１４及び多結晶シリコン膜８ａ、８ｂか
らなる）と、浮遊ゲート１６上にＯＮＯ膜１８を介して
形成された制御ゲート２０とを有している。さらに、各
メモリセルは、図７（ａ）に示すように、浮遊ゲート１
６下のゲート酸化膜１１及びトンネル酸化膜７ａ、７ｂ
と０．０５〜０．３μｍ程度部分的にオーバーラップし
てシリコン基板１表面に形成されたソース・ドレイン５
を有している。また、ゲート酸化膜１１上には、多結晶
シリコン膜１４及び多結晶シリコン膜８ａ、８ｂの境界
まで上方に延びた２本のシリコン酸化膜１２が形成され
ている。さらに、メモリセルの全体は、層間絶縁膜２１
で覆われている。
【００７３】図７（ａ）及び（ｂ）から明らかなよう
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．６μｍ程度の領域であり、きわめて狭い面積
を有するに過ぎないので、浮遊ゲート１６及びソース・
ドレイン５間の容量を非常に小さくすることができる。
その結果、トンネル酸化膜７ａ、７ｂでの電界集中が大
きくなってＦＮトンネリング現象による電子の引き抜き
及び注入を効率よく行うことができる。尚、この場合
も、トンネル酸化膜７ａ、７ｂは、そのいずれか一方だ
けに形成されていればよい。
に、本実施例のフラッシュメモリは、フィールド酸化膜
６下以外のソース・ドレイン５とトンネル酸化膜７ａ、
７ｂとのオーバーラップ部分を介して、ソース・ドレイ
ン５と浮遊ゲート１６との間で電子の注入及び引き抜き
が行われる。このオーバーラップ部分は、１つのメモリ
セルのソース・ドレイン５の一方について例えば０．１
μｍ×０．６μｍ程度の領域であり、きわめて狭い面積
を有するに過ぎないので、浮遊ゲート１６及びソース・
ドレイン５間の容量を非常に小さくすることができる。
その結果、トンネル酸化膜７ａ、７ｂでの電界集中が大
きくなってＦＮトンネリング現象による電子の引き抜き
及び注入を効率よく行うことができる。尚、この場合
も、トンネル酸化膜７ａ、７ｂは、そのいずれか一方だ
けに形成されていればよい。
【００７４】次に、本実施例のフラッシュメモリの製造
方法について説明する。本実施例における製造方法は、
ソース・ドレイン５の形成工程以外は、図２及び図５で
説明した第２実施例と同じである。従って、ここでは、
第２実施例と相違する工程だけを説明する。
方法について説明する。本実施例における製造方法は、
ソース・ドレイン５の形成工程以外は、図２及び図５で
説明した第２実施例と同じである。従って、ここでは、
第２実施例と相違する工程だけを説明する。
【００７５】本実施例では、図２（ｂ）の工程で斜めイ
オン注入によりソース・ドレイン５を形成するのではな
く、図５（ｆ）までの工程が終了した段階で制御ゲート
２０及びフィールド酸化膜６をマスクとして通常のイオ
ン注入を行う。このときのイオン注入の条件は、イオン
注入の角度以外は第１実施例で説明したのと同様でよ
い。そして、この時に打ち込まれた不純物が後の熱処理
によって若干横方向に拡散し、ゲート酸化膜１１及びト
ンネル酸化膜７ａ、７ｂの下方に一部が重なった形のソ
ース・ドレイン５が形成される。従って、本実施例によ
ると、第３実施例と同じく、トンネル酸化膜の膜質を第
１及び第２実施例の場合よりも向上させることができ
る。
オン注入によりソース・ドレイン５を形成するのではな
く、図５（ｆ）までの工程が終了した段階で制御ゲート
２０及びフィールド酸化膜６をマスクとして通常のイオ
ン注入を行う。このときのイオン注入の条件は、イオン
注入の角度以外は第１実施例で説明したのと同様でよ
い。そして、この時に打ち込まれた不純物が後の熱処理
によって若干横方向に拡散し、ゲート酸化膜１１及びト
ンネル酸化膜７ａ、７ｂの下方に一部が重なった形のソ
ース・ドレイン５が形成される。従って、本実施例によ
ると、第３実施例と同じく、トンネル酸化膜の膜質を第
１及び第２実施例の場合よりも向上させることができ
る。
【００７６】以上に説明した第１〜第４実施例は、浮遊
ゲート１６を有するスタックゲート型メモリセルを有す
るフラッシュメモリについてであったが、本発明は、高
電圧を印加するＭＮＯＳ型のＥＥＰＲＯＭについても適
用することができる。その場合は、多結晶シリコン膜
８、１４の代わりにシリコン窒化膜を用いるとともに、
シリコン窒化膜９及びＯＮＯ膜１８の形成を省略すれば
よい。
ゲート１６を有するスタックゲート型メモリセルを有す
るフラッシュメモリについてであったが、本発明は、高
電圧を印加するＭＮＯＳ型のＥＥＰＲＯＭについても適
用することができる。その場合は、多結晶シリコン膜
８、１４の代わりにシリコン窒化膜を用いるとともに、
シリコン窒化膜９及びＯＮＯ膜１８の形成を省略すれば
よい。
【００７７】つまり、ＭＮＯＳ型のＥＥＰＲＯＭの製造
方法は、工程順に説明すると、第１導電型の半導体基板
上にトンネル絶縁膜を形成する工程と、しかる後、全面
に第１の窒化膜を形成する工程と、上記第１の窒化膜を
選択的に除去し、上記第１の窒化膜のパターンを形成す
る工程と、上記第１の窒化膜のパターンの間の上記半導
体基板上に、上記トンネル絶縁膜よりも膜厚の大きいゲ
ート絶縁膜を熱酸化によって形成する工程と、しかる
後、上記第１の窒化膜上に第２の窒化膜を形成する工程
と、少なくとも上記第２の窒化膜を選択的に除去し、上
記トンネル絶縁膜及び上記ゲート絶縁膜上に上記第１の
窒化膜及び上記第２の窒化膜からなる複合窒化膜を形成
する工程と、上記第２の窒化膜上にゲート電極となる導
電性膜をパターン形成する工程とを有する。
方法は、工程順に説明すると、第１導電型の半導体基板
上にトンネル絶縁膜を形成する工程と、しかる後、全面
に第１の窒化膜を形成する工程と、上記第１の窒化膜を
選択的に除去し、上記第１の窒化膜のパターンを形成す
る工程と、上記第１の窒化膜のパターンの間の上記半導
体基板上に、上記トンネル絶縁膜よりも膜厚の大きいゲ
ート絶縁膜を熱酸化によって形成する工程と、しかる
後、上記第１の窒化膜上に第２の窒化膜を形成する工程
と、少なくとも上記第２の窒化膜を選択的に除去し、上
記トンネル絶縁膜及び上記ゲート絶縁膜上に上記第１の
窒化膜及び上記第２の窒化膜からなる複合窒化膜を形成
する工程と、上記第２の窒化膜上にゲート電極となる導
電性膜をパターン形成する工程とを有する。
【００７８】
【発明の効果】以上説明したように、本発明によると、
トンネル絶縁膜上に形成した第１の導電性膜を選択的に
除去した箇所にゲート絶縁膜を熱酸化によって形成する
ので、従来のようにサイドウォール膜を形成した後に熱
酸化を行ってシリコン酸化膜を形成し、さらにサイドウ
ォール膜を除去するという多くの煩雑な工程を行う必要
がなくなる。従って、装置の製造が比較的短時間です
み、スループットが向上する。また、製造中にトンネル
絶縁膜以外の部分が不必要にエッチングされてその部分
の膜厚が薄くなってしまうことがないので、トンネル絶
縁膜での電界集中が阻害されることがなくなる。従っ
て、不揮発性半導体記憶装置を所望の低電圧で単一電源
動作させることが可能となる。
トンネル絶縁膜上に形成した第１の導電性膜を選択的に
除去した箇所にゲート絶縁膜を熱酸化によって形成する
ので、従来のようにサイドウォール膜を形成した後に熱
酸化を行ってシリコン酸化膜を形成し、さらにサイドウ
ォール膜を除去するという多くの煩雑な工程を行う必要
がなくなる。従って、装置の製造が比較的短時間です
み、スループットが向上する。また、製造中にトンネル
絶縁膜以外の部分が不必要にエッチングされてその部分
の膜厚が薄くなってしまうことがないので、トンネル絶
縁膜での電界集中が阻害されることがなくなる。従っ
て、不揮発性半導体記憶装置を所望の低電圧で単一電源
動作させることが可能となる。
【図１】本発明の第１実施例の不揮発性半導体記憶装置
の概略構造を示す図である。
の概略構造を示す図である。
【図２】本発明の第１実施例の不揮発性半導体記憶装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３】本発明の第１実施例の不揮発性半導体記憶装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図４】本発明の第２実施例の不揮発性半導体記憶装置
の概略構造を示す図である。
の概略構造を示す図である。
【図５】本発明の第２実施例の不揮発性半導体記憶装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図６】本発明の第３実施例の不揮発性半導体記憶装置
の概略構造を示す図である。
の概略構造を示す図である。
【図７】本発明の第４実施例の不揮発性半導体記憶装置
の概略構造を示す図である。
の概略構造を示す図である。
【図８】従来の不揮発性半導体記憶装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
１ シリコン基板 ２ シリコン酸化膜 ３、９ シリコン窒化膜 ４ フォトレジスト ５ ソース・ドレイン ６ フィールド酸化膜 ７、７ａ、７ｂ トンネル酸化膜 ８、８ａ、８ｂ、１４、１９ 多結晶シリコン膜 １０ａ、１０ｂ パターン １１ ゲート酸化膜 １２ シリコン酸化膜 １６ 浮遊ゲート １７ 溝部 １８ ＯＮＯ膜 ２０ 制御ゲート ２１ 層間絶縁膜
Claims (3)
- 【請求項１】 第１導電型の半導体基板上にトンネル絶
縁膜を形成する工程と、 上記半導体基板全面に第１の導電性膜及び耐酸化膜を順
次形成する工程と、 上記第１の導電性膜及び上記耐酸化膜を選択的に除去
し、上記第１の導電性膜及び上記耐酸化膜のパターンを
形成する工程と、 上記第１の導電性膜及び上記耐酸化膜のパターンの間の
上記半導体基板上に、上記トンネル絶縁膜よりも膜厚の
大きいゲート絶縁膜を熱酸化によって形成する工程と、 上記耐酸化膜を除去する工程と、 上記第１の導電性膜上に第２の導電性膜を形成する工程
と、 少なくとも上記第２の導電性膜を選択的に除去し、上記
トンネル絶縁膜及び上記ゲート絶縁膜上に上記第１の導
電性膜及び上記第２の導電性膜からなる浮遊ゲートを形
成する工程と、 上記第２の導電性膜上に容量絶縁膜を形成する工程と、 上記容量絶縁膜上に制御ゲートとなる第３の導電性膜を
パターン形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項２】 斜めイオン注入法によって、少なくとも
上記制御ゲートの方向のメモリセル間の素子分離をする
素子分離構造の端部近傍部分の上記半導体基板内に第２
導電型の不純物拡散層を形成する工程を更に有すること
を特徴とする請求項１に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項３】 上記制御ゲート及び少なくとも上記制御
ゲートの方向のメモリセル間の素子分離をする素子分離
構造をマスクとしたイオン注入法によって、上記制御ゲ
ート及び上記素子分離構造で囲まれた領域の上記半導体
基板内に第２導電型の不純物拡散層を形成する工程を更
に有することを特徴とする請求項１に記載の不揮発性半
導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101094A JP3397903B2 (ja) | 1994-08-23 | 1994-08-23 | 不揮発性半導体記憶装置の製造方法 |
| US08/517,022 US5796140A (en) | 1994-08-23 | 1995-08-21 | Nonvolatile semiconductor memory device and a method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101094A JP3397903B2 (ja) | 1994-08-23 | 1994-08-23 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864697A true JPH0864697A (ja) | 1996-03-08 |
| JP3397903B2 JP3397903B2 (ja) | 2003-04-21 |
Family
ID=16760069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22101094A Expired - Fee Related JP3397903B2 (ja) | 1994-08-23 | 1994-08-23 | 不揮発性半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5796140A (ja) |
| JP (1) | JP3397903B2 (ja) |
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| KR100395201B1 (ko) * | 1999-12-09 | 2003-08-21 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| JP2005322920A (ja) * | 2004-04-30 | 2005-11-17 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセルの製造方法 |
| WO2005122246A1 (ja) * | 2004-06-14 | 2005-12-22 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
| JP2008053270A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体記憶装置、及びその製造方法 |
| US7508048B2 (en) | 2003-01-16 | 2009-03-24 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby |
| JP2012099701A (ja) * | 2010-11-04 | 2012-05-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2013051436A (ja) * | 2012-11-09 | 2013-03-14 | Spansion Llc | 半導体装置の製造方法 |
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| DE19983274B4 (de) * | 1999-04-01 | 2004-10-28 | Asahi Kasei Microsystems Co., Ltd. | Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicherbauteils |
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-
1994
- 1994-08-23 JP JP22101094A patent/JP3397903B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-21 US US08/517,022 patent/US5796140A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3397903B2 (ja) | 2003-04-21 |
| US5796140A (en) | 1998-08-18 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R154 | Certificate of patent or utility model (reissue) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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