JP5162129B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、より詳細には、ゲート絶縁膜中に電荷を蓄積することでデータ保持することが可能な、データの読み出し専用もしくは書き換え可能な不揮発性半導体記憶装置およびその製造方法に関する。
半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの代表例としては、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュメモリが知られている。
近年、不揮発性メモリの新しいセル構造として、ＭＮＯＳ（Ｍｅｔａｌ（ｇａｔｅ）−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造やＳＯＮＯＳ（Ｓｉｌｉｃｏｎ（ｇａｔｅ）−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造を有する多値セル構造が提唱されている。これらの構造では、ゲート電極直下のゲート絶縁膜の構造としてＯＮ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ）構造もしくはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造が採用され、トランジスタのソース・ドレイン近傍に設けられている窒化膜（Ｓｉ３Ｎ４膜）中に蓄積される電荷をその膜中の異なる領域に局在させて蓄積させることで多値化し、セルの高容量化と低ビットコスト化とが図られる。例えば、Ｓｉ３Ｎ４膜中での電荷局在領域を２つ設けた場合には、１つのセルで２ビット（２ｂｉｔs／ｃｅｌｌ）のデータを記憶させることが可能となる。
従来の不揮発性メモリに採用されていたフローティングゲート構造は、導体の多結晶シリコンをシリコン酸化膜などの絶縁膜で挟むことで電荷を蓄積する構造であるが、電荷が蓄積される多結晶シリコンが導体であるために電荷が漏洩してデータが消失してしまうという問題が生じ得るのに対して、ＭＮＯＳ構造やＳＯＮＯＳ構造では絶縁層の窒素化合物に電荷を蓄積するため、かかる問題が生じないという大きな利点がある。
図１Ａおよび図１Ｂは、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する多値セルメモリの作製方法の従来例を説明するためのメモリの断面図で、図１Ａはメモリのコア領域、図１Ｂはメモリ周辺部の様子を図示している。
このメモリのコア領域は、例えばｐ型半導体基板１００の主表面に、例えばＡｓ拡散によりビットラインとして設けられたｎ型拡散領域１０２が相互に所定の間隔で設けられている。このｎ型拡散領域１０２相互の間がチャネル領域となる。このチャネル領域およびｎ型拡散領域１０２の上には、一様な膜厚のトンネル酸化膜１０３が形成されている。そして、トンネル酸化膜１０３の上には、窒化膜１０４、上部酸化膜１０５および図示しない制御ゲートが順次積層され、これら４層でゲート部が構成されている。窒化膜１０４は電気的絶縁膜であり、トンネル酸化膜１０３を介して注入された電子はこの窒化膜１０４中に蓄積される。
導電体の浮遊ゲートを用いた従来のメモリでは、トンネル酸化膜を介して注入された電子が浮遊ゲート中で均一な電界分布となるように空間的に分布するために浮遊ゲート全域が電荷蓄積領域となる結果、１つのセルについて１つのビットのみが形成される。これに対して、ＭＮＯＳ構造やＳＯＮＯＳ構造のゲート部を有するメモリにおいては、絶縁膜たる窒化膜１０４に注入された電子はこの窒化膜１０４中に拡散することなく局在化して蓄積され多ビット化（多値化）されることとなる。なお、コア領域のｐ型半導体基板１００には、各ビットの閾値を調整する目的でチャネルイオン注入１０１が行われている。
一方、メモリ周辺部（周辺回路部）には、半導体基板１００の主表面にウェル領域１０６が所定の間隔で設けられている。そして、これらウェル領域１０６の相互間には、薄く形成した酸化膜１０８を局所的に厚くして素子分離用のＬＯＣＯＳ１０７が形成されている。なお、酸化膜１０８およびＬＯＣＯＳ１０７の上には窒化膜１０４と上部酸化膜１０５とが順次積層されている。
このような多値セルは、例えば以下のような手順で作製することができる。先ず、半導体基板１００の主表面上に薄い酸化膜を形成し、周辺回路部にイオン注入によりウェル領域１０６を形成する。具体的には例えば、半導体基板１００表面上に形成した薄い酸化膜上にレジスト塗布してこれをパターニングし、このレジストパターンをマスクとしてイオン注入することでウェル領域１０６を形成する。
次に、周辺回路部に素子分離用のＬＯＣＯＳ１０７を形成する。これは例えば、半導体基板１００上にＳｉＮ膜を形成してその上にレジスト塗布後パターニングして素子分離ＬＯＣＯＳ形成用レジストパターンとし、これをマスクとしてＳｉＮ膜をエッチングする。そして、この開口部分を介して半導体基板１００を局所的に酸化してＬＯＣＯＳ１０７を形成し、レジスト剥離後にコア領域に残存しているＳｉＮ膜を除去するといった手順で実行される。
さらに、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして開口部分にイオン注入する。これにより、コア領域への閾値調整用のチャネルイオン注入１０１が実行される。
これに続いて、レジストと薄い酸化膜とを除去してトンネル酸化膜１０３および電荷蓄積用の窒化膜１０４を形成し、レジストパターニングによりｎ型拡散領域１０２（ビットライン拡散層）を形成する部分のみを開口してイオン注入によりｎ型拡散領域１０２を形成する。
最後に、レジストを除去して窒化膜１０４上に上部酸化膜１０５を堆積する。
このようなＳＯＮＯＳ構造を有する多値セルへの書き込みは、１セル内に設けられた複数のビットのそれぞれに対して独立して行われ、セルの高容量化と低ビットコスト化とが図られることとなる。
しかしながら、ＭＮＯＳ構造やＳＯＮＯＳ構造を有する従来構成の多値セルでは、トンネル酸化膜が均一な厚みで一様に形成されているために、ソース領域とドレイン領域のポテンシャル傾斜によって決まる電子注入位置によって電荷の蓄積場所が決定されることとなる。ところが、データの書き込みが進行し各ビット内に蓄積される電荷量が増大すると、多くの電荷量を蓄積したビット領域は窒化膜内でドレイン近傍からチャネル中央側へと次第に広がる傾向がある。このようなビット領域の広がりは、少量の電荷を蓄積しているに過ぎない他のビットに、恰も実際の電荷蓄積量以上の電荷が蓄積されているのと同様に作用し、そのビットの閾値をも上昇させることとなってデータの読み出しエラーなどが発生するという問題がある。
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、同一セル内に複数設けられたビットへの個々への書き込み動作が他ビットへの書き込み量に依存することなく正常に行われ、さらには、書き込み・読み出し特性を損なうことなくＳＯＮＯＳ構造セルのいっそうの微細化を可能とする半導体装置およびその製造方法を提供することにある。
本発明は、かかる課題を解決するために、一対の第１拡散領域を有する基板と、該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有するゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜であり、前記酸化膜は、前記ビット領域の各々に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部と、前記ビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部とを有する半導体装置である。
上記半導体装置において、前記一対の第１拡散領域は何れも、バイアス条件に応じてソース領域もしくはドレイン領域となるソース／ドレイン領域であり、当該一対の第１拡散領域はチャネル領域の両端に対称に設けられていることが好ましい。
また、上記半導体装置において、前記基板には、前記ビット領域の閾値を調整するための閾値調整領域が設けられていることが好ましい。
また、上記半導体装置において、前記基板の表面近傍領域全面に第２拡散領域が設けられている構成とすることができる。第２拡散領域は、前記一対の第１拡散領域の間に設けられている構成であってもよい。この場合、前記第２拡散領域は、前記一対の第１拡散領域とは独立に設けられていることが好ましい。そして、前記第２拡散領域は前記一対の第１拡散領域とは離間配置されており、前記チャネル領域の中央部にのみ設けられていることが好ましい。また、前記第２拡散領域は、前記基板の表面から垂直下方に延在して設けられていることが好ましい。
また、前述した閾値調整領域は、イオン注入により形成された領域であることが好ましい。
更に、上記前記第１拡散領域は埋め込みビットライン構造を有し、上記一対の第１拡散領域が複数配列されて構成されている構成とすることができる。
また、上記半導体装置において、例えば前記基板はシリコンであり、前記酸化膜はシリコン酸化膜であり、前記電荷蓄積層はシリコン窒化膜とすることができる。この場合、前記ゲート部は例えば、ＭＮＯＳ構造もしくはＳＯＮＯＳ構造を有する。
また、上記半導体装置において、例えば前記第２拡散領域のドーパントは硼素であり、前記第１拡散領域のドーパントは砒素である。
本発明はまた、基板表面上に一様な膜厚のトンネル酸化膜を形成する第１のステップと、前記トンネル酸化膜下の前記基板表面に一対の第１拡散領域を形成する第２のステップと、前記一対の第１拡散領域上であって前記トンネル酸化膜上に表面保護膜を堆積させる第３のステップと、前記表面保護膜を介して露出している前記基板表面を再酸化してトンネル効果による電荷輸送を抑制する厚みの酸化膜をセルフアラインで形成する第４のステップと、を備えている半導体装置の製造方法である。
この製造方法において、前記第１および第４のステップの酸化は例えば、熱酸化もしくはプラズマ酸化により実行される。
また、前記一対の第１拡散領域間の前記基板中に、当該基板表面から垂直に延在する第２拡散領域を形成する第５のステップを備えている構成とすることができる。この場合、前記第５のステップは、前記第１の表面保護膜のサイドウォールを用いたセルフアラインで実行されることが好ましい。また、前記第２拡散領域は、イオン注入で形成されることが好ましい。
上記製造方法において、前記第２のステップは、サイドウォールが設けられたウィンドウを有するパターニングされたレジストを形成するステップを含み、前記一対の第１拡散領域は、前記サイドウォールを用いたセルフアラインで形成されることが好ましい。この場合、前記第１拡散領域は、イオン注入で形成されることが好ましい。
本発明の半導体装置が備えているトンネル酸化膜は、データの書き込み・消去を行うべく薄く形成された両端部と、電子がトンネルしないように厚く形成されたチャネル中央部とを有するように形成されている。この結果、チャネル中央部を挟んで配置される各ビットの閾値は他のビットに蓄積されている電荷量に影響を受けることがなくなり、各ビットの閾値変動（上昇）が生じないためにデータの読み出しエラーの問題を解決できる。また、同一セル内に複数設けられた各ビットの個々への書き込み・消去動作も他ビットの電荷蓄積量に依存することなく正常に実行可能となる。
また、本発明の半導体装置は、サイドウォール窒化膜をマスクとして利用して閾値調整用のイオン注入領域を形成することとしたので、任意のエネルギおよび／またはドーズ量のイオンを閾値調整用チャネルイオン注入領域のみに正確に注入することが可能となり、書き込み特性や読み出し特性の向上を図ることが可能となる。
さらに、本発明の半導体装置は、サイドウォール窒化膜をマスクとして利用して拡散領域を形成することとしたので、拡散領域の形成を高い位置精度で行うことが可能となり、書き込み特性や読み出し特性を損なうことなく更なる微細化を図ることが可能となる。
第１Ａ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する多値セルメモリの作製方法の従来例を説明するためのメモリのコア領域の断面図、及び第１Ｂ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する多値セルメモリの作製方法の従来例を説明するためのメモリの周辺領域の断面図である。 第２Ａ図は、本発明の半導体装置の基本構造例を説明するためのセルの断面図、及び第２Ｂ図は、本発明の半導体装置の動作原理を説明するためのコア領域の模式断面図、及び第２Ｃ図は、本発明の半導体装置の動作原理を説明するためのセルの周辺領域の模式断面図である。 第３Ａ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する本発明の半導体装置の第１の構成例を説明するためのコア領域の断面図、及び第３Ｂ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する本発明の半導体装置の第１の構成例を説明するためのセルの周辺領域の断面図である。 第４Ａ図乃至第４Ｃ図は、第３Ａ図および第３Ｂ図に図示した半導体装置の製造工程を説明するための図である。 第５Ｄ図乃至第５Ｆ図は、第３Ａ図および第３Ｂ図に図示した半導体装置の製造工程を説明するための図である。 第６Ｇ図乃至第６Ｉ図は、第３Ａ図および第３Ｂ図に図示した半導体装置の製造工程を説明するための図である。 第７Ａ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する本発明の半導体装置の第２の構成例を説明するためのコア領域の断面図、及び第７Ｂ図は、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する本発明の半導体装置の第２の構成例を説明するためのセルの周辺領域の断面図である。 第８Ａ図乃至第８Ｃ図は、第７Ａ図および第７Ｂ図に図示した半導体装置の製造工程を説明するための図である。 第９Ａ図乃至第９Ｄ図は、第３の実施例のｎ型拡散領域の形成プロセスを説明するための図である。
以下に、図面を参照して本発明の半導体装置の基本的な構成について説明する。なお、以下では、ゲート部の構造を主としてＳＯＮＯＳ構造として説明するが、酸化膜と電荷蓄積層とゲート電極とが積層されて構成されたゲート部であればよく、ＭＯＮＳ構造などの他構造のゲート部としてもよい。また、半導体基板はシリコンであり、酸化膜はシリコン酸化膜であり、電荷蓄積層はシリコン窒化膜であるものとして説明する。
図２Ａは本発明の半導体装置の基本構造例を説明するためのセルの断面図、図２Ｂおよび図２Ｃは本発明の半導体装置の動作原理を説明するためのセルの模式断面図である。
この半導体装置は、例えばｐ型半導体基板１の主表面に例えばＡｓ拡散により設けられたｎ型拡散領域６ａおよび６ｂが相互に所定の間隔で設けられている。このｎ型拡散領域６ａおよび６ｂの間がチャネル領域となる。チャネル領域の上には、膜厚が厚い中央部２ｂと膜厚が薄い両端部２ａとを有するトンネル酸化膜２が形成されており、両端部２ａの各々はｎ型拡散領域６ａ，６ｂ上に位置している。なお、トンネル酸化膜２は、トンネル酸化膜として作用する膜厚の薄い両端部２ａとトンネル効果による電荷輸送を抑制する膜厚の中央部２ｂとを有するが、便宜上これらを一体的にトンネル酸化膜２と呼ぶ。
トンネル酸化膜２の上には、窒化膜３、シリコン酸化膜４および制御ゲート５が順次積層され、これら４層でゲート部が構成されている。窒化膜３は電気的絶縁膜であり、この電荷蓄積層中に離隔して位置する複数のビット領域を有する。トンネル酸化膜を介して注入された電子はこの窒化膜３中に蓄積される。
従来の導電体の浮遊ゲートを用いた素子では、トンネル酸化膜２ａを介して注入された電子が浮遊ゲート中で均一な電界分布となるように空間的に分布するために電荷蓄積領域は浮遊ゲート全域となる結果、１つのセルについて１つのビットのみが形成されるのに対して、図２Ａに示したようなＳＯＮＯＳ構造のゲート部を備えた半導体装置においては、絶縁膜たる窒化膜３に注入された電子は窒化膜３中を拡散することなく局在化して蓄積される。
具体的には、ｎ型拡散領域６ａをソース領域としｎ型拡散領域６ｂをドレイン領域とした場合（図２Ｂ参照）には、電子（図中黒丸で表示）はトンネル酸化膜２の右端部２ａを介して注入され電荷蓄積領域３ｂに蓄積される。また、これとは逆に、ｎ型拡散領域６ｂをソース領域としｎ型拡散領域６ａをドレイン領域とした場合（図２Ｃ参照）には、電子はトンネル酸化膜２の左端部２ａを介して注入され電荷蓄積領域３ａに蓄積される。すなわち、所定間隔だけ離間されて設けられた一対のｎ型拡散領域は何れも、バイアス条件に応じてソース領域もしくはドレイン領域となるソース／ドレイン領域である。
このように、１つのセル中に２つの電荷蓄積領域３ａおよび３ｂを形成することが可能となる結果、１つのセルにつき２つのビットが形成されてセルの高容量化と低ビットコスト化とが図られる。なお、このような基本構成に加え、各ビットの閾値調整用として、チャネル領域にイオン注入領域を設けるようにしてもよい。
ここで、本発明の半導体装置においては、トンネル酸化膜２のチャネル中央領域の膜厚がドレイン近傍の書き込み領域の膜厚よりも厚めに設定されているため、チャネル中央部分でのゲート方向の電界が弱くなり、その部分での書き込みは行われなくなる。この結果、書き込みが行われる領域はトンネル酸化膜が薄く設けられているドレイン領域に限定されることとなり、同一セル内に設けられた複数の電荷蓄積領域（ビット）相互間での電荷蓄積量に起因した閾値変動をなくし、正常な読み出し動作を実現することが可能となる。
ところで、日本国特許公開公報第２００１−１４８４３０号公報には、浮遊ゲート下に設けるトンネル酸化膜の膜厚を一様とせず、中央部に膜厚が厚い凸部を設けその両端部に膜厚が薄い端部を形成した不揮発性半導体記憶装置の発明が開示されている。このようなトンネル酸化膜の形状とすると、酸化膜の膜厚が薄い端部においてデータの書込及び消去の速度を低下させることなく実行可能な一方、それ以外の領域すなわち電荷の注入および引き抜きに寄与しない中央部においては酸化膜の膜厚を厚くしているのでウェル領域と制御ゲートとの間に電位差が生じた場合にも浮遊ゲート内の電荷の漏れを著しく小さく抑えることができるため、電荷の注入および引き抜きの特性を損なうことなく電荷保持特性の改善を図ることが可能となると説明されている。
上記公報に記載されている半導体装置の構成と本願発明の半導体装置の構成とは、以下の点において大きく相違する。
第１に、上記公報記載の半導体装置は浮遊ゲートを備えるフラッシュメモリなどの不揮発性半導体記憶装置であり、この装置に蓄積された電荷は導電性の浮遊ゲート全域に分布することとなるため１つのセルが備えている電荷蓄積領域は１つである。これに対して本発明の半導体装置では、ゲート絶縁膜をＯＮＯ構造（若しくはＯＮ構造）とし、ゲート絶縁膜を構成する絶縁体の窒化膜中に電荷を蓄積させる構成とされているため、１つのセルに２以上の電荷蓄積領を備えている。
第２に、上記公報記載の浮遊ゲートを備えた不揮発性半導体記憶装置は、その間にチャネルを形成する２つの拡散領域の一方がソース領域であり他方がドレイン領域であるのに対して、本発明の半導体装置においては、チャネルを形成する２つの拡散領域の何れもがソース領域であると同時にドレイン領域でもある。
第３に、第１の相違点である半導体装置の構成上の相違に起因して、トンネル酸化膜の形状（および効果）が異なる。具体的には、上記公報記載のトンネル酸化膜中央部の凸形状は導電層である浮遊ゲートに蓄積された電荷をより良く保持するための形状であり、かかる形状により保持特性を向上させるという効果を奏するものである。これに対して、本発明のものは、絶縁膜である電荷蓄積層中に離隔して位置する複数のビット領域の各々に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部と、ビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部と、を有する構成であり、この構成により同一セル内に設けられた複数の電荷蓄積領域（ビット）相互間での電荷蓄積量に起因した閾値変動をなくし、正常な読み出し動作を実現するという効果を奏する。
このような構成および効果の相違に起因して、これらの半導体装置の製造方法も必然的に相違することとなる。すなわち、上記公報記載の半導体装置のトンネル酸化膜凸部形成に際しては、予めマスクプロセスによりシリコン基板表面に窒素注入された領域と窒素注入されない領域とを設け、このシリコン結晶中の窒素濃度の差に起因する酸化膜成長速度の差を利用して窒素注入されなかった領域に形成される厚い酸化膜部分を凸部としている。したがって、形成される凸部の位置精度は、ステッパの位置合わせ精度である＋／−４０ｎｍ程度が限界となる。
これに対して、本発明の半導体装置においては、チャネルを形成する２つの拡散領域の何れもがソース領域であると同時にドレイン領域でもあるために、高い精度でトンネル酸化膜の中央部に膜厚の厚い部分を形成する必要がある。したがって、トンネル酸化膜の厚い部分は、マスクプロセスに拠ることなくセルフアラインで形成することとされる。これにより、ソース／ドレイン拡散領域から均等な距離にトンネル酸化膜の厚い領域が形成される。なお、本発明の半導体装置の製造方法の具体例は、後述の実施例において詳細に説明する。
以下に、実施例により本発明を実施するための最良の形態について説明する。
（実施例１）
図３Ａおよび図３Ｂは、ＳＯＮＯＳ構造のゲート部と埋め込みビットライン構造のソース／ドレイン部を有する本発明の半導体装置の第１の構成例を説明するためのセルの断面図で、図３Ａはコア領域、図３Ｂはセル周辺領域の様子を図示している。コア領域には複数のセルが配列されており、これらのセルの各々は、図２Ａで示した基本構成を有し、図２Ｂおよび図２Ｃに基づいて説明した動作を行う。
また、図４Ａ乃至図６Ｉは、この半導体装置の製造工程を説明するための図で、各々、左図はコア領域、右図はセル周辺領域の様子を図示している。
このコア領域は、例えばｐ型半導体基板１０の主表面に、例えばＡｓ注入によりビットラインとして設けられたｎ型拡散領域１２が相互に所定の間隔で設けられており、各々のｎ型拡散領域１２はソース／ドレイン領域として作用する。また、ｎ型拡散領域１２相互の間がチャネル領域となる。
このチャネル領域およびｎ型拡散領域１２の上には、トンネル酸化膜１３が設けられており、ｎ型拡散領域１２上のトンネル酸化膜１３はトンネル効果によりデータの書き込みが可能な程度に薄く形成される（１３ａ）一方、チャネル領域上のトンネル酸化膜１３はトンネル効果による電荷輸送を抑制するように厚く形成されている（１３ｂ）。このトンネル酸化膜１３の薄い部分１３ａの厚みは例えば７ｎｍ程度である。
そして、このトンネル酸化膜１３の上には、電荷蓄積用の窒化膜１４、上部酸化膜１５および図示しない制御ゲートが順次積層され、これら４層でゲート部が構成されている。窒化膜１４は電気的絶縁膜であり、その膜厚は例えば１２ｎｍ程度とされ、トンネル酸化膜の薄い部分１３ａを介して注入された電子はこの窒化膜１４中に局在して蓄積され多ビット化が図られている。また、コア領域の半導体基板１０には、各ビットの閾値を調整する目的で例えばＢイオンのチャネルイオン注入１１が行われている。
一方、セル周辺領域（周辺回路部）には、半導体基板１０の主表面にウェル領域１６が所定の間隔で設けられている。そして、これらウェル領域１６の相互間には薄く形成した酸化膜１８を局所的に厚く形成して素子分離用のＬＯＣＯＳ１７が形成されている。なお、酸化膜１８およびＬＯＣＯＳ１７の上には窒化膜１４と上部酸化膜１５が順次積層されている。
このような多値セルは、例えば以下のような手順で作製することができる。先ず、半導体基板１０の主表面上に一様に薄い酸化膜１８（膜厚７ｎｍ程度）を形成し、この酸化膜１８上にレジスト塗布してセル周辺領域の所定の位置に開口部を設けるようにパターニングする。そして、このレジストパターンをマスクとしてイオン注入を行いウェル領域１６を形成する。
次に、半導体基板１０上に図示しないＳｉＮ膜を形成してその上にセル周辺領域の所定の位置に開口部を有するレジストパターンを形成後、これをマスクとして開口部からＳｉＮ膜をエッチングし、この開口部を介して半導体基板１０を局所的に酸化してＬＯＣＯＳ１７を形成する。なお、ＬＯＣＯＳ１７形成後には、レジストパターンを剥離してコア領域に残存しているＳｉＮ膜を除去する（図４Ａ）。
ＬＯＣＯＳ１７形成に続き、コア領域を開口させたレジストパターンを形成して所望のドーズ量（例えば６×１０１２ｃｍ−２）でＢをイオン注入（４０ｋｅＶ）し、閾値調整用のチャネルイオン注入１１を実行する。
レジスト剥離の後、全面にポリシリコン１９を２００ｎｍ堆積し、フォトリソグラフィによりビットライン形成用のレジストパターンをマスクとしてコア領域のポリシリコン１９の一部をエッチング除去し、残存するポリシリコン１９をマスクとしてその開口部から所望のドーズ量（例えば２×１０１５ｃｍ−２）のＡｓをイオン注入（７０ｋｅＶ）してビットラインとしてのｎ型拡散領域１２を設ける（図４Ｂ）。
さらに、第１のサイドウォール窒化膜２０を３００ｎｍ堆積し（図４Ｃ）、このサイドウォール窒化膜２０をポリシリコン１９の表面が暴露されるまでエッチングし（図５Ｄ）、さらに、サイドウォール窒化膜２０のみを残すようにポリシリコン１９をエッチング除去する。これにより、セル周辺領域のポリシリコン１９は概ね完全に除去される（図５Ｅ）。
次に、第２のサイドウォール窒化膜２１を１００ｎｍ堆積して全面を覆い（図５Ｆ）、さらに、サイドウォール窒化膜２１（および２０の一部）をエッチングして最終的なサイドウォール窒化膜２２を形成する（図６Ｇ）。このとき、最終的なサイドウォール窒化膜２２の膜厚を制御することにより、このサイドウォール窒化膜２２相互間に設けられることとなる開口部の幅を設定することができる。
これに続いて、サイドウォール窒化膜２２相互間の開口部に位置する酸化膜１８をエッチングして半導体基板１０表面を暴露し、この部分をトンネル効果による電荷輸送を抑制する程度の適当な膜厚となるように酸化する。これにより、エッチングされずに残った酸化膜１８部分はトンネル酸化膜１３の薄膜部１３ａ（膜厚７ｎｍ程度）となり、厚く酸化された部分はトンネル酸化膜１３の厚膜部１３ｂとなる。このようにして、本発明の半導体装置が備えるトンネル酸化膜１３がコア領域に形成される（図６Ｈ）。なお、このときの酸化は通常の熱酸化でもよく、低温・低ダメージのプラズマ酸化に拠ってもよい。
最後に、サイドウォール窒化膜２２を除去して、コア領域および周辺部の全面に窒化膜１４および上部酸化膜１５を順次形成する。このときの窒化膜１４は、ＣＶＤ法で形成された膜厚が例えば１２ｎｍの膜であり、コア領域において電荷蓄積領域となるものである。また、上部酸化膜１５の膜厚は例えば１１．５ｎｍであり、ＣＶＤ法や低温・低ダメージのプラズマ酸化法により形成される（図６Ｉ）。
このようにして、図３Ａおよび図３Ｂに図示した本発明の半導体装置が得られる。
（実施例２）
図７Ａおよび図７Ｂは、本発明の半導体装置の第２の構成例を説明するためのセルの断面図で、図７Ａはコア領域、図７Ｂはセル周辺領域の様子を図示している。また、図８Ａ乃至図８Ｃは、この半導体装置の製造工程を説明するための図で、各々、左図はコア領域、右図はセル周辺領域の様子を図示している。
この半導体装置のセル周辺領域の構造は、図３Ｂに図示した第１の構成例と同じである。また、コア領域の構造は、図３Ａに示した第１の構成例では半導体基板１０の全表面に閾値調整用イオン注入１１が行われていたのに対して、本実施例の構成のものは、図７Ａに示すように、この閾値調整用イオン注入１１がｎ型拡散領域１２相互間に位置するチャネル領域にのみ設けられている点で相違している。これは、実施例１に示した閾値調整用イオン注入領域１１は、コア領域にある基板全面にＢをイオン注入して形成されるために、Ａｓを拡散させて形成されるｎ型拡散領域１２のドナーが補償されてしまうという問題点を解消するための工夫である。
すなわち、この半導体装置は、ｐ型半導体基板１０の主表面に、Ａｓ注入によりビットラインとして設けられたｎ型拡散領域１２が相互に所定の間隔で設けられており、このｎ型拡散領域１２相互間のチャネル領域に、各ビットの閾値を調整する目的でＢイオンのチャネルイオン注入がなされ、半導体基板１０表面から垂直方向に延在する閾値調整用イオン注入領域１１が設けられている。
このような多値セルは、例えば以下のような手順で作製することができる。なお、セル周辺部にウェル領域１６を形成するまでの工程は実施例１と同様であるので省略する。
本実施例では、コア領域にｎ型拡散領域１２を形成した後に閾値調整用イオン注入領域１１を形成する。具体的には、ポリシリコン１９を堆積させてフォトリソグラフィによりビットライン形成用のポリシリコンマスクを形成する。そして、このポリシリコンマスクの開口部からＡｓをイオン注入してｎ型拡散領域１２を形成する（図８Ａ）。なお、Ａｓイオン注入条件等は実施例１と同様である。
次に、実施例１と同様のプロセスにより窒化膜サイドウォール２２を形成し、サイドウォール２２相互間の開口部からＢをイオン注入して閾値調整用イオン注入領域１１を設ける（図８Ｂ）。ビットライン上は２００ｎｍ程度の膜厚の窒化膜で覆われているので、８０ｋｅＶ以下の加速電圧で注入されたＢはこの窒化膜を通過することはない。したがって、４０ｋｅＶの加速電圧で例えばドーズ量６×１０１２ｃｍ−２のＢをコア領域のチャネル中央近傍のみにイオン注入することが可能である。また、マスクプロセスに拠らず窒化膜サイドウォール２２を用いたセルフアラインによりイオン注入が行われるため、形成される閾値調整用イオン注入領域１１の位置決めを高い精度で行うことが可能である。
なお、サイドウォール窒化膜２２の膜厚を制御することにより、このサイドウォール窒化膜２２相互間に設けられる開口部の幅を設定することができ、これにより閾値調整用イオン注入領域１１の幅を制御することが可能である。
以降のプロセスは実施例１で説明したのと同様であり、サイドウォール窒化膜２２の開口部に位置する酸化膜１８を除去して再酸化することにより、薄膜部１３ａ（膜厚７ｎｍ程度）と厚膜部１３ｂとからなるトンネル酸化膜１３が形成され、サイドウォール窒化膜２２を除去した後に、トンネル酸化膜１３上に電荷蓄積用の絶縁体の窒化膜１４と上部酸化膜１５とが順次積層される（図８Ｃ）。
このようにして、図７Ａおよび図７Ｂに図示した本発明の半導体装置が得られる。
本実施例の半導体装置は、サイドウォール窒化膜２２をマスクとして利用して閾値調整用のイオン注入領域１１を形成することとしたので、任意のエネルギおよび／またはドーズ量のイオンを閾値調整用チャネルイオン注入領域１１のみに正確に注入することが可能となり、書き込み特性や読み出し特性の向上を図ることが可能となる。
（実施例３）
本実施例の半導体装置の構成は図７Ａおよび図７Ｂに図示したものと同様であるが、ｎ型拡散領域の形成プロセスが異なる。
図９Ａ乃至図９Ｄは、本実施例のｎ型拡散領域の形成プロセスを説明するための図で、各図において、左図はコア領域、右図はセル周辺領域の様子を図示している。
先ず、半導体基板１０の主表面上に一様に薄い酸化膜１８（膜厚７ｎｍ程度）を形成し、この酸化膜１８上にポリシリコン１９を堆積させた後にフォトリソグラフィによりポリシリコン１９の一部領域をエッチングして所定間隔の開口部を形成する（図９Ａ）。
次に、窒化膜を一様に堆積させた後にエッチングを施し、薄い酸化膜１８上に相互に一定間隔で設けられたポリシリコン１９の両サイドにサイドウォール窒化膜２３を形成する。そして、このサイドウォール相互間の開口部からＡｓをイオン注入してビットラインであるｎ型拡散領域１２を形成する（図９Ｂ）。ここで、サイドウォール窒化膜２３の膜厚を制御することにより、このサイドウォール窒化膜２３相互間に設けられる開口部の幅を設定することができ、これによりビットラインの幅を制御することが可能である。
これに引き続き、実施例１および２と同様のプロセスにより窒化膜サイドウォール２２を形成し、サイドウォール２２相互間の開口部からＢをイオン注入して閾値調整用イオン注入領域１１を設け、さらに、サイドウォール窒化膜２２の開口部に位置する酸化膜１８を除去して再酸化することにより、薄膜部１３ａと厚膜部１３ｂとからなるトンネル酸化膜１３が形成される（図９Ｃ）。
最後に、サイドウォール窒化膜２２を除去し、トンネル酸化膜１３上に電荷蓄積用の絶縁体の窒化膜１４と上部酸化膜１５とが順次積層される（図９Ｄ）。
なお、閾値調整用イオン注入領域１１の形成プロセスは、上述のビットライン形成プロセスの前でも後でもよい。
本実施例の半導体装置は、サイドウォール窒化膜２３をマスクとして利用してビットラインであるｎ型拡散領域１２を形成することとしたので、ｎ型拡散領域の形成を高い位置精度で行うことが可能となり、書き込み特性や読み出し特性を損なうことなく更なる微細化を図ることが可能となる。
本発明は、同一セル内に複数設けられたビットへの個々への書き込み動作が他ビットの電荷蓄積量に依存することなく正常に実行され、さらには、書き込み・読み出し特性を損なうことなく多値化セルの更なる微細化を可能とする半導体装置およびその製造方法を提供する。

Claims (8)

  1. チャネル領域を挟んで配置された一対の第１拡散領域を有する基板と、
    該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層を有するゲート部とを有し、
    前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜であり、
    前記酸化膜は、前記ビット領域の各々に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部と、前記ビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部とを有し、
    前記電荷蓄積層は上側を上部酸化膜によって覆われており、前記電荷蓄積層および前記上部酸化膜はいずれも前記薄膜部および前記厚膜部上に一定の厚みで連続して設けられており、
    前記一対の第１拡散領域の間に、前記一対の第１拡散領域とは独立に、前記一対の第１拡散領域からは離間して第２拡散領域が設けられており、該第２拡散領域は前記チャネル領域の中央部にのみ設けられている半導体装置。
  2. 前記一対の第１拡散領域は何れも、バイアス条件に応じてソース領域もしくはドレイン領域となるソース／ドレイン領域であり、当該一対の第１拡散領域はチャネル領域の両端に対称に位置している請求項１に記載の半導体装置。
  3. 前記第２拡散領域は、前記基板の表面から垂直下方に延在して設けられている請求項１に記載の半導体装置。
  4. 前記第２拡散領域は、イオン注入により形成された領域である請求項１又は２に記載の半導体装置。
  5. 前記第１拡散領域は埋め込みビットライン構造を有し、請求項１項ないし４の何れかに記載の一対の第１拡散領域が複数配列されて構成されている半導体装置。
  6. 前記基板はシリコンであり、前記酸化膜はシリコン酸化膜であり、前記電荷蓄積層はシリコン窒化膜である請求項１ないし５の何れかに記載の半導体装置。
  7. 前記ゲート部は、ＭＮＯＳ構造もしくはＳＯＮＯＳ構造を有する請求項１から６の何れかに記載の半導体装置。
  8. 前記第２拡散領域のドーパントは硼素であり、前記第１拡散領域のドーパントは砒素である請求項１ないし７の何れかに記載の半導体装置。
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